KR20110002281A - 반도체 칩 관통라인의 지연량 검출회로 및 그를 이용한 반도체 장치 - Google Patents

반도체 칩 관통라인의 지연량 검출회로 및 그를 이용한 반도체 장치 Download PDF

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Abstract

반도체 칩 관통라인의 지연량을 검출할 수 있는 지연량 검출회로 및 반도체 칩 관통라인의 지연량 검출회로를 이용하여 적층된 다수의 반도체 칩을 배치된 위치에 관계없이 동일한 입출력 타이밍으로 구동될 수 있도록 제어하는 반도체 장치가 개시된다. 이를 위한 반도체 장치, 즉 적층된 다수의 반도체 칩에 신호를 공통적으로 전달하기 위한 반도체 칩 관통라인을 구비하는 반도체 장치는 반도체 칩 관통라인의 지연량을 검출하기 위한 지연량 검출부; 입력신호에 상기 지연량 검출부에서 검출된 지연량을 반영하여 출력하되, 각 반도체 칩이 배치된 위치에 대응하여 지연량이 조절된 다수의 지연신호를 출력하기 위한 지연부; 및 상기 다수의 지연신호 중 칩 선택신호에 의해 선택된 지연신호를 출력하기 위한 선택부를 구비한다.
Figure P1020090059791
TSV, 실리콘 관통라인, 반도체 장치, 지연값, 타이밍 조절

Description

반도체 칩 관통라인의 지연량 검출회로 및 그를 이용한 반도체 장치{TSV DELAY DETECTION CIRCUIT AND SEMICONDUCTOR DEVICE USING THE SAME}
본 발명은 반도체 설계기술에 관한 것으로서, 반도체 칩 관통라인의 지연량을 검출하는 기술 및 신호의 전달 타이밍을 조절하는 기술에 관한 것이다.
반도체 장치를 고집적화 시키기 위하여 다양한 형태의 패키지(Package) 방식이 제안되고 있다. 특히, 다수의 반도체 칩을 적층시켜서 하나의 반도체 장치를 구성하는 칩 스택(Chip Stack) 방식은 다수의 반도체 칩에 신호를 공통적으로 전달하기 위해서 반도체 칩 관통라인을 사용하고 있다. 일반적으로 반도체 칩은 실리콘 웨이퍼(Silicon Wafer)를 이용하여 제조되고 있으므로, 반도체 칩 관통라인을 실리콘 관통라인(Through Silicon Via, TSV) 이라고 지칭하기도 한다.
도 1은 다수의 반도체 칩이 적층되어 구성된 반도체 장치의 개념적인 구성도이다.
도 1을 참조하면 반도체 장치는 가장 하부에 제어 칩(CONTROL CHIP)이 배치되고 그 위에 다수의 반도체 칩(CHIP_1 ~ CHIP_N)이 적층되어 있다. 일반적으로 다수의 반도체 칩(CHIP_1 ~ CHIP_N)은 모두 동일한 종류의 반도체 칩이라고 할 수 있으며, 제어 칩(CONTROL CHIP)은 다수의 반도체 칩을 제어한다. 참고적으로 도 1은 여러 가지 칩 스택(Chip Stack) 방식 중의 하나를 개념적으로 도시한 것이다.
제어 칩(CONTROL CHIP)은 실리콘 관통라인(Through Silicon Via, TSV)을 통해서 다수의 반도체 칩(CHIP_1 ~ CHIP_N) 중 선택된 반도체 칩에 커맨드(CMD)를 전달하고, 해당 반도체 칩에서 출력되는 출력신호(DATA)를 실리콘 관통라인(Through Silicon Via, TSV)을 통해서 전달받는다.
한편, 실리콘 관통라인(Through Silicon Via, TSV)을 통해서 전달되는 신호는 실리콘 관통라인의 지연값에 의해서 일정시간 지연된다. 따라서 다수의 반도체 칩(CHIP_1 ~ CHIP_N)은 실리콘 관통라인(Through Silicon Via, TSV)을 통해서 커맨드(CMD)를 전달 받을 때, 반도체 칩이 배치된 위치에 따라서 커맨드(CMD)가 도달하는 시간이 달라진다.
즉, 제어 칩(CONTROL CHIP)과 가장 멀리 배치된 반도체 칩(CHIP_1)에 가장 늦게 커맨드(CMD)가 전달되며, 제어 칩(CONTROL CHIP)과 가장 가까이 배치된 반도체 칩(CHIP_N)에 가장 빠르게 커맨드(CMD)가 전달된다. 또한, 각 반도체 칩에서 출력되어 제어 칩(CONTROL CHIP)에 전달되는 신호도 반도체 칩이 배치된 위치에 따라서 지연값이 달라진다. 따라서 내부적으로 어떤 반도체 칩이 선택되어 신호를 출력하는지에 따라서 반도체 장치에서 출력되는 출력신호(DATA)의 출력 타이밍이 변경 되는 문제점이 발생한다.
본 발명은 상기와 같은 기술적 과제를 해결하기 위해 제안된 것으로, 반도체 칩 관통라인의 지연량을 검출할 수 있는 지연량 검출회로를 제공하는 것을 그 목적으로 한다.
또한, 반도체 칩 관통라인의 지연량 검출회로를 이용하여 적층된 다수의 반도체 칩을 배치된 위치에 관계없이 동일한 입출력 타이밍으로 구동될 수 있도록 제어하는 반도체 장치를 제공하는 것을 다른 목적으로 한다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 서로 직렬로 연결된 복수의 반도체 칩 관통라인을 포함하는 제1 링오실레이터; 제2 링오실레이터; 및 상기 제1 링오실레이터와 상기 제2 링오실레이터의 주파수 차이를 검출하여 검출결과에 대응하는 지연량 검출신호를 출력하기 위한 검출부를 구비하는 반도체 칩 관통라인의 지연량 검출회로가 제공된다.
또한, 본 발명의 다른 측면에 따르면, 적층된 다수의 반도체 칩에 신호를 공통적으로 전달하기 위한 반도체 칩 관통라인을 구비하는 반도체 장치에 있어서, 반도체 칩 관통라인의 지연량을 검출하기 위한 지연량 검출부; 입력신호에 상기 지연량 검출부에서 검출된 지연량을 반영하여 출력하되, 각 반도체 칩이 배치된 위치에 대응하여 지연량이 조절된 다수의 지연신호를 출력하기 위한 지연부; 및 상기 다수 의 지연신호 중 칩 선택신호에 의해 선택된 지연신호를 출력하기 위한 선택부를 구비하는 반도체 장치가 제공된다.
본 발명을 적용한 반도체 칩 관통라인의 지연량 검출회로는 간단한 회로를 통해서 구성되어 반도체 칩 관통라인의 지연량을 검출할 수 있으므로 비용측면에서 매우 유리하다.
또한, 본 발명을 적용한 반도체 장치는 적층된 다수의 반도체 칩을 배치된 위치에 관계없이 동일한 입출력 타이밍으로 구동되도록 제어하므로, 내부적으로 어떤 반도체 칩이 선택되었느냐에 관계없이 반도체 장치에서 출력되는 신호의 출력 타이밍은 일정하다.
또한, PVT(Process Voltage Temperature) 변동에 따른 반도체 칩 관통라인의 지연량의 변화를 반도체 장치에서 직접 측정하여 제어하므로, PVT(Process Voltage Temperature) 변동에 따른 신호의 입출력 타이밍의 변화를 최소화 시킬 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다. 참고적으로, 도면 및 상세한 설명에서 소자, 블록 등을 지칭할 때 사용하는 용어, 기호, 부호등은 필 요에 따라 세부단위별로 표기할 수도 있으므로, 동일한 용어, 기호, 부호가 전체회로에서 동일한 소자 등을 지칭하지 않을 수도 있음에 유의하자.
도 2는 본 발명의 실시예에 따른 반도체 칩 관통라인의 지연량 검출회로의 구성도이다.
도 2를 참조하면 반도체 칩 관통라인의 지연량 검출회로는, 서로 직렬로 연결된 복수의 반도체 칩 관통라인(N TSV)을 포함하는 제1 링오실레이터(21)와, 제2 링오실레이터(22)와, 제1 링오실레이터(21) 및 제2 링오실레이터(22)의 주파수 차이를 검출하여 검출결과에 대응하는 지연량 검출신호(TSV_DELAY)를 출력하기 위한 검출부(23)를 구비한다. 참고적으로 반도체 칩 관통라인은 적층된 다수의 반도체 칩에 신호를 공통적으로 전달하기 위한 전송라인이다.
상기와 같이 구성되는 반도체 칩 관통라인의 지연량 검출회로의 세부구성과 주요동작을 살펴보면 다음과 같다.
제1 링오실레이터(21)는 복수의 반도체 칩 관통라인(N TSV)과 접속된 제1 인버터 체인(21_1)으로 구성된다. 따라서 제1 링오실레이터(21)에서 출력되는 제1 클럭신호(FTSV)의 주파수는 복수의 반도체 칩 관통라인(N TSV)의 지연값과 제1 인버터 체인(21_1)의 지연값에 의해서 결정된다. 또한, 제2 링오실레이터(22)는 제1 인버터 체인(21)과 동일한 수의 인버터를 구비한 제2 인버터 체인으로 구성된다. 따라 서 제2 링오실레이터(22)에서 출력되는 제2 클럭신호(FOSC)의 주파수는 제2 인버터 체인의 지연값에 의해서 결정된다.
검출부(23)는 제1 링오실레이터(21) 및 제2 링오실레이터(22)보다 높은 주파수의 기준클럭신호(FCLK)를 발생하기 위한 기준클럭 발생부(CLOCK GENERATOR,210)와, 기준클럭신호(FCLK)에 응답하여 카운팅하는 제1 카운팅부(TSV COUNTER,220) 및 제2 카운팅부(OSC COUNTER,230)와, 제1 링오실레이터(21)에서 출력되는 제1 클럭신호(FTSV)에 응답하여 제1 카운팅부(TSV COUNTER,220)에서 출력되는 카운팅값(CNT1)을 래칭하기 위한 제1 래치부(DATA LATCH,240)와, 제2 링오실레이터(22)에서 출력되는 제2 클럭신호(FOSC)에 응답하여 제2 카운팅부(OSC COUNTER,230)에서 출력되는 카운팅값(CNT2)을 래칭하기 위한 제2 래치부(DATA LATCH,250)와, 제1 래치부(DATA LATCH,240)와 제2 래치부(DATA LATCH,250)에 래칭된 카운팅값 차이에 대응하는 지연량 검출신호(TSV_DELAY)를 출력하기 위한 지연량 검출신호 생성부(260)로 구성된다. 여기에서 지연량 검출신호 생성부(260)는 제1 래치부(DATA LATCH,240)에서 출력되는 카운팅값과 제2 래치부(DATA LATCH,250)에서 출력되는 카운팅값의 차이를 출력하기 위한 제1 연산부(SUBTRACTOR,261)와, 제1 연산부(SUBTRACTOR,261)에서 출력되는 값을 반도체 칩 관통라인의 총 개수(N)로 나누어 지연량 검출신호(TSV_DELAY)를 출력하기 위한 제2 연산부(DIVIDER.262)로 구성된다.
복수의 반도체 칩 관통라인(N TSV)을 포함하는 제1 링오실레이터(21)에서 출력되는 제1 클럭신호(FTSV)와 제2 링오실레이터(22)에서 출력되는 제2 클럭신호(FOSC)의 주파수의 차이는 복수의 반도체 칩 관통라인(N TSV)의 지연량을 반영하고 있다.
따라서 제1 클럭신호(FTSV) 및 제2 클럭신호(FOSC)보다 더 빠른 주파수를 갖는 기준클럭신호(FCLK)를 이용해서 카운팅되는 제1 카운팅값(CNT1) 및 제2 카운팅값(CNT2)을 각각 제1 클럭신호(FTSV)와 제2 클럭신호(FOSC)를 이용하여 래칭하고, 래칭된 두 카운팅값의 차이를 통해서 지연량을 검출하게 된다. 이렇게 검출된 지연량은 복수의 반도체 칩 관통라인(N TSV)의 지연량이므로, 하나의 반도체 칩 관통라인의 지연량을 구하기 위해서 제2 연산부(DIVIDER.262)에서 복수의 반도체 칩 관통라인(N TSV)의 총 개수(N)로 나누어 하나의 반도체 칩 관통라인의 지연량에 대한 지연량 검출신호(TSV_DELAY)를 출력하게 된다.
참고적으로 기준클럭 발생부(CLOCK GENERATOR,210)에서 생성되는 기준클럭신호(FCLK)의 주파수가 높을수록 반도체 칩 관통라인의 지연량을 좀 더 정밀하게 검출할 수 있는데, 일반적으로 전류소모 및 정밀도를 고려하여 기준클럭신호(FCLK)의 주파수를 결정한다.
도 3은 본 발명의 실시예에 따른 반도체 장치의 구성도이다.
도 3을 참조하면 반도체 장치, 즉 적층된 다수의 반도체 칩에 신호를 공통적 으로 전달하기 위한 반도체 칩 관통라인을 구비하는 반도체 장치는, 반도체 칩 관통라인의 지연량을 검출하기 위한 지연량 검출부(TSV DELAY DETECTOR,31)와, 입력신호(IN)에 지연량 검출부(TSV DELAY DETECTOR,31)에서 검출된 지연량을 반영하여 출력하되, 각 반도체 칩이 배치된 위치에 대응하여 지연량이 조절된 다수의 지연신호(CMD_DELAY0 ~ CMD DELAYi)를 출력하기 위한 지연부(32)와, 다수의 지연신호(CMD_DELAY0 ~ CMD DELAYi) 중 칩 선택신호(CHIP_SEL)에 의해 선택된 지연신호를 출력하기 위한 선택부(33)를 구비한다.
상기와 같이 구성되는 반도체 장치의 세부구성과 주요동작을 살펴보면 다음과 같다.
지연량 검출부(TSV DELAY DETECTOR,31)는 서로 직렬로 연결된 복수의 반도체 칩 관통라인을 포함하는 제1 링오실레이터와, 제2 링오실레이터와, 제1 링오실레이터와 제2 링오실레이터의 주파수 차이를 검출하여 검출결과에 대응하는 지연량 검출신호를 출력하기 위한 검출부로 구성된다. 참고적으로, 지연량 검출부(TSV DELAY DETECTOR,31) 즉, 반도체 칩 관통라인의 지연량 검출회로는, 도 2를 통해서 이미 상세히 기술되었으므로 중복된 도면 및 설명은 생략하기로 한다.
지연부(32)는 가장 가까이 배치된 제1 반도체 칩을 위해서 입력신호(IN)를 가장 많이 지연시킨 제1 지연신호(CMD_DELAYi)를 생성하고, 가장 멀리 배치된 제2 반도체 칩을 위해서 입력신호(IN)를 거의 지연시키지 않은 제2 지연신호(CMD_DELAY0) - 이상적으로는 지연되지 않음 - 를 생성한다. 따라서 선택부(33) 는 제1 반도체 칩을 선택하는 칩 선택신호(CHIP_SEL)가 인가되면 제1 지연신호(CMD_DELAYi)를 제1 반도체 칩으로 전달하고, 제2 반도체 칩을 선택하는 칩 선택신호(CHIP_SEL)가 인가되면 제2 지연신호(CMD_DELAY0)를 제2 반도체 칩으로 전달하게 된다. 지연신호를 전달받은 해당 반도체 칩은 지연신호를 처리한 이후에 특정 출력신호를 출력하게 된다. 출력신호도 입력신호(IN)와 마찬가지로 반도체 칩 관통라인을 통해서 전달되고 최종적으로 외부로 출력된다.
이때, 입력신호(IN)가 커맨드 신호라고 가정하면 다수의 반도체 칩이 커맨드 신호를 인가받아 특정 출력신호를 출력할 때, 각 반도체 칩이 배치된 위치에 관계없이 동일한 입출력 타이밍으로 구동될 수 있도록 커맨드 신호에 대한 지연량이 결정된다.
즉, 반도체 칩 관통라인을 이용하여 가장 가까이 배치된 제1 반도체 칩과 가장 멀리 배치된 제2 반도체 칩에 커맨드 신호를 전달한다고 하자. 이때, 제1 반도체 칩에는 제1 반도체 칩과 제2 반도체 칩 사이의 지연값 - 반도체 칩 관통라인의 지연값 - 의 2배에 해당하는 지연량을 커맨드 신호에 반영하여 전달한다. 또한, 제2 반도체 칩에는 지연을 주지 않고 커맨드 신호를 전달한다. 이와 같이 커맨드 신호를 전달할 경우, 내부적으로 어떤 반도체 칩이 선택되어 신호를 출력하는지에 관계없이 반도체 장치에서 출력되는 신호의 출력 타이밍은 일정하다.
이상, 본 발명의 실시예에 따라 구체적인 설명을 하였다. 본 발명의 기술적 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 예컨대, 본 발명의 기술적 사상과는 직접 관련이 없는 부분이지만, 본 발명을 보다 자세히 설명하기 위하여 추가적인 구성을 포함한 실시예를 예시할 수 있다. 또한, 반도체 칩 관통라인을 통해서 선택된 반도체 칩에 전달되는 입력신호는 실시예에 따라서 외부에서 인가되는 제어신호, 커맨드 신호, 어드레스 신호, 데이터 신호 등 일 수 있다. 이러한 회로의 변경은 너무 경우의 수가 많고, 이에 대한 변경은 통상의 전문가라면 누구나 쉽게 유추할 수 있기에 그에 대한 열거는 생략하기로 한다.
도 1은 다수의 반도체 칩이 적층되어 구성된 반도체 장치의 개념적인 구성도이다.
도 2는 본 발명의 실시예에 따른 반도체 칩 관통라인의 지연량 검출회로의 구성도이다.
도 3은 본 발명의 실시예에 따른 반도체 장치의 구성도이다.
*도면의 주요 부분에 대한 부호의 설명
21 : 제1 링오실레이터
22 : 제2 링오실레이터
23 : 검출부
260 : 지연량 검출신호 생성부

Claims (14)

  1. 서로 직렬로 연결된 복수의 반도체 칩 관통라인을 포함하는 제1 링오실레이터;
    제2 링오실레이터; 및
    상기 제1 링오실레이터와 상기 제2 링오실레이터의 주파수 차이를 검출하여 검출결과에 대응하는 지연량 검출신호를 출력하기 위한 검출부
    를 구비하는 반도체 칩 관통라인의 지연량 검출회로.
  2. 제1항에 있어서,
    상기 반도체 칩 관통라인은 적층된 다수의 반도체 칩에 신호를 공통적으로 전달하기 위한 전송라인인 것을 특징으로 하는 반도체 칩 관통라인의 지연량 검출회로.
  3. 제1항에 있어서,
    상기 제1 링오실레이터는,
    상기 복수의 반도체 칩 관통라인과 접속된 제1 인버터 체인을 포함하는 것을 특징으로 하는 반도체 칩 관통라인의 지연량 검출회로.
  4. 제3항에 있어서,
    상기 제2 링오실레이터는,
    상기 제1 인버터 체인과 동일한 수의 인버터를 구비한 제2 인버터 체인을 포함하는 것을 특징으로 하는 반도체 칩 관통라인의 지연량 검출회로.
  5. 제1항에 있어서,
    상기 검출부는,
    상기 제1 및 제2 링오실레이터보다 높은 주파수의 기준클럭신호를 발생하기 위한 기준클럭 발생부;
    상기 기준클럭신호에 응답하여 카운팅하는 제1, 제2 카운팅부;
    상기 제1 링오실레이터에서 출력되는 제1 클럭신호에 응답하여 상기 제1 카운팅부에서 출력되는 카운팅값을 래칭하기 위한 제1 래치부;
    상기 제2 링오실레이터에서 출력되는 제2 클럭신호에 응답하여 상기 제2 카운팅부에서 출력되는 카운팅값을 래칭하기 위한 제2 래치부; 및
    상기 제1 래치부와 상기 제2 래치부에 래칭된 카운팅값 차이에 대응하는 상기 지연량 검출신호를 출력하기 위한 지연량 검출신호 생성부를 포함하는 것을 특징으로 하는 반도체 칩 관통라인의 지연량 검출회로.
  6. 제5항에 있어서,
    상기 지연량 검출신호 생성부는,
    상기 제1 래치부에서 출력되는 카운팅값과 상기 제2 래치부에서 출력되는 카운팅값의 차이를 출력하기 위한 제1 연산부; 및
    상기 제1 연산부에서 출력되는 값을 반도체 칩 관통라인의 총 개수로 나누어 상기 지연량 검출신호를 출력하기 위한 제2 연산부를 포함하는 것을 특징으로 하는 반도체 칩 관통라인의 지연량 검출회로.
  7. 적층된 다수의 반도체 칩에 신호를 공통적으로 전달하기 위한 반도체 칩 관통라인을 구비하는 반도체 장치에 있어서,
    반도체 칩 관통라인의 지연량을 검출하기 위한 지연량 검출부;
    입력신호에 상기 지연량 검출부에서 검출된 지연량을 반영하여 출력하되, 각 반도체 칩이 배치된 위치에 대응하여 지연량이 조절된 다수의 지연신호를 출력하기 위한 지연부; 및
    상기 다수의 지연신호 중 칩 선택신호에 의해 선택된 지연신호를 출력하기 위한 선택부
    를 구비하는 반도체 장치.
  8. 제7항에 있어서,
    상기 지연량 검출부는,
    서로 직렬로 연결된 복수의 반도체 칩 관통라인을 포함하는 제1 링오실레이터;
    제2 링오실레이터; 및
    상기 제1 링오실레이터와 상기 제2 링오실레이터의 주파수 차이를 검출하여 검출결과에 대응하는 지연량 검출신호를 출력하기 위한 검출부를 포함하는 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서,
    상기 검출부는,
    상기 제1 및 제2 링오실레이터보다 높은 주파수의 기준클럭신호를 발생하기 위한 기준클럭 발생부;
    상기 기준클럭신호에 응답하여 카운팅하는 제1, 제2 카운팅부;
    상기 제1 링오실레이터에서 출력되는 제1 클럭신호에 응답하여 상기 제1 카운팅부에서 출력되는 카운팅값을 래칭하기 위한 제1 래치부;
    상기 제2 링오실레이터에서 출력되는 제2 클럭신호에 응답하여 상기 제2 카운팅부에서 출력되는 카운팅값을 래칭하기 위한 제2 래치부; 및
    상기 제1 래치부와 상기 제2 래치부에 래칭된 카운팅값 차이에 대응하는 상기 지연량 검출신호를 출력하기 위한 지연량 검출신호 생성부를 포함하는 것을 특징으로 하는 반도체 장치.
  10. 제9항에 있어서,
    상기 지연량 검출신호 생성부는,
    상기 제1 래치부에서 출력되는 카운팅값과 상기 제2 래치부에서 출력되는 카운팅값의 차이를 출력하기 위한 제1 연산부; 및
    상기 제1 연산부에서 출력되는 값을 반도체 칩 관통라인의 총 개수로 나누어 상기 지연량 검출신호를 출력하기 위한 제2 연산부를 포함하는 것을 특징으로 하는 반도체 장치.
  11. 제7항에 있어서,
    상기 입력신호는 외부에서 인가되는 제어신호인 것을 특징으로 하는 반도체 장치.
  12. 제7항에 있어서,
    상기 입력신호는 커맨드 신호인 것을 특징으로 하는 반도체 장치.
  13. 제7항에 있어서,
    상기 입력신호는 어드레스 신호인 것을 특징으로 하는 반도체 장치.
  14. 제7항에 있어서,
    상기 입력신호는 데이터 신호인 것을 특징으로 하는 반도체 장치.
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