CN111162778B - 包括时钟路径的半导体装置及包括该装置的半导体系统 - Google Patents

包括时钟路径的半导体装置及包括该装置的半导体系统 Download PDF

Info

Publication number
CN111162778B
CN111162778B CN201910926072.1A CN201910926072A CN111162778B CN 111162778 B CN111162778 B CN 111162778B CN 201910926072 A CN201910926072 A CN 201910926072A CN 111162778 B CN111162778 B CN 111162778B
Authority
CN
China
Prior art keywords
signal
oscillation
clock
delay
path
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910926072.1A
Other languages
English (en)
Other versions
CN111162778A (zh
Inventor
徐荣锡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN111162778A publication Critical patent/CN111162778A/zh
Application granted granted Critical
Publication of CN111162778B publication Critical patent/CN111162778B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/07—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop using several loops, e.g. for redundant clock signal generation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/06—Clock generators producing several clock signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/18—Auxiliary circuits, e.g. for writing into memory
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K21/00—Details of pulse counters or frequency dividers
    • H03K21/38—Starting, stopping or resetting the counter
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2254—Calibration
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/00078—Fixed delay

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Dram (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Pulse Circuits (AREA)

Abstract

本发明公开了包括时钟发生电路的半导体装置及包括该装置的半导体系统。一种半导体装置，包括：第一时钟路径，其通过将第一相位时钟信号延迟来产生第一输出时钟信号；以及第二时钟路径，其通过基于延迟补偿信号而将第二相位时钟信号延迟来产生第二输出时钟信号。振荡路径发生电路形成具有第一时钟路径的振荡路径和具有第二时钟路径的振荡路径。延迟信息发生电路基于由形成振荡路径而产生的振荡信号来产生延迟补偿信号。

Description

包括时钟路径的半导体装置及包括该装置的半导体系统
相关申请的交叉引用
本申请要求2018年11月8日在韩国知识产权局提交的申请号为10-2018-0136577的韩国专利申请的优先权，其公开内容通过引用整体合并于此。
技术领域
各种实施例总体而言涉及一种集成电路技术，更具体地，涉及一种时钟发生电路，以及包括该时钟发生电路的半导体装置和系统。
背景技术
电子设备可以包括许多电子组件。在电子组件之中，计算机系统可以包括大量由半导体构成的半导体装置。构成计算机系统的半导体装置可以在传送和接收时钟信号和数据时彼此通信。半导体装置可以同步于时钟信号来操作。时钟信号可以从振荡器、锁相环(PLL)等来产生。
半导体装置可以接收系统时钟信号以执行各种操作，并且从系统时钟信号产生内部时钟信号，以便在半导体装置中使用系统时钟信号。内部时钟信号可以通过对系统时钟信号进行分频来产生，或者通过增大外部时钟信号的频率来产生。
发明内容
在一个实施例中，一种半导体装置可以包括第一时钟路径、第二时钟路径、振荡路径发生电路和延迟信息发生电路。第一时钟路径可以被配置为通过将第一相位时钟信号延迟来产生第一输出时钟信号。第二时钟路径可以被配置为通过基于延迟补偿信号而将第二相位时钟信号延迟来产生第二输出时钟信号。振荡路径发生电路可以被配置为：形成具有第一时钟路径的振荡路径以产生振荡信号，以及形成具有第二时钟路径的振荡路径以产生振荡信号。延迟信息发生电路可以被配置为基于振荡信号来产生延迟补偿信号。
在一个实施例中，提供了一种半导体系统的操作方法，所述半导体系统包括半导体装置，所述半导体装置包括：第一时钟路径，其被配置为通过将第一相位时钟信号延迟来产生第一输出时钟信号；以及第二时钟路径，其被配置为通过将第二相位时钟信号延迟来产生第二输出时钟信号。所述操作方法可以包括：形成具有第一时钟路径的第一振荡路径，并且产生与第一振荡路径的延迟量相对应的第一延迟信息信号。所述操作方法包括：形成具有第二时钟路径的第二振荡路径，并且产生与第二振荡路径的延迟量相对应的第二延迟信息信号。所述操作方法可以包括：通过对第一延迟信息信号和第二延迟信息信号执行运算来产生延迟补偿信号。操作方法可以包括：基于延迟补偿信号来设置第二时钟路径的延迟量。
在一个实施例中，一种半导体系统可以包括外部设备和半导体装置。外部设备可以被配置为产生系统时钟信号。半导体装置可以被配置为从外部设备接收系统时钟信号。半导体装置包括多相位时钟发生电路、第一时钟路径、第二时钟路径和时钟路径监控电路。多相位时钟发生电路被配置为基于系统时钟信号来产生第一相位时钟信号和第二相位时钟信号。第一时钟路径可以被配置为通过将第一相位时钟信号延迟来产生第一输出时钟信号。第二时钟路径可以被配置为通过基于延迟补偿信号而将第二相位时钟信号延迟来产生第二输出时钟信号。时钟路径监控电路可以被配置为：形成具有第一时钟路径的振荡路径以产生第一延迟信息信号，形成具有第二时钟路径的振荡路径以产生第二延迟信息信号，以及基于第一延迟信息信号和第二延迟信息信号来产生延迟补偿信号。
附图说明
图1示出了根据一个实施例的半导体装置的配置。
图2示出了图1中的第一时钟路径至第四时钟路径和振荡路径发生电路的配置以及在第一时钟路径至第四时钟路径与振荡路径发生电路之间的耦接关系。
图3示出了图1的延迟信息发生电路和半导体装置的一些组件，这些组件可以耦接到延迟信息发生电路。
图4是示出了根据一个实施例的半导体装置的操作的时序图。
图5示出了根据一个实施例的半导体系统的配置。
具体实施方式
图1示出了根据一个实施例的半导体装置100的配置。在图1中，半导体装置100可以从外部设备(未示出)接收系统时钟信号CLK并且产生内部时钟信号。在一个实施例中，半导体装置100可以从半导体装置100的外部接收系统时钟信号CLK并且产生内部时钟信号。内部时钟信号可以包括具有不同相位的多个时钟信号。半导体装置100可以包括多个时钟路径以产生内部时钟信号。半导体装置100可以监控多个时钟路径的延迟时间和/或延迟量，并且设置多个时钟路径的延迟时间和/或延迟量，使得多个时钟路径具有基本相同的延迟时间和/或延迟量。基于多个时钟路径中的一个时钟路径，半导体装置100可以改变其他时钟路径的延迟时间和/或延迟量。
在图1中，半导体装置100可以包括时钟发生电路110和时钟路径监控电路120。时钟发生电路110可以从第一相位时钟信号ICLK产生第一输出时钟信号ICLKO，以及从第二相位时钟信号QCLK产生第二输出时钟信号QCLKO。时钟发生电路110可以从第三相位时钟信号IBCLK产生第三输出时钟信号IBCLKO，以及从第四相位时钟信号QBCLK产生第四输出时钟信号QBCLKO。时钟发生电路110可以包括第一时钟路径111、第二时钟路径112、第三时钟路径113和第四时钟路径114。第一时钟路径111可以接收第一相位时钟信号ICLK。第一时钟路径111可以通过将第一相位时钟信号ICLK延迟来产生第一输出时钟信号ICLKO。第二时钟路径112可以接收第二相位时钟信号QCLK。第二时钟路径112可以通过将第二相位时钟信号QCLK延迟来产生第二输出时钟信号QCLKO。第二时钟路径112的延迟时间和/或延迟量可以基于第一延迟补偿信号DQC而调整和/或改变。第三时钟路径113可以接收第三相位时钟信号IBCLK。第三时钟路径113可以通过将第三相位时钟信号IBCLK延迟来产生第三输出时钟信号IBCLKO。第三时钟路径113的延迟时间和/或延迟量可以基于第二延迟补偿信号DIBC而调整和/或改变。第四时钟路径114可以接收第四相位时钟信号QBCLK。第四时钟路径114可以通过将第四相位时钟信号QBCLK延迟来产生第四输出时钟信号QBCLKO。第四时钟路径114的延迟时间和/或延迟量可以基于第三延迟补偿信号DQBC而调整和/或改变。
第一相位时钟信号至第四相位时钟信号ICLK、QCLK、IBCLK和QBCLK之间可以具有与单位相位相对应的相位差。例如，第一相位时钟信号ICLK可以具有领先于第二相位时钟信号QCLK单位相位的相位，第二相位时钟信号QCLK可以具有领先于第三相位时钟信号IBCLK单位相位的相位，以及第三相位时钟信号IBCLK可以具有领先于第四相位时钟信号QBCLK单位相位的相位。单位相位可以对应于第一相位时钟信号至第四相位时钟信号ICLK、QCLK、IBCLK和QBCLK中的每个相位时钟信号的1/4周期，即，例如90度。图1示出了四个时钟路径和四个相位时钟信号，但是时钟路径和相位时钟信号的数量不限于此。在一个实施例中，可以提供八个时钟路径和八个相位时钟信号，并且八个相位时钟信号之间可以具有45度的相位差。
时钟路径监控电路120可以监控第一时钟路径111至第四时钟路径114的延迟时间和/或延迟量。时钟路径监控电路120可以被耦接到第一时钟路径111至第四时钟路径114，以与第一时钟路径111至第四时钟路径114分别形成振荡路径。时钟路径监控电路120可以基于从各个振荡路径产生的振荡信号ROD来测量第一时钟路径111至第四时钟路径114的延迟时间和/或延迟量。时钟路径监控电路120可以依次与第一时钟路径111至第四时钟路径114形成振荡路径。时钟路径监控电路120可以根据测量结果和/或监控结果来调整第一时钟路径111至第四时钟路径114中的一个或更多个时钟路径的延迟时间和/或延迟量。第一时钟路径111可以用作参考时钟路径。时钟路径监控电路120可以设置第二时钟路径112至第四时钟路径114的延迟时间和/或延迟量，使得第二时钟路径112至第四时钟路径114可以与第一时钟路径111具有基本相同的延迟时间和/或延迟量。
时钟路径监控电路120可以包括振荡路径发生电路121和延迟信息发生电路122。振荡路径发生电路121可以耦接到第一时钟路径111至第四时钟路径114。振荡路径发生电路121可以形成包括第一时钟路径111至第四时钟路径114的振荡路径。振荡路径发生电路121可以形成具有第一时钟路径111至第四时钟路径114的振荡路径，以产生振荡信号ROD。振荡路径发生电路121可以耦接到第一时钟路径111并且形成包括第一时钟路径111的第一振荡路径。振荡路径发生电路121可以耦接到第二时钟路径112并且形成包括第二时钟路径112的第二振荡路径。振荡路径发生电路121可以耦接到第三时钟路径113并且形成包括第三时钟路径113的第三振荡路径。振荡路径发生电路121可以耦接到第四时钟路径114并且形成包括第四时钟路径114的第四振荡路径。
振荡路径发生电路121可以通过第一振荡路径产生第一振荡信号ROD1。振荡路径发生电路121可以耦接到第一时钟路径111的输出端子，接收第一时钟路径111的输出，并且产生第一振荡信号ROD1。振荡路径发生电路121可以将第一振荡信号ROD1反馈到第一时钟路径111的输入端子。第一振荡信号ROD1的时段和/或周期可以对应于第一时钟路径111的延迟量。振荡路径发生电路121可以通过第二振荡路径产生第二振荡信号ROD2。振荡路径发生电路121可以耦接到第二时钟路径112的输出端子，接收第二时钟路径112的输出，并且产生第二振荡信号ROD2。振荡路径发生电路121可以将第二振荡信号ROD2反馈到第二时钟路径112的输入端子。第二振荡信号ROD2的时段和/或周期可以对应于第二时钟路径112的延迟量。
振荡路径发生电路121可以通过第三振荡路径产生第三振荡信号ROD3。振荡路径发生电路121可以耦接到第三时钟路径113的输出端子，接收第三时钟路径113的输出，并且产生第三振荡信号ROD3。振荡路径发生电路121可以将第三振荡信号ROD3反馈到第三时钟路径113的输入端子。第三振荡信号ROD3的时段和/或周期可以对应于第三时钟路径113的延迟量。振荡路径发生电路121可以通过第四振荡路径产生第四振荡信号ROD4。振荡路径发生电路121可以耦接到第四时钟路径114的输出端子，接收第四时钟路径114的输出，并且产生第四振荡信号ROD4。振荡路径发生电路121可以将第四振荡信号ROD4反馈到第四时钟路径114的输入端子。第四振荡信号ROD4的时段和/或周期可以对应于第四时钟路径114的延迟量。
延迟信息发生电路122可以接收从振荡路径发生电路121输出的振荡信号ROD。延迟信息发生电路122可以基于振荡信号ROD而产生延迟信息信号。延迟信息发生电路122可以基于第一振荡信号ROD1至第四振荡信号ROD4而分别产生与第一振荡信号ROD1至第四振荡信号ROD4相对应的延迟信息信号。延迟信息信号可以包括与第一时钟路径111至第四时钟路径114的延迟时间和/或延迟量相对应的各条信息。例如，延迟信息信号可以包括与第一时钟路径111的延迟量相对应的第一延迟信息信号，与第二时钟路径112的延迟量相对应的第二延迟信息信号，与第三时钟路径113的延迟量相对应的第三延迟信息信号，以及与第四时钟路径114的延迟量相对应的第四延迟信息信号。
第一时钟路径111可以用作参考时钟路径。第一延迟信息信号可以用作参考延迟信息信号。延迟信息发生电路122可以基于第一延迟信息信号与第二延迟信息信号而产生第一延迟补偿信号DQC。延迟信息发生电路122可以通过对第一延迟信息信号与第二延迟信息信号执行运算来产生第一延迟补偿信号DQC。第一延迟补偿信号DQC可以具有与在第一延迟信息信号和第二延迟信息信号之间的差值相对应的代码值。延迟信息发生电路122可以基于第一延迟信息信号和第三延迟信息信号而产生第二延迟补偿信号DIBC。延迟信息发生电路122可以通过对第一延迟信息信号和第三延迟信息信号执行运算来产生第二延迟补偿信号DIBC。第二延迟补偿信号DIBC可以具有与在第一延迟信息信号和第三延迟信息信号之间的差值相对应的代码值。延迟信息发生电路122可以基于第一延迟信息信号和第四延迟信息信号而产生第三延迟补偿信号DQBC。延迟信息发生电路122可以通过对第一延迟信息信号和第四延迟信息信号执行运算来产生第三延迟补偿信号DQBC。第三延迟补偿信号DQBC可以具有与在第一延迟信息信号和第四延迟信息信号之间的差值相对应的代码值。
延迟信息发生电路122可以将第一延迟补偿信号DQC提供给第二时钟路径112，以便调整第二时钟路径112的延迟量并且设置第二时钟路径112的延迟时间。因为第一延迟补偿信号DQC是基于第一延迟信息信号与第二延迟信息信号之间的差值而产生的，所以通过第一延迟补偿信号DQC调整的第二时钟路径112的延迟量可以变得基本上等于第一时钟路径111的延迟量。延迟信息发生电路122可以将第二延迟补偿信号QIBC提供给第三时钟路径113，以便调整第三时钟路径113的延迟量并设置第三时钟路径113的延迟时间。因为第二延迟补偿信号DIBC是基于第一延迟信息信号与第三延迟信息信号之间的差值而产生的，所以通过第二延迟补偿信号DIBC调整的第三时钟路径113的延迟量可以变得基本上等于第一时钟路径111的延迟量。延迟信息发生电路122可以将第三延迟补偿信号DQBC提供给第四时钟路径114，以便调整第四时钟路径114的延迟量并设置第四时钟路径114的延迟时间。因为第三延迟补偿信号DQBC是基于第一延迟信息信号与第四延迟信息信号之间的差值而产生的，所以通过第三延迟补偿信号DQBC调整的第四时钟路径114的延迟量可以变得基本上等于第一时钟路径111的延迟量。
在图1中，时钟发生电路110还可以包括多相位时钟发生电路115。多相位时钟发生电路115可以从外部设备接收系统时钟信号CLK。系统时钟信号CLK可以作为单端信号输入，或者作为差分信号与互补信号CLKB一起输入。多相位时钟发生电路115可以通过调整系统时钟信号CLK的相位或转换系统时钟信号CLK的频率来产生第一相位时钟信号至第四相位时钟信号ICLK、QCLK、IBCLK和QBCLK。例如，多相位时钟发生电路115可以对系统时钟信号CLK进行分频，并基于已分频的时钟信号而产生第一相位时钟信号至第四相位时钟信号ICLK、QCLK、IBCLK和QBCLK。即，第一相位时钟信号至第四相位时钟信号ICLK、QCLK、IBCLK和QBCLK可以具有比系统时钟信号CLK更低的频率。
多相位时钟发生电路115可以接收监控信号MON。多相位时钟发生电路115可以基于监控信号MON而将第一相位时钟信号至第四相位时钟信号ICLK、QCLK、IBCLK和QBCLK固定为特定电平。例如，当监控信号MON被使能时，多相位时钟发生电路115可以将具有逻辑高电平的电平信号输出到第一时钟路径111至第四时钟路径114。监控信号MON可以在监控操作模式下被使能，在所述监控操作模式中半导体装置100监控第一时钟路径111至第四时钟路径114的延迟时间和/或延迟量。
图2示出了图1中的第一时钟路径111至第四时钟路径114和振荡路径发生电路121的配置以及在第一时钟路径111至第四时钟路径114与振荡路径发生电路121之间的耦接关系。参考图2，第一时钟路径111可以包括第一振荡控制器211和第一延迟器212。第一振荡控制器211可以接收第一相位时钟信号ICLK和振荡信号ROD。由第一振荡控制器211接收的振荡信号可以是第一振荡信号ROD1。第一振荡控制器211可以在半导体装置100的监控操作模式下输出第一振荡信号ROD1，并且可以在半导体装置100的正常操作模式下输出第一相位时钟信号ICLK。正常操作模式可以包括除监控操作模式之外的任何操作模式。第一延迟器212可以通过将第一振荡控制器211的输出延迟来产生第一输出时钟信号ICLKO。第一延迟器212可以具有被设置为参考时间的延迟时间。第一延迟器212可以是固定延迟器。第一时钟路径111还可以包括缓冲器213，其被配置为对第一振荡控制器211的输出和固定延迟器212的输出进行缓冲。第一振荡控制器211可以被配置为执行与非运算和反相操作，并且可以包括，例如但不限于，被配置为接收第一相位时钟信号ICLK和第一振荡信号ROD1的与非门，以及被配置为将与非门的输出反相的反相器。
第二时钟路径112可以包括第二振荡控制器221和第二延迟器222。第二振荡控制器221可以接收第二相位时钟信号QCLK和振荡信号ROD。由第二振荡控制器221接收的振荡信号可以是第二振荡信号ROD2。第二振荡控制器221可以在半导体装置100的监控操作模式下输出第二振荡信号ROD2，并且可以在半导体装置100的正常操作模式下输出第二相位时钟信号QCLK。第二延迟器222可以通过将第二振荡控制器221的输出延迟来产生第二输出时钟信号QCLKO。第二延迟器222可以接收第一延迟补偿信号DQC。第二延迟器222可以是可变延迟器。第二延迟器222的延迟时间和/或延迟量可以基于第一延迟补偿信号DQC来调整。第二时钟路径112还可以包括缓冲器223，其被配置为对第二振荡控制器221的输出和第二延迟器222的输出进行缓冲。第二振荡控制器221可以被配置为执行与非运算和反相操作，并且可以包括，例如但不限于，被配置为接收第二相位时钟信号QCLK和第二振荡信号ROD2的与非门，以及被配置为将与非门的输出反相的反相器。
第三时钟路径113可以包括第三振荡控制器231和第三延迟器232。第三振荡控制器231可以接收第三相位时钟信号IBCLK和振荡信号ROD。由第三振荡控制器231接收的振荡信号可以是第三振荡信号ROD3。第三振荡控制器231可以在半导体装置100的监控操作模式下输出第三振荡信号ROD3，并且可以在半导体装置100的正常操作模式下输出第三相位时钟信号IBCLK。第三延迟器232可以通过将第三振荡控制器231的输出延迟来产生第三输出时钟信号IBCLKO。第三延迟器232可以接收第二延迟补偿信号DIBC。第三延迟器232可以是可变延迟器。可变延迟器232的延迟时间和/或延迟量可以基于第二延迟补偿信号DIBC来调整。第三时钟路径113还可以包括缓冲器233，其被配置为对第三振荡控制器231的输出和第三延迟器232的输出进行缓冲。第三振荡控制器231可以被配置为执行与非运算和反相操作，并且可以包括，例如但不限于，被配置为接收第三相位时钟信号IBCLK和第三振荡信号ROD3的与非门，以及被配置为将与非门的输出反相的反相器。
第四时钟路径114可以包括第四振荡控制器241和第四延迟器242。第四振荡控制器241可以接收第四相位时钟信号QBCLK和振荡信号ROD。由第四振荡控制器241接收的振荡信号可以是第四振荡信号ROD4。第四振荡控制器241可以在半导体装置100的监控操作模式下输出第四振荡信号ROD4，并且可以在半导体装置100的正常操作模式下输出第四相位时钟信号QBCLK。第四延迟器242可以通过将第四振荡控制器241的输出延迟来产生第四输出时钟信号QBCLKO。第四延迟器242可以接收第三延迟补偿信号DQBC。第四延迟器242可以是可变延迟器。可变延迟器242的延迟时间和/或延迟量可以基于第三延迟补偿信号DQBC来调整。第四时钟路径114还可以包括缓冲器243，其被配置为对第四振荡控制器241的输出和第四延迟器242的输出进行缓冲。第四振荡控制器241可以被配置为执行与非运算和反相操作，并且可以包括，例如但不限于，被配置为接收第四相位时钟信号QBCLK和第四振荡信号ROD4的与非门，以及被配置为将与非门的输出反相的反相器。
振荡路径发生电路121可以包括第一路径选择器251和第二路径选择器252。第一路径选择器251可以接收从第一时钟路径111至第四时钟路径114输出的信号，即，第一输出时钟信号至第四输出时钟信号ICLKO、QCLKO、IBCLKO和QBCLKO。第一路径选择器251可以基于使能信号而耦接到第一时钟路径111至第四时钟路径114的输出端子中的一个输出端子，并且基于从第一时钟路径111至第四时钟路径114中的一个时钟路径输出的信号而产生振荡信号ROD。第一路径选择器251可以基于第一使能信号EN1而耦接到第一时钟路径111的输出端子，并且从第一输出时钟信号ICLKO产生振荡信号ROD。振荡信号可以是第一振荡信号ROD1。第一路径选择器251可以基于第二使能信号EN2而耦接到第二时钟路径112的输出端子，并且从第二输出时钟信号QCLKO产生振荡信号ROD。振荡信号可以是第二振荡信号ROD2。第一路径选择器251可以基于第三使能信号EN3而耦接到第三时钟路径113的输出端子，并且从第三输出时钟信号IBCLKO产生振荡信号ROD。振荡信号可以是第三振荡信号ROD3。第一路径选择器251可以基于第四使能信号EN4而耦接到第四时钟路径114的输出端子，并且从第四输出时钟信号QBCLKO产生振荡信号ROD。振荡信号可以是第四振荡信号ROD4。
第二路径选择器252可以接收振荡信号ROD，并且可以耦接到第一时钟路径111至第四时钟路径114中的一个。第二路径选择器252可以基于使能信号而耦接到第一时钟路径111至第四时钟路径114的输入端子中的一个输入端子。第二路径选择器252可以将振荡信号ROD反馈到第一时钟路径111至第四时钟路径114中的一个时钟路径。第二路径选择器252可以基于第一使能信号EN1而耦接到第一时钟路径111的输入端子，并且将振荡信号ROD作为第一振荡信号ROD1反馈到第一时钟路径111。第二路径选择器252可以基于第二使能信号EN2而耦接到第二时钟路径112的输入端子，并且将振荡信号ROD作为第二振荡信号ROD2反馈到第二时钟路径112。第二路径选择器252可以基于第三使能信号EN3而耦接到第三时钟路径113的输入端子，并且将振荡信号ROD作为第三振荡信号ROD3反馈到第三时钟路径113。第二路径选择器252可以基于第四使能信号EN4而耦接到第四时钟路径114的输入端子，并且将振荡信号ROD作为第四振荡信号ROD4反馈到第四时钟路径114。
振荡路径发生电路121还可以包括反相器253和缓冲器254。反相器253可以将第一路径选择器251的输出反相。缓冲器254可以耦接到反相器253，并且通过缓冲第一反相器253的输出来产生振荡信号ROD。当第一使能信号EN1被使能时，第一路径选择器251可以耦接到第一时钟路径111的输出端子，而第二路径选择器252可以耦接到第一时钟路径111的输入端子。因此，振荡路径发生电路121可以形成包括第一时钟路径111的第一振荡路径。当第二使能信号EN2被使能时，第一路径选择器251可以耦接到第二时钟路径112的输出端子，而第二路径选择器252可以耦接到第二时钟路径112的输入端子。因此，振荡路径发生电路121可以形成包括第二时钟路径112的第二振荡路径。当第三使能信号EN3被使能时，第一路径选择器251可以耦接到第三时钟路径113的输出端子，而第二路径选择器252可以耦接到第三时钟路径113的输入端子。因此，振荡路径发生电路121可以形成包括第三时钟路径113的第三振荡路径。当第四使能信号EN4被使能时，第一路径选择器251可以耦接到第四时钟路径114的输出端子，而第二路径选择器252可以耦接到第四时钟路径114的输入端子。因此，振荡路径发生电路121可以形成包括第四时钟路径114的第四振荡路径。
图3示出了图1的延迟信息发生电路122以及半导体装置100的一些组件，这些组件可以耦接到延迟信息发生电路122。参考图3，延迟信息发生电路122可以包括计数器310、使能信号发生器320和延迟补偿信号发生器330。计数器310可以接收从振荡路径发生电路121输出的振荡信号ROD。计数器310可以接收使能信号EN。使能信号EN可以在半导体装置100的监控模式下以特定时间间隔被使能。例如，可以从图1中所示的监控信号MON产生使能信号EN。计数器310可以将使能信号EN计数为振荡信号ROD。计数器310可以通过在使能信号EN被使能的时段中对振荡信号ROD进行计数来产生延迟信息信号DI。计数器310可以通过对经由形成具有第一时钟路径111的振荡路径而产生的振荡信号(即，第一振荡信号ROD1)进行计数来产生延迟信息信号DI。该延迟信息信号可以是第一延迟信息信号DII。第一延迟信息信号DII可以用作参考延迟信息信号。计数器310可以通过对经由形成具有第二时钟路径112的振荡路径而产生的振荡信号(即，第二振荡信号ROD2)进行计数来产生延迟信息信号DI。该延迟信息信号可以是第二延迟信息信号DIQ。计数器310可以通过对经由形成具有第三时钟路径113的振荡路径而产生的振荡信号(即，第三振荡信号ROD3)进行计数来产生延迟信息信号DI。该延迟信息信号可以是第三延迟信息信号DIIB。计数器310可以通过对经由形成具有第四时钟路径114的振荡路径而产生的振荡信号(即，第四振荡信号ROD4)进行计数来产生延迟信息信号DI。该延迟信息信号可以是第四延迟信息信号DIQB。计数器310可以基于复位信号RSTB而被复位，并将延迟信息信号DI初始化。
使能信号发生器320可以基于使能信号EN而产生第一使能信号EN1至第四使能信号EN4。使能信号发生器320可以将第一次被使能的使能信号EN输出为第一使能信号EN1。使能信号发生器320可以将第二次被使能的使能信号EN输出为第二使能信号EN2。使能信号发生器320可以将第三次被使能的使能信号EN输出为第三使能信号EN3。使能信号发生器320可以将第四次被使能的使能信号EN输出为第四使能信号EN4。此外，使能信号发生器320可以基于使能信号EN而产生第一锁存信号LATI、第二锁存信号LATQ、第三锁存信号LATIB和第四锁存信号LATQB。当第一使能信号EN1被禁止时，使能信号发生器320可以将第一锁存信号LATI使能。当第二使能信号EN2被禁止时，使能信号发生器320可以将第二锁存信号LATQ使能。当第三使能信号EN3被禁止时，使能信号发生器320可以将第三锁存信号LATIB使能。当第四使能信号EN4被禁止时，使能信号发生器320可以将第四锁存信号LATQB使能。
延迟补偿信号发生器330可以接收延迟信息信号DI并产生延迟补偿信号。延迟补偿信号发生器330可以基于第一延迟信息信号至第四延迟信息信号DII、DIQ、DIIB和DIQB而产生第一延迟补偿信号至第三延迟补偿信号DQC、DIBC和DQBC。延迟补偿信号发生器330可以基于第一延迟信息信号DII和第二延迟信息信号DIQ而产生第一延迟补偿信号DQC。延迟补偿信号发生器330可以基于第一延迟信息信号DII和第三延迟信息信号DIIB而产生第二延迟补偿信号DIBC。延迟补偿信号发生器330可以基于第一延迟信息信号DII和第四延迟信息信号DIQB而产生第三延迟补偿信号DQBC。
延迟补偿信号发生器330可以包括第一寄存器331、第二寄存器332、第三寄存器333、第四寄存器334、第一运算单元335、第二运算单元336和第三运算单元337。第一寄存器331可以从计数器310接收延迟信息信号DI，并且从使能信号发生器320接收第一锁存信号LATI。当第一锁存信号LATI被使能时，第一寄存器331可以储存延迟信息信号DI。因此，第一寄存器331可以储存第一延迟信息信号DII。第二寄存器332可以从计数器310接收延迟信息信号DI，并且从使能信号发生器320接收第二锁存信号LATQ。当第二锁存信号LATQ被使能时，第二寄存器332可以储存延迟信息信号DI。因此，第二寄存器332可以储存第二延迟信息信号DIQ。第三寄存器333可以从计数器310接收延迟信息信号DI，并且从使能信号发生器320接收第三锁存信号LATIB。当第三锁存信号LATIB被使能时，第三寄存器333可以储存延迟信息信号DI。因此，第三寄存器333可以储存第三延迟信息信号DIIB。第四寄存器334可以从计数器310接收延迟信息信号DI，并且从使能信号发生器320接收第四锁存信号LATQB。当第四锁存信号LATQB被使能时，第四寄存器334可以储存延迟信息信号DI。因此，第四寄存器334可以储存第四延迟信息信号DIQB。
第一运算单元335可以接收储存在第一寄存器331和第二寄存器332中的第一延迟信息信号DII和第二延迟信息信号DIQ。第一运算单元335可以基于第一延迟信息信号DII和第二延迟信息信号DIQ而产生第一延迟补偿信号DQC。第一运算单元335可以通过对第一延迟信息信号DII和第二延迟信息信号DIQ执行运算来产生第一延迟补偿信号DQC。例如，该运算可以是减法。第一运算单元335可以通过从第一延迟信息信号DII中减去第二延迟信息信号DIQ来产生第一延迟补偿信号DQC。因此，第一延迟补偿信号DQC可以具有与在第一延迟信息信号DII和第二延迟信息信号DIQ之间的差值相对应的值，并且包括与在第一时钟路径111和第二时钟路径112之间的延迟时间和/或延迟量的差值相对应的信息。
第二运算单元336可以接收储存在第一寄存器331和第三寄存器333中的第一延迟信息信号DII和第三延迟信息信号DIIB。第二运算单元336可以基于第一延迟信息信号DII和第三延迟信息信号DIIB而产生第二延迟补偿信号DIBC。第二运算单元336可以通过对第一延迟信息信号DII和第三延迟信息信号DIIB执行运算来产生第二延迟补偿信号DIBC。第二运算单元336可以通过从第一延迟信息信号DII中减去第三延迟信息信号DIIB来产生第二延迟补偿信号DIBC。因此，第二延迟补偿信号DIBC可以具有与在第一延迟信息信号DII和第三延迟信息信号DIIB之间的差值相对应的值，并且包括与在第一时钟路径111和第三时钟路径113之间的延迟时间和/或延迟量的差值相对应的信息。
第三运算单元337可以接收储存在第一寄存器331和第四寄存器334中的第一延迟信息信号DII和第四延迟信息信号DIQB。第三运算单元337可以基于第一延迟信息信号DII和第四延迟信息信号DIQB而产生第三延迟补偿信号DQBC。第三运算单元337可以通过对第一延迟信息信号DII和第四延迟信息信号DIQB执行运算来产生第三延迟补偿信号DQBC。第三运算单元337可以通过从第一延迟信息信号DII中减去第四延迟信息信号DIQB来产生第三延迟补偿信号DQBC。因此，第三延迟补偿信号DQBC可以具有与在第一延迟信息信号DII和第四延迟信息信号DIQB之间的差值相对应的值，并且包括与在第一时钟路径111和第四时钟路径114之间的延迟时间和/或延迟量的差值相对应的信息。
半导体装置100还可以包括串行器341和发送器342。串行器341可以从计数器310接收延迟信息信号DI。串行器341可以将延迟信息信号DI转换为串行信号。发送器342可以从串行器341接收串行信号。发送器342可以经由焊盘343而耦接到与外部设备耦接的总线。发送器342可以基于串行信号而驱动总线。发送器342可以驱动焊盘343以将已转换为串行信号的延迟信息信号DI输出到外部设备。例如，焊盘343可以是数据焊盘。半导体装置100可以在监控操作模式下经由串行器341和发送器342将延迟信息信号DI输出到外部设备。在一个实施例中，串行器341可以接收第一延迟补偿信号至第三延迟补偿信号DQC、DIBC和DQBC。半导体装置100可以在监控操作模式下经由串行器341和发送器342将第一延迟补偿信号至第三延迟补偿信号DQC、DIBC和DQBC而不是延迟信息信号DI输出到外部设备。在一个实施例中，延迟信息信号和延迟补偿信号中的一个或更多个可以经由数据焊盘343而被输出到半导体装置100的外部。在一个实施例中，延迟信息信号和延迟补偿信号中的一个或更多个可以经由数据焊盘343和总线而被输出，以传送到半导体装置100的外部。
图4是示出根据实施例的半导体装置100的操作的时序图。参考图1至图4，根据一个实施例的半导体装置100的操作将描述如下。当半导体装置100在监控操作模式下运行时，监控信号MON可以被使能，并且多相位时钟发生电路115可以输出具有逻辑高电平的电平信号而不是第一相位时钟信号至第四相位时钟信号ICLK、QCLK、IBCLK和QBCLK。当复位信号RSTB被使能时，计数器310可以被复位。当使能信号EN第一次被使能时，第一使能信号EN1可以被使能，并且振荡路径发生电路121可以耦接到第一时钟路径111并且形成包括第一时钟路径111的第一振荡路径。振荡路径发生电路121可以形成第一振荡路径以产生第一振荡信号ROD1。计数器310可以在第一使能信号EN1被使能的时段中通过对第一振荡信号ROD1进行计数来产生第一延迟信息信号DII。当第一使能信号EN1被禁止时，第一锁存信号LATI可以被使能，并且第一寄存器331可以储存第一延迟信息信号DII。当第一锁存信号LATI被禁止时，复位信号RSTB可以被使能，并且计数器310可以被复位。
当使能信号EN第二次被使能时，第二使能信号EN2可以被使能，并且振荡路径发生电路121可以耦接到第二时钟路径112并且形成包括第二时钟路径112的第二振荡路径。振荡路径发生电路121可以形成第二振荡路径以产生第二振荡信号ROD2。计数器310可以在第二使能信号EN2被使能的时段中通过对第二振荡信号ROD2进行计数来产生第二延迟信息信号DIQ。当第二使能信号EN2被禁止时，第二锁存信号LATQ可以被使能，并且第二寄存器332可以储存第二延迟信息信号DIQ。当第二锁存信号LATQ被禁止时，复位信号RSTB可以被使能，并且计数器310可以被复位。第一运算单元335可以通过对第一延迟信息信号DII和第二延迟信息信号DIQ执行运算来产生第一延迟补偿信号DQC。第一延迟补偿信号DQC可以被提供给第二时钟路径112的第二延迟器222。第二时钟路径112的延迟时间和/或延迟量可以基于第一延迟补偿信号DQC而增大或减小，并且第二时钟路径112可以被配置为具有与第一时钟路径111基本相同的延迟时间和/或延迟量。
当使能信号EN第三次被使能时，第三使能信号EN3可以被使能，并且振荡路径发生电路121可以耦接到第三时钟路径113并且形成包括第三时钟路径113的第三振荡路径。振荡路径发生电路121可以形成第三振荡路径以产生第三振荡信号ROD3。计数器310可以在第三使能信号EN3被使能的时段中通过对第三振荡信号ROD3进行计数来产生第三延迟信息信号DIIB。当第三使能信号EN3被禁止时，第三锁存信号LATIB可以被使能，并且第三寄存器333可以储存第三延迟信息信号DIIB。当第三锁存信号LATIB被禁止时，复位信号RSTB可以被使能，并且计数器310可以被复位。第二运算单元336可以通过对第一延迟信息信号DII和第三延迟信息信号DIIB执行运算来产生第二延迟补偿信号DIBC。第二延迟补偿信号DIBC可以被提供给第三时钟路径113的第三延迟器232。第三时钟路径113的延迟时间和/或延迟量可以基于第二延迟补偿信号DIBC而增大或减小，并且第三时钟路径113可以被配置为具有与第一时钟路径111基本相同的延迟时间和/或延迟量。
当使能信号EN第四次被使能时，第四使能信号EN4可以被使能，并且振荡路径发生电路121可以耦接到第四时钟路径114并且形成包括第四时钟路径114的第四振荡路径。振荡路径发生电路121可以形成第四振荡路径以产生第四振荡信号ROD4。计数器310可以在第四使能信号EN4被使能的时段中通过对第四振荡信号ROD4进行计数来产生第四延迟信息信号DIQB。当第四使能信号EN4被禁止时，第四锁存信号LATQB可以被使能，并且第四寄存器334可以储存第四延迟信息信号DIQB。当第四锁存信号LATQB被禁止时，复位信号RSTB可以被使能，并且计数器310可以被复位。第三运算单元337可以通过对第一延迟信息信号DII和第四延迟信息信号DIQB执行运算来产生第三延迟补偿信号DQBC。第三延迟补偿信号DQBC可以被提供给第四时钟路径114的第四延迟器242。第四时钟路径114的延迟时间和/或延迟量可以基于第三延迟补偿信号DQBC而增大或减小，并且第四时钟路径114可以被配置为具有与第一时钟路径111基本相同的延迟时间和/或延迟量。
图5示出了根据一个实施例的半导体系统5的配置。参考图5，半导体系统5可以包括外部设备510和半导体装置520。外部设备510可以提供用于半导体装置520的操作的各种控制信号。外部设备510可以包括各种类型的设备。例如，外部设备510可以是主机设备，诸如中央处理单元(CPU)、图形处理单元(GPU)、多媒体处理器(MMP)、数字信号处理器、应用处理器(AP)或存储器控制器。此外，外部设备510可以是用于测试半导体装置520的测试设备或测试装备。例如，半导体装置520可以是存储器件，并且存储器件可以包括易失性存储器和非易失性存储器。易失性存储器可以包括SRAM(静态RAM)、DRAM(动态RAM)和SDRAM(同步DRAM)，而非易失性存储器可以包括ROM(只读存储器)、PROM(可编程ROM)、EEPROM(电可擦除可编程ROM)、EPROM(电可编程ROM)、快闪存储器、PRAM(相变RAM)、MRAM(磁性RAM)、RRAM(电阻式RAM)和FRAM(铁电RAM)等。
半导体装置520可以经由多个总线耦接到外部设备510。多个总线101可以是用于传送信号的信号传送路径、链路或通道。多个总线可以包括时钟总线501、数据选通总线502、命令地址总线503和数据总线504等。时钟总线501和命令地址总线503可以是单向总线，并且数据总线504可以是双向总线。数据选通总线502可以是单向总线或双向总线。半导体装置520可以经由时钟总线501耦接到外部设备510，并且经由时钟总线501接收系统时钟信号CLK。系统时钟信号CLK可以作为单端信号来传送，或者作为差分信号与互补信号CLKB一起传送。半导体装置520可以经由数据选通总线502接收从外部设备510传送的数据选通信号DQS，或者将数据选通信号DQS传送到外部设备510。数据选通信号DQS可以作为差分信号与互补信号DQSB一起传送。半导体装置520可以经由命令地址总线503从外部设备510接收命令地址信号CA。半导体装置520可以经由数据总线504而耦接到外部设备510，并且经由数据总线504从外部设备510接收数据DQ或者将数据DQ传送到外部设备510。
半导体装置520可以包括时钟发生电路521、时钟路径监控电路522、正常单元阵列523、数据I/O电路524、非易失性单元阵列525和编程电路526。时钟发生电路521可以耦接到时钟总线501，并且经由时钟接收器527接收系统时钟信号CLK。时钟发生电路521可以基于系统时钟信号CLK而产生多相位时钟信号，并且通过将多相位时钟信号延迟来产生多个输出时钟信号CLKO。时钟发生电路521可以包括用于将多相位时钟信号延迟的多个时钟路径。从时钟发生电路521产生的输出时钟信号CLKO可以作为数据选通信号DQS经由时钟发送器528被输出到数据选通总线502。图1所示的时钟发生电路110可以被应用为时钟发生电路521。
时钟路径监控电路522可以耦接到时钟发生电路521，测量时钟发生电路521的多个时钟路径的延迟时间和/或延迟量，以及根据测量结果而将多个时钟路径的延迟时间和/或延迟量设置为相同的延迟时间和/或延迟量。时钟路径监控电路522可以产生延迟信息信号DI和延迟补偿信号DQC、DIBC和DQBC，该延迟信息信号DI具有关于多个时钟路径的延迟信息。图1中所示的时钟路径监控电路120可以被应用为时钟路径监控电路522。
正常单元阵列523可以包括多个存储单元。正常单元阵列523可以包括多个位线和多个字线，并且多个存储单元可以耦接到多个位线与多个字线之间的各个交叉点处。数据I/O电路524可以耦接到数据总线504。在半导体装置520的正常操作模式下，数据I/O电路524可以将来自外部设备510经由数据总线504传送的数据DQ储存到正常单元阵列523中。数据I/O电路524可以经由数据总线504将储存在正常单元阵列523中的数据输出到外部设备510。在半导体装置520的监控操作模式下，数据I/O电路524可以接收从时钟路径监控电路522产生的延迟信息信号DI和延迟补偿信号DQC、DIBC和DQBC。数据I/O电路524可以经由数据总线504将延迟信息信号DI和延迟补偿信号DQC、DIBC和DQBC输出到外部设备510。在图3中示出的串行器341和发送器342可以被应用为数据I/O电路524的组件。在一些实施例中，图3中所示的串行器341、发送器342和焊盘343可以被应用为数据I/O电路524的组件。在一些实施例中，半导体装置520可以经由时钟总线501与时钟接收器527从半导体装置520外部地接收系统时钟信号CLK。在一些实施例中，半导体装置520可以将输出时钟信号CLKO经由时钟发送器528与数据选通总线502发送到半导体装置520的外部。在一些实施例中，半导体装置520可以将延迟信息信号DI和延迟补偿信号DQC、DIBC和DQBC经由数据I/O电路524与数据总线504输出到半导体装置520的外部。
非易失性单元阵列525可以包括多个非易失性存储单元。非易失性存储单元可以是一次性可编程(OTP)存储单元。在一个实施例中，非易失性存储单元可以包括熔丝。熔丝可以是可编程电熔丝。非易失性单元阵列525可以是电熔丝阵列。编程电路526可以经由命令地址总线503从外部设备510接收命令地址信号CA。编程电路526可以基于命令地址信号CA来对非易失性单元阵列525进行编程。
在监控操作模式下，半导体装置520可以经由数据I/O电路524将延迟补偿信号DQC、DIBC和DQBC输出到外部设备510。外部设备510可以基于延迟补偿信号DQC、DIBC和DQBC而产生命令地址信号CA。半导体装置520的编程电路526可以基于命令地址信号CA来将与延迟补偿信号DQC、DIBC和DQBC相对应的信息编程到非易失性单元阵列525。储存在非易失性单元阵列525中的信息可以被提供给时钟发生电路521，并且构成时钟发生电路521的时钟路径的延迟时间和/或延迟量可以基于从非易失性单元阵列525提供的信息来设置。
虽然上面已经描述了各种实施例，但是本领域技术人员将理解，所描述的实施例仅是示例。因此，本文中所描述的半导体装置和半导体系统不应基于所描述的实施例而受到限制。

Claims (25)

1.一种半导体装置，包括：
第一时钟路径，其被配置为：在正常模式下通过将第一相位时钟信号延迟来产生第一输出时钟信号，以及在监控模式下通过将第一振荡信号延迟来产生所述第一输出时钟信号；
第二时钟路径，其被配置为在所述正常模式下通过基于延迟补偿信号而将第二相位时钟信号延迟来产生第二输出时钟信号，以及在所述监控模式下通过基于所述延迟补偿信号而将第二振荡信号延迟来产生所述第二输出时钟信号；
振荡路径发生电路，其被配置为：接收所述第一输出时钟信号和所述第二输出时钟信号，基于使能信号而从所述第一输出时钟信号和所述第二输出时钟信号产生振荡信号，以及基于所述使能信号而将所述振荡信号反馈到所述第一振荡信号和所述第二振荡信号之一；以及
延迟信息发生电路，其被配置为基于所述振荡信号来产生所述延迟补偿信号。
2.根据权利要求1所述的半导体装置，其中，所述第二相位时钟信号与所述第一相位时钟信号具有与单位相位相对应的相位差。
3.根据权利要求1所述的半导体装置，其中，所述第一时钟路径包括：
第一振荡控制器，其被配置为接收所述第一相位时钟信号和所述第一振荡信号；以及
第一延迟器，其被配置为通过将所述第一振荡控制器的输出延迟参考时间来产生所述第一输出时钟信号。
4.根据权利要求3所述的半导体装置，其中，所述第二时钟路径包括：
第二振荡控制器，其被配置为接收所述第二相位时钟信号和所述第二振荡信号；以及
第二延迟器，其被配置为通过将所述第二振荡控制器的输出延迟来产生所述第二输出时钟信号，
其中，所述第二延迟器具有基于所述延迟补偿信号而确定的延迟量。
5.根据权利要求4所述的半导体装置，其中，所述振荡路径发生电路包括：
第一路径选择器，其被配置为基于所述使能信号而从所述第一输出时钟信号和所述第二输出时钟信号来产生所述振荡信号；以及
第二路径选择器，其被配置为基于所述使能信号来将所述振荡信号输出为所述第一振荡信号与所述第二振荡信号之一。
6.根据权利要求1所述的半导体装置，其中，所述延迟信息发生电路包括：
计数器，其被配置为通过在所述使能信号的使能时段期间对所述振荡信号进行计数来产生延迟信息信号；以及
延迟补偿信号发生器，其被配置为：基于如下所述的两个延迟信息信号而产生所述延迟补偿信号，一个延迟信息信号是基于经由与所述第一时钟路径的耦接而产生的振荡信号来产生的，另一个延迟信息信号是基于经由与所述第二时钟路径的耦接而产生的振荡信号来产生的。
7.根据权利要求6所述的半导体装置，其中，所述延迟补偿信号发生器包括：
第一寄存器，其被配置为基于第一使能信号来将所述延迟信息信号储存为第一延迟信息信号；
第二寄存器，其被配置为基于第二使能信号来将所述延迟信息信号储存为第二延迟信息信号；以及
运算单元，其被配置为通过对所述第一延迟信息信号和所述第二延迟信息信号执行运算来产生所述延迟补偿信号。
8.根据权利要求1所述的半导体装置，其中，所述第一相位时钟信号和所述第二相位时钟信号是基于系统时钟信号而产生的，并且基于所述监控模式而被固定为特定电平。
9.根据权利要求1所述的半导体装置，还包括：非易失性单元阵列，其被配置为储存与所述延迟补偿信号相对应的信息。
10.根据权利要求1所述的半导体装置，其中，延迟信息信号和所述延迟补偿信号中的一个或更多个经由数据焊盘而被输出到所述半导体装置的外部。
11.一种半导体系统的操作方法，所述半导体系统包括半导体装置，所述半导体装置包括：第一时钟路径，所述第一时钟路径被配置为通过将第一相位时钟信号延迟来产生第一输出时钟信号；以及第二时钟路径，所述第二时钟路径被配置为通过将第二相位时钟信号延迟来产生第二输出时钟信号，所述操作方法包括：
形成具有所述第一时钟路径的第一振荡路径以基于所述第一输出时钟信号来产生第一振荡信号以及通过将所述第一振荡信号延迟来产生所述第一输出时钟信号，并且基于所述第一振荡信号来产生与所述第一振荡路径的延迟量相对应的第一延迟信息信号；
形成具有所述第二时钟路径的第二振荡路径以基于所述第二输出时钟信号来产生第二振荡信号以及通过将所述第二振荡信号延迟来产生所述第二输出时钟信号，并且基于所述第二振荡信号来产生与所述第二振荡路径的延迟量相对应的第二延迟信息信号；
通过对所述第一延迟信息信号和所述第二延迟信息信号执行运算来产生延迟补偿信号；以及
基于所述延迟补偿信号来设置所述第二时钟路径的延迟量。
12.根据权利要求11所述的操作方法，其中，所述半导体系统还包括外部设备，
其中，所述操作方法还包括：在产生所述延迟补偿信号之后，将所述延迟补偿信号输出到所述外部设备。
13.根据权利要求12所述的操作方法，还包括：
由所述外部设备基于所述延迟补偿信号来产生命令地址信号，以及将所述命令地址信号传送给所述半导体装置；以及
由所述半导体装置基于所述命令地址信号来对非易失性单元阵列进行编程。
14.一种半导体系统，包括：
外部设备，其被配置为产生系统时钟信号；以及
半导体装置，其被配置为从所述外部设备接收所述系统时钟信号，
其中，所述半导体装置包括：
多相位时钟发生电路，其被配置为基于所述系统时钟信号来产生第一相位时钟信号和第二相位时钟信号；
第一时钟路径，其被配置为通过将所述第一相位时钟信号延迟来产生第一输出时钟信号；
第二时钟路径，其被配置为通过基于延迟补偿信号而将所述第二相位时钟信号延迟来产生第二输出时钟信号；
振荡路径发生电路，其被配置为：通过基于第一使能信号来形成具有所述第一时钟路径的振荡路径来产生第一振荡信号，以及通过基于第二使能信号来形成具有所述第二时钟路径的所述振荡路径来产生第二振荡信号；以及
延迟信息发生电路，其被配置为：基于所述第一振荡信号来产生第一延迟信息信号，基于所述第二振荡信号来产生第二延迟信息信号，以及基于所述第一延迟信息信号和所述第二延迟信息信号来产生所述延迟补偿信号。
15.根据权利要求14所述的半导体系统，其中，所述第二相位时钟信号与所述第一相位时钟信号具有与单位相位相对应的相位差。
16.根据权利要求14所述的半导体系统，其中，所述多相位时钟发生电路接收监控信号，以及基于所述监控信号而将所述第一相位时钟信号和所述第二相位时钟信号固定为特定电平。
17.根据权利要求14所述的半导体系统，其中，
所述延迟信息发生电路被配置为：通过对所述第一振荡信号进行计数来产生所述第一延迟信息信号，以及通过对所述第二振荡信号进行计数来产生所述第二延迟信息信号。
18.根据权利要求14所述的半导体系统，其中，所述振荡路径发生电路包括：
第一路径选择器，其被配置为：接收所述第一输出时钟信号和所述第二输出时钟信号，基于所述第一使能信号来将所述第一输出时钟信号输出为所述第一振荡信号，以及基于所述第二使能信号来将所述第二输出时钟信号输出为所述第二振荡信号；以及
第二路径选择器，其被配置为：基于所述第一使能信号来将所述第一振荡信号输出到所述第一时钟路径，以及基于所述第二使能信号来将所述第二振荡信号输出到所述第二时钟路径。
19.根据权利要求14所述的半导体系统，其中，所述延迟信息发生电路包括：
计数器，其被配置为：通过将使能信号计数为所述第一振荡信号来产生所述第一延迟信息信号，以及通过将所述使能信号计数为所述第二振荡信号来产生所述第二延迟信息信号；
使能信号发生器，其被配置为基于所述使能信号来产生所述第一使能信号和所述第二使能信号；以及
延迟补偿信号发生器，其被配置为通过对所述第一延迟信息信号和所述第二延迟信息信号执行运算来产生所述延迟补偿信号。
20.根据权利要求19所述的半导体系统，其中，所述延迟补偿信号发生器包括：
第一寄存器，其被配置为基于所述第一使能信号来储存所述第一延迟信息信号；
第二寄存器，其被配置为基于所述第二使能信号来储存所述第二延迟信息信号；以及
运算单元，其被配置为通过对所述第一延迟信息信号和所述第二延迟信息信号执行运算来产生所述延迟补偿信号。
21.根据权利要求14所述的半导体系统，其中，所述半导体装置将所述第一延迟信息信号和所述第二延迟信息信号输出到所述外部设备。
22.根据权利要求14所述的半导体系统，其中，所述半导体装置将所述延迟补偿信号输出到所述外部设备。
23.根据权利要求22所述的半导体系统，其中，所述外部设备基于所述延迟补偿信号来产生命令地址信号。
24.根据权利要求23所述的半导体系统，其中，所述半导体装置还包括非易失性单元阵列，以及
所述半导体装置基于所述命令地址信号来将与所述延迟补偿信号相对应的信息储存在所述非易失性单元阵列中。
25.一种半导体装置，包括：
第一时钟路径，其被配置为通过将第一振荡信号延迟来产生第一输出时钟信号；
第二时钟路径，其被配置为通过基于延迟补偿信号而将第二振荡信号延迟来产生第二输出时钟信号；
振荡路径发生电路，其被配置为从所述第一输出时钟信号和所述第二输出时钟信号之一产生振荡信号，以及基于使能信号而将所述振荡信号反馈为所述第一振荡信号和所述第二振荡信号之一；以及
延迟信息发生电路，其被配置为基于所述振荡信号来产生所述延迟补偿信号。
CN201910926072.1A 2018-11-08 2019-09-27 包括时钟路径的半导体装置及包括该装置的半导体系统 Active CN111162778B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020180136577A KR20200053219A (ko) 2018-11-08 2018-11-08 복수의 클럭 경로를 포함하는 반도체 장치 및 시스템
KR10-2018-0136577 2018-11-08

Publications (2)

Publication Number Publication Date
CN111162778A CN111162778A (zh) 2020-05-15
CN111162778B true CN111162778B (zh) 2023-10-13

Family

ID=70550883

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910926072.1A Active CN111162778B (zh) 2018-11-08 2019-09-27 包括时钟路径的半导体装置及包括该装置的半导体系统

Country Status (3)

Country Link
US (2) US10819324B2 (zh)
KR (1) KR20200053219A (zh)
CN (1) CN111162778B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114496014A (zh) * 2020-10-23 2022-05-13 美商矽成积体电路股份有限公司 内部锁存器电路及其锁存信号产生方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8228105B2 (en) * 2010-07-21 2012-07-24 Fujitsu Limited Clock signal correction
CN108052479A (zh) * 2013-07-01 2018-05-18 英特尔公司 用于不匹配信号接收器的时序控制
CN108233915A (zh) * 2016-12-14 2018-06-29 联发科技股份有限公司 用于补偿延迟失配的电路及方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8493107B2 (en) * 2010-07-27 2013-07-23 Mediatek Inc. Clock generator for generating output clock having non-harmonic relationship with input clock and related clock generating method thereof
US8717835B2 (en) * 2011-08-23 2014-05-06 Micron Technology, Inc. Apparatuses and methods for compensating for power supply sensitivities of a circuit in a clock path
KR20150141018A (ko) 2014-06-09 2015-12-17 에스케이하이닉스 주식회사 관통 비아를 통해 연결되는 적층 반도체 장치 및 모니터링 방법
EP2988450B1 (en) * 2014-08-19 2019-06-12 ams AG Circuit arrangement and method for clock and data recovery
KR102222622B1 (ko) 2014-12-19 2021-03-05 에스케이하이닉스 주식회사 지연 고정 루프 회로

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8228105B2 (en) * 2010-07-21 2012-07-24 Fujitsu Limited Clock signal correction
CN108052479A (zh) * 2013-07-01 2018-05-18 英特尔公司 用于不匹配信号接收器的时序控制
CN108233915A (zh) * 2016-12-14 2018-06-29 联发科技股份有限公司 用于补偿延迟失配的电路及方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
Amber Han-yuan Tan等."Phase Mismatch Detection and Compensation for PLL/DLL Based Multi-Phase Clock Generator".《IEEE Custom Integrated Circuits Conference 2006》.2007,417-420. *
张鹏."混合信号校正采样时钟偏差的时间交织流水线模数转换器".《中国优秀硕士学位论文全文数据库 信息科技辑》.2013,I135-414. *

Also Published As

Publication number Publication date
US20200153421A1 (en) 2020-05-14
US20210013875A1 (en) 2021-01-14
US10819324B2 (en) 2020-10-27
CN111162778A (zh) 2020-05-15
US11323107B2 (en) 2022-05-03
KR20200053219A (ko) 2020-05-18

Similar Documents

Publication Publication Date Title
KR102401526B1 (ko) 입력 클록 신호와 다상 클록 신호 간의 위상 관계를 결정하기 위한 장치 및 방법
CN110870010B (zh) 在ddr5 dram中调整到锁存路径的指令延迟
CN110770832B (zh) 命令信号时钟门控
US7764554B2 (en) I/O circuit with phase mixer for slew rate control
KR102534241B1 (ko) 위상 감지 회로, 이를 포함하는 클럭 생성 회로 및 반도체 장치
KR100883140B1 (ko) 데이터 출력 제어회로, 반도체 메모리 장치 및 그의 동작방법
US11907009B2 (en) Phase detection circuit, clock generation circuit and semiconductor apparatus using the phase detection circuit
CN110574111A (zh) 半频命令路径
CN112908378A (zh) 多相位时钟分割
CN113539312A (zh) 具有改进的抗亚稳态性的ddr5四相产生器
CN111162778B (zh) 包括时钟路径的半导体装置及包括该装置的半导体系统
CN113535524B (zh) Crc错误警示同步
US10050633B2 (en) Clock generation circuit, and semiconductor device and system using the same
CN110389618B (zh) 发送电路、使用发送电路的半导体装置和半导体系统
CN110612518B (zh) 高频域的数据输出
US10256795B1 (en) Pipelined latches to prevent metastability
US11733730B2 (en) Semiconductor apparatus including a clock path
TW201928377A (zh) 在低速操作環境中執行高速測試的半導體設備和系統
CN108874710B (zh) 包括时钟发生电路的半导体器件及使用其的半导体系统
CN109726148B (zh) 执行时钟相位同步的半导体设备及其操作方法
CN110299161B (zh) 用于与时钟信号同步地发送和接收信号的半导体装置
US9847775B2 (en) Buffer, and multiphase clock generator, semiconductor apparatus and system using the same
KR102469171B1 (ko) 래치 회로, 리시버 회로, 이를 이용하는 반도체 장치 및 시스템
US20240203469A1 (en) Semiconductor apparatus including a plurality of clock paths and a semiconductor system using the same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant