CN109726148B - 执行时钟相位同步的半导体设备及其操作方法 - Google Patents

执行时钟相位同步的半导体设备及其操作方法 Download PDF

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Abstract

本发明提供一种执行时钟相位同步的半导体设备及其操作方法。所述半导体设备可包括同步电路和相位检测电路。同步电路可被配置为基于半导体设备的操作模式，将第一时钟信号分频以产生第一分频时钟信号和第二分频时钟信号，或者将锁相时钟信号分频以产生第一分频时钟信号和第二分频时钟信号。相位检测电路可被配置为基于半导体设备的操作模式，使用将第一时钟信号分频而产生的第一分频时钟信号和第二分频时钟信号、或者将锁相时钟信号分频而产生的第一分频时钟信号和第二分频时钟信号，以将第一分频时钟信号或第二分频时钟信号与第二时钟信号进行比较，从而产生相位检测信号。

Description

执行时钟相位同步的半导体设备及其操作方法
相关申请的交叉引用
本申请要求2017年10月27日向韩国知识产权局提交的第10-2017-0140959号韩国专利申请的优先权，其通过引用整体合并于此。
技术领域
各种实施例总体而言涉及一种半导体技术，更具体地，涉及一种用于执行时钟相位同步的半导体设备及其操作方法和使用该半导体设备的半导体系统。
背景技术
电子设备可由大量电子元件构成。在电子设备中，计算机系统可以由许多由半导体构成的电子元件组成。计算机系统可以包括各种子系统，其中之一可以是由处理器和诸如存储设备的半导体设备配置的半导体系统。处理器和存储设备可以基于至少一个时钟信号执行数据通信。随着半导体系统的操作速度的增加，时钟的频率也增加。处理器和存储设备可以同步于时钟接收从彼此传输的数据。也就是说，处理器和存储设备可以通过利用时钟来采样数据而产生内部数据。在用具有高频率的时钟采样数据的情况下，时序余量可能不足，因此可能难以采样准确数据。因此，半导体设备可以将具有高频率的时钟分频，并执行用分频时钟采样数据的操作。
发明内容
各种实施例针对一种半导体设备，其接收第一时钟信号和第二时钟信号，并且能够执行用于将所述第一时钟信号的相位和所述第二时钟信号的相位同步的操作，以及针对所述半导体设备的操作方法和使用该半导体设备的半导体系统。
在一个实施例中，一种半导体设备可以包括：锁相环电路，其被配置为对第一时钟信号执行锁相操作以产生锁相时钟信号；第一时钟选择器，其被配置为基于操作模式信号输出所述第一时钟信号和所述锁相时钟信号中的一个；同步电路，其被配置为将所述第一时钟选择器的输出分频以产生第一分频时钟信号和与所述第一分频时钟信号具有相位差的第二分频时钟信号；以及相位检测电路，其被配置为将所述第一分频时钟信号和所述第二分频时钟信号中的一个的相位与第二时钟信号的相位进行比较，并基于所述比较产生相位检测信号。
在一个实施例中，一种用于操作从外部设备接收第一时钟信号和第二时钟信号的半导体设备的方法可以包括：在第一操作模式下激活锁相环电路；对所述第一时钟信号执行锁相操作并通过所述锁相环电路产生锁相时钟信号；将所述锁相时钟信号分频并产生第一分频时钟信号和与所述第一分频时钟信号具有相位差的第二分频时钟信号；检测所述第一分频时钟信号和所述第二分频时钟信号中的一个的相位与所述第二时钟信号是否同步，并产生相位检测信号；以及基于所述相位检测信号，改变所述第一时钟信号的相位或改变所述第一分频时钟信号和所述第二分频时钟信号的相位。
在另一个实施例中，一种半导体设备可以包括同步电路，所述同步电路被配置为基于所述半导体设备的操作模式，将第一时钟信号分频以产生第一分频时钟信号和第二分频时钟信号，或者将锁相时钟信号分频以产生第一分频时钟信号和第二分频时钟信号；以及相位检测电路，其被配置为基于所述半导体设备的所述操作模式，使用将所述第一时钟信号分频产生的所述第一分频时钟信号和所述第二分频时钟信号、或者将所述锁相时钟信号分频产生的所述第一分频时钟信号和所述第二分频时钟信号，以将所述第一分频时钟信号或所述第二分频时钟信号与第二时钟信号进行比较，从而产生相位检测信号。
附图说明
图1示出说明根据一个实施例的半导体系统的示例配置的代表的图。
图2示出说明根据一个实施例的半导体设备的示例配置的代表的图。
图3示出用以帮助解释根据一个实施例的半导体设备的操作的示例流程图的代表。
图4和图5示出用以帮助解释根据一个实施例的半导体设备的操作的示例图的代表。
具体实施方式
在本说明书中，“连接/耦接”是指一组件直接或间接地耦接到另一组件。另一方面，“直接连接/直接耦接”指的是一组件直接连接/耦接另一组件而没有介于其间的组件。下文中将参照附图通过各种示例实施例来描述一种用于执行时钟相位同步的半导体设备、其操作方法和使用该半导体设备的半导体系统。
图1示出了根据一个实施例的半导体系统1的示例配置的代表。参考图1，半导体系统1可包括外部设备110和半导体设备120。外部设备110可以提供用于半导体设备120操作所必需的各种控制信号。外部设备110可以是各种类型的设备。例如，外部设备110可以是主机设备，诸如中央处理单元(CPU)、图形处理单元(GPU)、多媒体处理器(MMP)、数字信号处理器、应用处理器AP和存储器控制器。另外，外部设备110可以是用于测试半导体设备120的测试设备或测试装置。半导体设备120可以是例如存储设备，所述存储设备可以包括易失性存储器或非易失性存储器。所述易失性存储器可以包括SRAM(静态RAM)、DRAM(动态RAM)或SDRAM(同步DRAM)，所述非易失性存储器可以包括ROM(只读存储器)、PROM(可编程ROM)、EEPROM(电可擦除可编程ROM)、EPROM(电可编程ROM)、快闪存储器、PRAM(相变RAM)，MRAM(磁性RAM)、RRAM(电阻RAM)或FRAM(铁电RAM)。
半导体设备120可在与用作测试装置的外部设备110耦接时执行测试操作。半导体设备120可以在与用作主机设备的外部设备110耦接时执行除了测试操作之外的各种操作。例如，在半导体设备120被制造之后，半导体设备120可以在与用作测试装置的外部设备110耦接时被测试。在完成测试之后，半导体设备120可以在与用作主机设备的外部设备110耦接时执行各种操作。
半导体设备120可通过多个总线与外部设备110耦接。所述多个总线可以是用于传输信号的信号传输路径、链路或通道。所述多个总线可以包括命令总线、地址总线、时钟总线和数据总线。图1仅示出经其传输时钟信号的时钟总线和经其传输数据的数据总线。时钟总线可以是单向总线，数据总线可以是双向总线。半导体设备120可以经由第一时钟总线101与外部设备110耦接，并经由第一时钟总线101接收数据时钟信号WCLK和WCLKB。数据时钟信号WCLK和WCLKB可以包括多个数据时钟信号对。数据时钟信号WCLKB可以是数据时钟信号WCLK的互补时钟信号。半导体设备120可以经由数据总线102与外部设备110耦接，以及可以经由数据总线102从外部设备110接收数据DQ或者将数据DQ传输至外部设备110。半导体设备120还可以包括第二时钟总线103，并且可以经由第二时钟总线103附加地接收从外部设备110传输的系统时钟信号HCLK。
半导体设备120可包括时钟发生电路121、数据输入/输出电路122和内部电路123。时钟发生电路121可以经由时钟焊盘131与第一时钟总线101耦接，以及可以接收数据时钟信号WCLK和WCLKB并产生多个内部时钟信号INCLK。在本实施例中，数据时钟信号WCLK的频率可以高于系统时钟信号HCLK的频率。半导体设备120可以同步于数据时钟信号WCLK接收从外部设备110传输的数据DQ或者传输数据DQ至外部设备110。半导体设备120可以利用数据时钟信号WCLK接收和/或采样经由数据总线102传输的数据DQ。为了充分地确保用于接收和/或采样数据DQ的时序余量，半导体设备120可以通过将所述数据时钟信号WCLK分频来使用数据时钟信号WCLK。时钟发生电路121可以将数据时钟信号WCLK分频并产生多个内部时钟信号INCLK。
数据输入/输出电路122可以经由数据焊盘132与数据总线102耦接，以及可以接收从外部设备110传输的数据DQ或者传输数据DQ至外部设备110。数据输入/输出电路122可以接收由时钟发生电路121产生的多个内部时钟信号INCLK。数据输入/输出电路122可以基于所述多个内部时钟信号INCLK对数据DQ执行输入/输出操作。数据输入/输出电路122可以同步于所述多个内部时钟信号INCLK传输数据DQ至外部设备110，以及可以同步于所述多个内部时钟信号INCLK接收从外部设备110传输的数据DQ。
内部电路123可以包括配置半导体设备120的逻辑电路之中的除时钟发生电路121和数据输入/输出电路122之外的任何逻辑电路。内部电路123可以经由时钟焊盘133与第二时钟总线103耦接。内部电路123可以经由第二时钟总线103接收系统时钟信号HCLK。内部电路123可以基于系统时钟信号HCLK执行各种操作。例如，内部电路123可以基于系统时钟信号HCLK接收来自外部设备110的控制信号、例如命令信号。例如，半导体设备120可以基于接收到的命令信号进入睡眠模式、或通过退出睡眠模式进入活动模式。睡眠模式可以包括断电模式(power-down)、待机模式或深度断电模式。
在一个实施例中，不管半导体设备120的操作状态如何，外部设备110都可以将系统时钟信号HCLK传输至半导体设备120。外部设备110可以在传输数据DQ至半导体设备120时、或者在接收来自半导体设备120的数据DQ时传输数据时钟信号WCLK。因为半导体设备120仅在数据输入/输出的指定时段内接收数据时钟信号WCLK，所以可能出现系统时钟信号HCLK的相位和数据时钟信号WCLK的相位彼此不一致的情况。因此，半导体设备120可以执行将数据时钟信号WCLK的相位与系统时钟信号HCLK的相位同步的操作。
图2示出了根据一个实施例的半导体设备2的示例配置的代表。半导体设备2可以是图1所示的半导体设备120。半导体设备2可以从图1所示的外部设备110接收第一时钟信号WCLK和第二时钟信号HCLK。第一时钟信号WCLK和第二时钟信号HCLK每一者均可作为一对差分时钟信号被接收。例如，第一时钟信号WCLK可以与互补信号WCLKB一起被接收，第二时钟信号HCLK可以与互补信号HCLKB一起被接收。半导体设备2可将第一时钟信号WCLK分频并产生多个分频时钟信号OCLK。半导体设备2可将所述多个分频时钟信号OCLK的相位和第二时钟信号HCLK的相位同步。半导体设备2可在第一操作模式和第二操作模式下操作，并且可以在第一操作模式和第二操作模式下利用具有不同相位的分频时钟信号来同步所述多个分频时钟信号OCLK的相位和第二时钟信号HCLK的相位。第一时钟信号WCLK可以是例如图1中所示的数据时钟信号WCLK，第二时钟信号HCLK可以是系统时钟信号HCLK。所述多个分频时钟信号OCLK可以提供作为内部时钟信号INCLK。
半导体设备2可包括锁相环电路(PLL电路)210、第一时钟选择器220、同步电路230和相位检测电路240。锁相环电路210可以接收第一时钟信号WCLK，并对第一时钟信号WCLK执行锁相操作。锁相环电路210可以产生多个锁相时钟信号PCLK，所述多个锁相时钟信号PCLK具有与第一时钟信号WCLK相同的频率，以及具有相同的相位和/或恒定的相位差。例如，锁相环电路210可以从第一时钟信号WCLK产生第一锁相时钟信号至第四锁相时钟信号ICLK、QCLK、ICLKB和QCLKB。第一锁相时钟信号ICLK可以具有与第一时钟信号WCLK同步的相位，第二锁相时钟信号至第四锁相时钟信号QCLK、ICLKB和QCLKB可以分别与第一锁相时钟信号至第三锁相时钟信号ICLK、QCLK和ICLKB具有恒定的相位差。例如，第二锁相时钟信号QCLK可以具有落后于第一锁相时钟信号ICLK 90度的相位，第三锁相时钟信号ICLKB可以具有落后于第二锁相时钟信号QCLK 90度的相位、以及第四锁相时钟信号QCLKB可以具有落后于第三锁相时钟信号ICLKB 90度的相位。
在图2中，半导体设备2可包括第一时钟选择器220。第一时钟选择器220可以接收第一时钟信号WCLK和锁相时钟信号PCLK。第一时钟选择器220可以基于半导体设备2的操作模式输出第一时钟信号WCLK或锁相时钟信号PCLK中的一个。例如，第一时钟选择器220可以在第一操作模式下输出由锁相环电路210产生的锁相时钟信号PCLK，或者可以在第二操作模式下输出第一时钟信号WCLK。第一操作模式可以是锁相环电路210被激活的操作模式，第二操作模式可以是锁相环电路210被去激活的操作模式。操作模式信号PLLEN可用于识别第一操作模式和第二操作模式。操作模式信号PLLEN可以是用于激活锁相环电路210的操作的锁相环使能信号。第一时钟选择器220可以基于操作模式信号PLLEN输出第一时钟信号WCLK和锁相时钟信号PCLK中的一个。第一时钟选择器220可以被实现为多路复用器，所述多路复用器接收操作模式信号PLLEN作为控制信号，并基于操作模式信号PLLEN输出第一时钟信号WCLK和锁相时钟信号PCLK中的一个。
同步电路230可接收第一时钟选择器220的输出。同步电路230可以将第一时钟选择器220的输出分频，并产生多个分频时钟信号OCLK。同步电路230可以将第一时钟选择器220的输出分频，并至少产生第一分频时钟信号OCLK0和第二分频时钟信号OCLK2。在第一操作模式下，同步电路230可以从第一时钟选择器220接收锁相时钟信号PCLK，将锁相时钟信号PCLK分频并产生所述多个分频时钟信号OCLK。在第二操作模式下，同步电路230可以从第一时钟选择器220接收第一时钟信号WCLK，将第一时钟信号WCLK分频并产生所述多个分频时钟信号OCLK。包括第一分频时钟信号OCLK0和第二分频时钟信号OCLK2的所述多个分频时钟信号OCLK可以具有比第一时钟信号WCLK更低的频率。例如，所述多个分频时钟信号OCLK的频率可以是第一时钟信号WCLK的频率的一半。在一个示例中，第二分频时钟信号OCLK2可以与第一分频时钟信号OCLK0具有90度的相位差。同步电路230可以改变所述多个分频时钟信号OCLK的相位。同步电路230可以基于从相位检测电路240产生的相位检测信号DOUT来改变所述多个分频时钟信号OCLK的相位。在一个实施例中，同步电路230可以直接耦接到锁相环电路210，并且第一时钟选择器220的输入/功能可以由同步电路230接收/执行。在另一个实施例中，锁相环电路210可以耦接到第一时钟选择器220，并且第一时钟选择器220可以耦接到同步电路230。
相位检测电路240可以接收所述多个分频时钟信号OCLK中的第一分频时钟信号OCLK0和第二分频时钟信号OCLK2，以及可以接收第二时钟信号HCLK。相位检测电路240可以将第一分频时钟信号OCLK0和第二分频时钟信号OCLK2中的至少一个的相位与第二时钟信号HCLK的相位进行比较，并产生相位检测信号DOUT。相位检测电路240可以比较第一分频时钟信号OCLK0的相位和第二时钟信号HCLK的相位并产生相位检测信号DOUT，以及可以比较第二分频时钟信号OCLK2的相位和第二时钟信号HCLK的相位并产生相位检测信号DOUT。相位检测电路240可以基于锁相环电路210的操作来执行相位比较操作。例如，相位检测电路240可以基于锁相环电路210是否被锁定来将第一分频时钟信号OCLK0和第二分频时钟信号OCLK2中的至少一个的相位与第二时钟信号HCLK的相位进行比较，并基于比较的结果产生相位检测信号DOUT。当锁相环电路210未被锁定时，相位检测电路240可以比较第一分频时钟信号OCLK0的相位和第二时钟信号HCLK的相位，并基于比较的结果产生相位检测信号DOUT。当锁相环电路210被锁定时，相位检测电路240可以比较第二分频时钟信号OCLK2的相位和第二时钟信号HCLK的相位，并基于比较的结果产生相位检测信号DOUT。相位检测电路240可以将相位检测信号DOUT提供给同步电路230。在一个实施例中，相位检测电路240可以将相位检测信号DOUT输出到图1所示的外部设备110。相位检测信号DOUT可以经由图1所示的数据焊盘132和数据总线102传输到外部设备110。在一个实施例中，相位检测信号DOUT可以经由错误检测信号焊盘和错误检测信号总线传输至外部设备110，所述错误检测信号焊盘和错误检测信号总线用于半导体设备2将错误检测信号传输至外部设备110。
参考图2，同步电路230可以包括时钟分频器231和反相器232。时钟分频器231可以接收第一时钟选择器220的输出。时钟分频器231可以将第一时钟选择器220的输出分频并产生所述多个分频时钟信号OCLK。时钟分频器231可以是例如将第一时钟信号WCLK或锁相时钟信号PCLK的频率二分频的分频器，但实施例不限于此。时钟分频器231可以是将第一时钟信号WCLK或锁相时钟信号PCLK的频率四分频的分频器。反相器232可以接收从时钟分频器231产生的所述多个分频时钟信号OCLK，以及可以接收从相位检测电路240产生的相位检测信号DOUT。反相器232可以基于相位检测信号DOUT来将所述多个分频时钟信号OCLK的相位反相，并输出结果信号。例如，当相位检测信号DOUT为第一电平时，反相器232可以将所述多个分频时钟信号OCLK的相位反相并输出多个反相分频时钟信号OCLKB。当相位检测信号DOUT为第二电平时，相位反相器232可以不将所述多个分频时钟信号OCLK的相位反相，而是可以按照原样输出所述多个分频时钟信号OCLK。
在图2中，相位检测电路240可以包括第二时钟选择器241和相位检测器242。第二时钟选择器241可以从同步电路230接收所述多个分频时钟信号OCLK。第二时钟选择器241可以从同步电路230接收第一分频时钟信号OCLK0和第二分频时钟信号OCLK2。第二时钟选择器241还可以从锁相环电路210接收锁定信号PLOCK。锁定信号PLOCK可以基于锁相环电路210是否被锁定来产生。锁相环电路210可以在用于第一时钟信号WCLK的锁相操作完成时将锁定信号PLOCK使能。第二时钟选择器241可以在锁定信号PLOCK处于禁止状态时输出第一分频时钟信号OCLK0。第二时钟选择器241可以在锁定信号PLOCK处于使能状态时输出第二分频时钟信号OCLK2。第二时钟选择器241可以被实现为多路复用器，该多路复用器接收锁定信号PLOCK作为控制信号，并输出第一分频时钟信号OCLK0和第二分频时钟信号OCLK2中的一个。
相位检测器242可接收第二时钟选择器241的输出和第二时钟信号HCLK。相位检测器242可以比较第二时钟选择器241的输出的相位和第二时钟信号HCLK的相位，并基于比较产生相位检测信号DOUT。例如，相位检测器242可以产生相位检测信号DOUT，所述相位检测信号DOUT包括与第二时钟选择器241的输出的相位是领先于还是落后于第二时钟信号HCLK的相位有关的信息。在一个实施例中，相位检测器242可以将相位检测信号DOUT输出为具有多个比特位的数字信号代码，并且相位检测信号DOUT可以包括与第二时钟信号HCLK和第一分频时钟信号OCLK0之间的相位差有关的信息，或与第二时钟信号HCLK和第二分频时钟信号OCLK2之间的相位差有关的信息。
相位检测电路240还可以包括第一延迟器243。第一延迟器243可以接收第二时钟选择器241的输出，并将第二时钟选择器241的输出延迟第一时间T1。第一延迟器243可以被提供用以补偿由所述多个分频时钟信号OCLK的生成所产生的延迟。第一延迟器243可以被提供用以允许相位检测器242在精确时序处执行第二时钟选择器241的输出和第二时钟信号HCLK之间的相位比较。下面将描述第一延迟器243和第一时间T1。
参考图2，半导体设备2还可以包括第二延迟器250。第二延迟器250可以接收第二时钟信号HCLK，并将第二时钟信号HCLK的相位延迟第二时间T2。当直到从第一时钟信号WCLK产生第一分频时钟信号OCLK0和第二分频时钟信号OCLK2的延迟时间是第三时间T3时，第一时间T1可以是通过从第二时间T2减去第三时间T3获得的值。因此，当第一时钟信号WCLK被分频并到达相位检测器242时的延迟时间和当第二时钟信号HCLK到达相位检测器242的延迟时间可以基本相同，并且相位检测器242可以在精确时序处比较第一分频时钟信号OCLK0和第二分频时钟信号OCLK2的相位与第二时钟信号HCLK的相位，并产生相位检测信号DOUT。
图3示出了用以帮助解释根据一个实施例的半导体设备2的操作的示例流程图的代表。图4和图5示出了用以帮助解释根据一个实施例的半导体设备2的操作的示例时序图的代表。下面将参考图1到图5来描述根据一个实施例的半导体设备2的操作。外部设备110可以向半导体设备2提供第一时钟信号WCLK和第二时钟信号HCLK。半导体设备2可以在其接收到第一时钟信号WCLK时执行训练操作(S301)。训练操作可以是将第一时钟信号WCLK的相位与第二时钟信号HCLK的相位同步的操作。执行训练操作的操作模式可以是第二操作模式。在第二操作模式下，操作模式信号PLLEN可以被禁止。因此，第一时钟选择器220可以输出第一时钟信号WCLK。时钟分频器231可以将第一时钟信号WCLK分频并产生多个分频时钟信号OCLK(S302)。
因为在操作模式信号PLLEN处于禁止状态时锁相环电路210被去激活，所以从锁相环电路210产生的锁定信号PLOCK也可以被禁止。第二时钟选择器241可以输出第一分频时钟信号OCLK0。相位检测器242可以比较第一分频时钟信号OCLK0的相位和第二时钟信号HCLK的相位，并基于所述比较来产生相位检测信号DOUT(S303)。当第一分频时钟信号OCLK0的相位和第二时钟信号HCLK的相位不同步时，相位检测器242可以将相位检测信号DOUT传输至外部设备110，并且外部设备110可以基于相位检测信号DOUT来改变第一时钟信号WCLK的相位(S304)。
第一时钟信号WCLK可在第二时钟信号HCLK被传输的同时传输。可能存在第一时钟信号WCLK与第二时钟信号HCLK同步的情况、第一时钟信号WCLK与第二时钟信号HCLK具有90度的相位差的情况、第一时钟信号WCLK与第二时钟信号HCLK具有180度的相位差的情况、以及第一时钟信号WCLK与第二时钟信号HCLK具有270度的相位差的情况。在一个实施例中，外部设备110可以基于相位检测信号DOUT以步进的方式来改变第一时钟信号WCLK的相位。例如，外部设备110可以基于相位检测信号DOUT将第一时钟信号WCLK的相位改变90度。在一个实施例中，相位检测信号DOUT可以是具有多个比特位的数字信号代码，外部设备110可以基于第一时钟信号WCLK和第二时钟信号HCLK之间的相位差来改变第一时钟信号WCLK的相位。由于外部设备110提供具有改变的相位的第一时钟信号WCLK，第一分频时钟信号OCLK0可以具有同步于第二时钟信号HCLK的相位。当第一分频时钟信号OCLK0和第二时钟信号HCLK的相位同步时，半导体设备2可进入第一操作模式。在第一操作模式下，可以将操作模式信号PLLEN使能，并且可以激活锁相环电路210(S305)。锁相环电路210可以对第一时钟信号WCLK执行锁相操作，并输出锁相时钟信号PCLK。如果锁相操作完成，锁相环电路210可以产生锁定信号PLOCK。第一时钟选择器220可以基于操作模式信号PLLEN输出锁相时钟信号PCLK。时钟分频器231可以将锁相时钟信号PCLK分频并产生第一分频时钟信号OCLK0和第二分频时钟信号OCLK2(S306)。
图4是示出当基于四个锁相时钟信号ICLK、QCLK、ICLKB和QCLKB产生第一分频时钟信号OCLK0和第二分频时钟信号OCLK2时可能出现的问题的时序图。锁相环电路210可以接收第一时钟信号WCLK，对第一时钟信号WCLK执行锁相操作，并产生第一至第四锁相时钟信号ICLK、QCLK、ICLKB和QCLKB。如图4所示，第一至第四锁相时钟信号ICLK、QCLK、ICLKB和QCLKB可以彼此具有90度的相位差。在第一操作模式下，第一时钟选择器220可以基于操作模式信号PLLEN将第一至第四锁相时钟信号ICLK、QCLK、ICLKB和QCLKB输出至同步电路230。可能存在时钟分频器231同步于第一锁相时钟信号ICLK而产生多个分频时钟信号OCLK的情况(情况1)，以及时钟分频器231基于第三锁相时钟信号ICLKB产生多个分频时钟信号OCLK的情况(情况2)。当时钟分频器231基于第一锁相时钟信号ICLK产生所述多个分频时钟信号OCLK时(情况1)，第一分频时钟信号OCLK0可以与第二时钟信号HCLK同步，因为第一分频时钟信号OCLK0的相位与第一锁相时钟信号ICLK的相位同步。相反地，当时钟分频器231基于第三锁相时钟信号ICLKB产生所述多个分频时钟信号OCLK时(情况2)，第一分频时钟信号OCLK0可以具有与第一时钟信号WCLK和第二时钟信号HCLK相反的相位，因为第一分频时钟信号OCLK0的相位与第三锁相时钟信号ICLKB的相位同步。为了检测上述两种情况，相位检测电路240可以将第二分频时钟信号OCLK2的相位与第二时钟信号HCLK进行比较，而不是将第一分频时钟信号OCLK0的相位与第二时钟信号HCLK进行比较。
再次，在图3中，第二时钟选择器241可以输出第二分频时钟信号OCLK2。相位检测器242可以在第一操作模式下比较第二分频时钟信号OCLK2和第二时钟信号HCLK的相位，并产生相位检测信号DOUT(S307)。如图5所示，如果在第二操作模式下第一分频时钟信号OCLK0的相位和第二时钟信号HCLK的相位在第二时钟信号HCLK的相位为高电平时同步，则第二分频时钟信号OCLK2的电平可以是低电平。因此，相位检测器242可以产生具有低电平的相位检测信号DOUT，以及半导体设备2的相位同步操作可以结束。
参考图5，如果第一分频时钟信号OCLK0和第二时钟信号HCLK的相位在第二时钟信号HCLK的相位为高电平时不同步，则第二分频时钟信号OCLK2的电平也可以是高电平。相位检测器242可以产生具有高电平的相位检测信号DOUT。在一个实施例中，为了使第一分频时钟信号OCLK0的相位与第二时钟信号HCLK的相位同步，可以基于相位检测信号DOUT改变第一时钟信号WCLK和所述多个分频时钟信号OCLK中的一者的相位(S308)。在一个实施例中，相位检测信号DOUT可以输入到反相器232。反相器232可以基于相位检测信号DOUT来将分频时钟信号OCLK的相位反相，并且反相分频时钟信号OCLKB可以与第二时钟信号HCLK的相位同步。因此，可以在半导体设备2中自动执行相位同步操作。在一个实施例中，可以替选地将相位检测信号DOUT提供给外部设备110。外部设备110可以基于相位检测信号DOUT来将第一时钟信号WCLK的相位反相，或者将第一时钟信号WCLK的相位改变180度。因此，分频时钟信号OCLK的相位可以与第二时钟信号HCLK的相位同步。
虽然上面已经描述了各种实施例，但本领域技术人员将理解，所描述的实施例仅是示例。因此，本文描述的用于执行时钟相位同步的半导体设备、其操作方法和使用其的半导体系统不应基于所描述的实施例而受到限制。

Claims (15)

1.一种半导体设备，包括：
锁相环电路，其被配置为对第一时钟信号执行锁相操作，以产生锁相时钟信号；
第一时钟选择器，其被配置为基于操作模式信号输出所述第一时钟信号和所述锁相时钟信号中的一个；
同步电路，其被配置为将所述第一时钟选择器的输出分频以产生第一分频时钟信号和第二分频时钟信号，所述第二分频时钟信号与所述第一分频时钟信号具有相位差；以及
第二时钟选择器，其被配置为基于所述锁相环电路是否被锁定而输出所述第一分频时钟信号和所述第二分频时钟信号中的一个；以及
相位检测器，其被配置为比较所述第二时钟选择器的输出和第二时钟信号，并基于所述比较产生相位检测信号。
2.根据权利要求1所述的半导体设备，其中，所述第一时钟信号具有比所述第二时钟信号更高的频率，所述第一分频时钟信号和所述第二分频时钟信号具有比所述第一时钟信号更低的频率。
3.根据权利要求1所述的半导体设备，其中，所述第二分频时钟信号与所述第一分频时钟信号具有90度的相位差。
4.根据权利要求1所述的半导体设备，其中，所述同步电路包括：
时钟分频器，其被配置为将所述锁相时钟信号分频并产生所述第一分频时钟信号和所述第二分频时钟信号；以及
反相器，其被配置为基于所述相位检测信号来将所述第一分频时钟信号和所述第二分频时钟信号的相位反相，并输出结果信号。
5.根据权利要求1所述的半导体设备，还包括：
第一延迟器，其被配置为将所述第二时钟选择器的输出延迟第一时间。
6.根据权利要求1所述的半导体设备，还包括：
第二延迟器，其被配置为将所述第二时钟信号的相位延迟第二时间。
7.根据权利要求6所述的半导体设备，其中，直到从所述第一时钟信号产生所述第一分频时钟信号和所述第二分频时钟信号的延迟时间是第三时间，并且第一时间对应于通过从所述第二时间减去所述第三时间获得的值。
8.根据权利要求6所述的半导体设备，其中，所述操作模式信号是锁相环使能信号，所述锁相环使能信号激活所述锁相环电路的操作。
9.一种操作半导体设备的方法，所述半导体设备从外部设备接收第一时钟信号和第二时钟信号，所述方法包括：
在第一操作模式下激活锁相环电路；
对所述第一时钟信号执行锁相操作，以及通过所述锁相环电路产生锁相时钟信号；
将所述锁相时钟信号分频并产生第一分频时钟信号和第二分频时钟信号，所述第二分频时钟信号与所述第一分频时钟信号具有相位差；
基于所述锁相环电路是否被锁定而输出所述第一分频时钟信号和所述第二分频时钟信号中的一个；
将输出的所述第一分频时钟信号和所述第二分频时钟信号中的一个与所述第二时钟信号的相位进行比较，并基于所述比较产生相位检测信号；以及
基于所述相位检测信号改变所述第一时钟信号的相位或改变所述第一分频时钟信号和第二分频时钟信号的相位。
10.根据权利要求9所述的方法，其中，所述第一时钟信号具有比所述第二时钟信号更高的频率，所述第一分频时钟信号和所述第二分频时钟信号具有比所述第一时钟信号更低的频率。
11.根据权利要求9所述的方法，其中，改变所述第一时钟信号的相位包括：
将所述相位检测信号传输到所述外部设备；以及
通过所述外部设备改变所述第一时钟信号的相位。
12.根据权利要求9所述的方法，其中，改变所述第一分频时钟信号和所述第二分频时钟信号的相位包括：
基于所述相位检测信号来将所述第一分频时钟信号和所述第二分频时钟信号的相位反相。
13.根据权利要求9所述的方法，还包括：
在第二操作模式下将所述第一时钟信号分频，并在所述第二操作模式下产生所述第一分频时钟信号和所述第二分频时钟信号。
14.根据权利要求13所述的方法，其中，所述锁相环电路在所述第二操作模式下被去激活。
15.根据权利要求13所述的方法，其中，产生所述相位检测信号包括：在所述第一操作模式下检测所述第二分频时钟信号的相位和所述第二时钟信号的相位是否同步，以及在所述第二操作模式下检测所述第一分频时钟信号的相位和所述第二时钟信号的相位是否同步。
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