KR101103064B1 - 반도체 장치 - Google Patents

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Abstract

본 발명에 따른 반도체 장치는 복수개의 칩이 적층되는 반도체 장치로서, 컬럼 커맨드로부터 상기 복수개의 칩 각각에서 생성되는 컬럼 제어신호의 생성시점을 실질적으로 일치시킨다.

Description

반도체 장치 {SEMICONDUCTOR APPARATUS}
본 발명은 반도체 메모리 장치에 관한 것으로, 더 상세하게는, 3D (3-Dimensional) 반도체 장치에 관한 것이다.
반도체 장치의 집적도를 높이기 위해, 단일 패키지 내에 복수개의 칩을 적층하고 패키징하여 집적도를 높이는 방식의 3D (3-Dimensional) 반도체 장치가 개발되었다. 상기 3D 반도체 장치는 두 개 또는 그 이상의 칩을 수직으로 적층하여 동일한 공간에서 최대의 집적도를 발현할 수 있다.
상기 3D 반도체 장치를 구현하기 위해서 다양한 방식이 존재한다. 그 중 하나는, 동일한 구조를 갖는 칩을 복수개 적층시키고, 적층된 칩들을 금속선과 같은 와이어로 연결하여 하나의 반도체 장치로 동작시키는 것이다.
또한, 최근에는 적층된 복수개의 칩을 실리콘 비아(Via)로 관통시켜 모든 칩을 전기적으로 연결하는 TSV (Through Silicon Via) 방식이 사용되어오고 있다. TSV를 이용하는 반도체 장치는 각각의 칩을 수직으로 관통하여 연결하므로, 와이어를 이용한 가장자리 배선을 통해 각각의 칩을 연결하는 반도체 장치보다 패키지 면적을 더욱 효율적으로 감소시킬 수 있다.
상기 TSV를 이용하는 반도체 장치는, 일반적으로, 마스터 칩(Maser Chip)과 TSV를 통해 상기 마스터 칩과 전기적으로 연결되는 복수개의 슬레이브 칩(Slave Chip)으로 구성될 수 있다. 예를 들어, 메모리 장치의 경우, 상기 마스터 칩은 메모리 장치의 동작을 위해 주변 회로 영역에 포함되는 모든 로직 회로를 구비하고, 상기 슬레이브 칩들은 데이터가 저장될 수 있는 메모리 코어 및 코어 동작을 위한 회로들을 구비하여 하나의 반도체 장치로 동작한다.
상기 3D 반도체 장치들은 복수개의 칩이 적층되지만, 단일 반도체 장치로 동작하므로 데이터 입출력을 공유한다. 와이어 연결을 통한 반도체 장치는 각각의 적층된 칩에서 출력된 데이터는 하나의 입출력 라인을 통해 컨트롤러로 전달될 수 있고, TSV를 이용하는 반도체 메모리 장치는 슬레이브 칩들의 데이터가 마스터 칩으로 전송되고, 마스터 칩에 구비된 패드를 통해 외부로 출력될 수 있다. 따라서, 반도체 장치의 안정적인 동작을 위해서, 복수개의 칩의 데이터 입출력 시점을 일치시킬 필요가 있다.
그러나, 적층되는 모든 칩들은 PVT(Process, Voltage, Temperature) 변동에 따른 특성이 각각 틀리므로, 이상적으로 동일한 성능으로 동작하기 어렵다. 즉, 각각의 칩들은 PVT 변동 특성이 서로 다르므로, 스큐(Skew)를 갖는다. 따라서, 동작속도가 빠른 칩과 동작속도가 느린 칩 사이에는 데이터 출력 시점에 스큐가 발생할 수 밖에 없고, 상기 스큐에도 불구하고 데이터 유효 윈도우(Data Valid Window)를 확보하기 위해서는 반도체 장치의 동작속도를 하향시킬 수 밖에 없다.
도 1은 종래기술에 따른 반도체 장치의 구성을 개략적으로 보여주는 도면이다. 도 1에서, 상기 반도체 장치는 제 1 내지 제 3 칩(c1~c3)을 포함한다. 상기 제 1 칩(c1)은 마스터 칩(Master Chip)으로 동작하고, 상기 제 2 내지 제 3 칩(C2, c3)은 슬레이브 칩(Slave Chip)으로 동작한다. 상기 제 1 칩(c1)은 마스터 칩으로서, 커맨드 버퍼(11), 데이터 입력 버퍼(Din Buffer, 13), 데이터 정렬부(DATA ALIGN, 15), 파이프 래치부(PIPE LATCH, 14), 데이터 출력 버퍼(Dout Buffer, 16)를 구비한다. 상기 제 2 및 제 3 칩(c2, c3)은 슬레이브 칩으로서, 각각 코어부(CORE, 21, 31), 라이트 드라이버(WDRV, 22, 32), 리드 드라이버(IOSA, 23, 33), 지연부(24, 34)를 구비한다.
상기 반도체 장치의 리드 및 라이트 동작을 설명하면 다음과 같다. 리드 동작시, 외부에서 리드 커맨드(RD)가 인가되면, 상기 커맨드 버퍼(11)는 상기 리드 커맨드(RD)로부터 내부 리드 커맨드(RD_int)를 생성한다. 상기 내부 리드 커맨드(RD_int)는 제 1 TSV (Through Silicon Via, TSV1)를 통해 상기 제 2 및 제 3 칩(c2, c3)으로 전송된다. 상기 제 2 및 제 3 칩(c2, c3)은 각각 상기 제 1 및 제 2 지연부(24, 34)를 통해 상기 내부 리드 명령(RD_int)으로부터 컬럼 제어신호(iostb, yi)를 생성한다. 따라서, 상기 컬럼 제어신호(iostb, yi)에 응답하여 코어부(21, 31)로부터 저장된 데이터가 상기 리드 드라이버(23, 33)로 출력되고, 상기 리드 드라이버(23, 33)는 상기 데이터를 증폭하여 데이터 입출력 라인(GIO_c2, GIO_c3)으로 출력한다. 상기 제 2 및 제 3 칩의 데이터 입출력 라인(GIO_c2, GIO_c3)은 제 2 TSV(TSV2)를 통해 공통 연결되고, 제 2 및 제 3 칩(c2, c3)으로부터 출력된 데이터는 상기 제 1 칩(c1)의 파이프 래치부(14)로 입력된다. 상기 파이프 래치부(14)는 상기 제 2 TSV(TSV2)를 통해 전송된 데이터를 정렬하고, 상기 데이터 출력 버퍼(16)는 정렬된 데이터를 버퍼링하여 패드(17)로 출력한다.
라이트 동작시, 라이트 커맨드(WT)가 인가되면 상기 커맨드 버퍼(11)를 통해 내부 라이트 커맨드(WT_int)가 생성되고, 상기 내부 라이트 커맨드(WT_int)는 상기 제 1 TSV(TSV1)를 통해 상기 제 2 및 제 3 칩(c2, c3)으로 전송된다. 상기 패드(17)로부터 인가된 데이터는 데이터 입력 버퍼(13) 및 데이터 정렬부(15)를 통해 제 2 TSV(TSV2)로 전송된다. 따라서, 상기 제 2 및 제 3 칩(c2, c3)의 라이트 드라이버(22, 32)는 상기 지연부(24, 34)에 의해 상기 내부 라이트 커맨드(WT_int)로부터 생성되는 컬럼 제어신호(wtstb, yi)에 응답하여 상기 제 2 TSV(TSV2) 및 데이터 입출력 라인(GIO_c2, GIO_c3)을 통해 인가되는 데이터를 버퍼링하고, 버퍼링된 데이터는 코어부(21, 31)에 저장된다.
위와 같이, 단일 반도체 장치를 구성하는 복수개의 칩은 데이터 입출력 라인을 공유하므로, 각각의 칩으로부터 데이터가 출력되는 시점 또는 각각의 칩으로 데이터가 저장되는 시점을 일치시켜야 데이터 유효 윈도우를 확보할 수 있다. 그러나, PVT 변동에 따라 각각의 칩의 특성이 달라지므로, 데이터의 입출력 시점을 일치시키는 것은 매우 어렵다.
본 발명은 상기와 같은 문제점을 해결하기 위해서 적층되는 복수개의 칩의 컬럼 제어신호 생성시점을 일치시킬 수 있는 반도체 장치를 제공하는데 그 목적이 있다.
본 발명의 실시예에 따른 반도체 장치는 복수개의 칩이 적층되는 반도체 장치로서, 컬럼 커맨드로부터 상기 복수개의 칩 각각에서 생성되는 컬럼 제어신호의 생성시점을 실질적으로 일치시킨다.
또한, 본 발명의 다른 실시예에 따른 반도체 장치는 제 1 칩에 배치되고, 제 1 시간 동안 클럭 신호의 토글링 수를 카운팅하고, 카운팅 결과에 따라 상기 내부 컬럼 커맨드를 가변 지연시켜 제 1 칩 컬럼 제어신호를 생성하도록 구성된 제 1 칩 컬럼 제어부 및 제 2 칩에 배치되고, 제 2 시간 동안 상기 클럭 신호의 토글링 수를 카운팅하고, 카운팅 결과에 따라 상기 내부 컬럼 커맨드를 가변 지연시켜 제 2 칩 컬럼 제어신호를 생성하도록 구성된 제 2 칩 컬럼 제어부를 포함한다.
본 발명에 의하면, 복수개의 칩의 컬럼 제어신호의 생성시점을 실질적으로 일치시켜, 데이터의 유효 윈도우를 증가시키고, 반도체 장치의 동작 속도를 개선시킬 수 있다.
도 1은 종래기술에 따른 반도체 장치의 구성을 개략적으로 보여주는 도면,
도 2는 본 발명의 실시예에 따른 반도체 장치의 구성을 개략적으로 보여주는 도면,
도 3은 도 2에 도시된 제 1 칩 컬럼 제어부의 가변 제어부의 구성을 개략적으로 보여주는 블록도이다.
도 2는 본 발명의 실시예에 따른 반도체 장치의 구성을 개략적으로 보여주는 도면이다. 도 2에서, 마스터 칩(master), 제 1 및 제 2 칩(chip1, chip2)은 적층되어 단일 반도체 장치(1)를 구성한다. 단, 적층되는 칩의 수를 한정하는 것은 아니다. 상기 마스터 칩(master), 제 1 및 제 2 칩(chip1, chip2)은 금속선 같은 와이어(Wire)나 스루 실리콘 비아 (Through Silicon Via, TSV)를 통해 전기적으로 연결되어 단일 반도체 장치로 동작할 수 있다. 상기 마스터 칩(master), 제 1 및 제 2 칩(chip1, chip2)은 데이터 입출력 라인(GIO_c1, GIO_c2)이 제 1 TSV(TSV1)로 서로 연결되어 단일 반도체 장치로 동작한다.
도 2는 상기 제 1 및 제 2 칩(chip1, chip2)이 슬레이브 칩으로서 동작하는 경우를 예로 보여준다. 상기 마스터 칩(master)은 데이터 입력 버퍼(Din Buffer, 13), 데이터 정렬부(DATA ALIGN, 15), 파이프 래치부(PIPE LATCH, 14), 데이터 출력 버퍼(Dout Buffer, 16)를 포함한다. 상기 데이터 입력 버퍼(13)는 패드(17)를 통해 입력된 외부 데이터를 버퍼링한다. 상기 데이터 정렬부(15)는 버퍼링된 데이터를 정렬하여 출력하고, 정렬된 데이터는 상기 제 1 TSV(TSV1)를 통해 상기 제 1 및 제 2 칩의 데이터 입출력 라인(GIO_c1, GIO_c2)으로 전송된다. 상기 파이프 래치부(14)는 상기 제 1 TSV(TSV1)를 통해 제 1 및 제 2 칩의 데이터 입출력 라인(GIO_c1, GIO_c2)으로부터 전송된 데이터를 정렬한다. 상기 데이터 출력 버퍼(16)는 상기 파이프 래치부(14)에 의해 정렬된 데이터를 버퍼링하여 상기 패드(17)로 출력한다.
상기 마스터 칩(master)은 커맨드 버퍼(11) 및 클럭 패드(18)를 더 포함한다. 상기 커맨드 버퍼(11)는 외부로부터 컬럼 커맨드를 수신하여 내부 컬럼 커맨드를 생성한다. 상기 컬럼 커맨드는 리드 커맨드(RD) 및 라이트 커맨드(WT)를 포함한다. 따라서, 상기 커맨드 버퍼(11)는 상기 리드 커맨드(RD) 및 라이트 커맨드(WT)를 수신하여 내부 리드 커맨드(RD_int) 및 내부 라이트 커맨드(WT_int)를 생성한다. 상기 커맨드 버퍼(11)에 의해 생성된 내부 리드 커맨드(RD_int) 및 내부 라이트 커맨드(WT_int)는 제 2 TSV(TSV2)를 통해 상기 제 1 칩 및 제 2 칩(chip1, chip2)으로 전송된다. 상기 마스터 칩(master)은 상기 클럭 패드(18)로 클럭 신호(CLK)를 수신한다. 상기 클럭 신호(CLK)는 제 3 TSV(TSV3)를 통해 상기 제 1 및 제 2 칩(chip1, chip2)으로 전송된다.
상기 제 1 칩(chip)은 제 1 칩 컬럼 제어부(200), 코어부(CORE, 21), 라이트 드라이버(WDRV, 22) 및 리드 드라이버(IOSA, 23)를 포함한다. 상기 제 1 칩 컬럼 제어부(200)는 상기 제 2 TSV(TSV2)를 통해 전송된 내부 컬럼 커맨드로부터 제 1 칩 컬럼 제어신호를 생성한다. 상기 제 1 칩 컬럼 제어부(200)는 상기 내부 컬럼 커맨드를 지연시켜 상기 제 1 칩 컬럼 제어신호를 생성하는데, 상기 제 1 칩 컬럼 제어부(200)는 제 1 시간 동안 클럭 신호(CLK)의 토글링 수를 카운팅하고, 카운팅 결과에 따라 상기 내부 컬럼 커맨드를 가변 지연한다. 상기 제 1 시간은 상기 제 1 칩(chip1)의 PVT(Process, Voltage, Temperature) 변동 특성에 따라 변할 수 있는 시간이다. 예를 들어, PVT 변동에 따라 빠른 스큐(Skew)를 갖는 칩의 경우에 상기 제 1 시간은 짧은 시간이 되고, PVT 변동에 따라 느린 스큐를 갖는 칩의 경우에 상기 제 1 시간은 긴 시간이 된다. 상기 제 1 칩 컬럼 제어부(200)는 상기 제 1 칩(chip1)의 PVT 변동 특성에 따라 변하는 제 1 시간 동안 PVT 변동에 무관하게 일정한 상기 클럭 신호(CLK)의 토글링 수를 카운팅함으로써, 상기 내부 컬럼 커맨드를 적절한 시간만큼 지연시켜 상기 제 1 칩 컬럼 제어신호를 생성할 수 있다.
상기 제 1 칩 컬럼 제어신호는 상기 제 1 칩(chip1)의 리드 및 라이트 동작과 관련된 신호로서, 입력 스트로브 신호(wtstb_c1), 출력 스트로브 신호(iostb_c1), 컬럼 선택신호(yi_c1)를 포함한다. 상기 입력 스트로브 신호(wtstb_c1)는 상기 라이트 드라이버(22)의 동작을 제어하는 신호이고, 상기 출력 스트로브 신호(iostb_c1)는 상기 리드 드라이버(23)의 동작을 제어하는 신호이다. 상기 컬럼 선택신호(yi_c1)는 상기 제 1 칩(chip1)에 구비된 코어부(21)의 열 선택을 위한 신호로서, 상기 컬럼 선택신호(yi_c1)에 의해 선택된 열에 대해 리드 또는 라이트 동작이 수행될 수 있다.
상기 라이트 드라이버(22)는 상기 입력 스트로브 신호(wtstb_c1)에 응답하여 상기 제 1 TSV(TSV1) 및 데이터 입출력 라인(GIO_c1)을 통해 전송된 데이터를 증폭한다. 증폭된 데이터는 상기 코어부(21)에 포함된 메모리 뱅크에 저장될 수 있다. 상기 리드 드라이버(23)는 상기 출력 스트로브 신호(iostb_c1)에 응답하여 상기 코어부(21)의 메모리 뱅크에 저장된 데이터를 증폭한다. 상기 리드 드라이버(23)에 의해 증폭되 데이터는 상기 데이터 입출력 라인(GIO_c1) 및 상기 제 1 TSV(TSV1)를 통해 상기 마스터 칩(master)의 파이프 래치부(14)로 입력될 수 있다.
상기 제 2 칩(chip2)은 상기 제 1 칩(chip1)과 동일한 구조를 갖는다. 상기 제 2 칩(chip2)은 제 2 칩 컬럼 제어부(300), 코어부(31), 라이트 드라이버(32) 및 리드 드라이버(33)를 포함한다. 상기 제 2 칩 컬럼 제어부(300)는 상기 제 1 칩 컬럼 제어부(200)와 동일하게 상기 내부 컬럼 커맨드로부터 제 2 칩 컬럼 제어신호를 생성한다. 상기 제 2 칩 컬럼 제어부(300)는 제 2 시간 동안 상기 클럭 신호(CLK)의 토글링 수를 카운팅하고, 카운팅 결과에 따라 상기 내부 컬럼 커맨드를 가변 지연시켜 상기 제 2 칩 컬럼 제어신호를 생성한다. 상기 제 2 시간은 상기 제 2 칩(chip2)의 PVT 변동 특성에 따라 달라진다. 예를 들어, PVT 변동에 따라 빠른 스큐를 갖는 경우에 상기 제 2 시간은 짧은 시간이 되고, PVT 변동에 따라 느린 스큐를 갖는 경우에 상기 제 2 시간은 긴 시간이 된다. 상기 제 2 칩 컬럼 제어부(300)는 PVT 변동에 따라 변하는 제 2 시간 동안 PVT 변동에 무관한 클럭 신호(CLK)의 토글링 수를 카운팅 함으로써, 상기 내부 컬럼 커맨드를 적절한 시간만큼 지연시켜 상기 제 2 칩 컬럼 제어신호를 생성할 수 있다. 상기 제 2 칩 컬럼 제어신호는 상기 제 2 칩(chip2)의 리드 및 라이트 동작과 관련된 신호로서, 입력 스트로브 신호(wtstb_c2), 출력 스트로브 신호(iostb_c2) 및 컬럼 선택신호(yi_c2)를 포함한다. 상기 코어부(CORE, 31), 라이트 드라이버(WDRV, 32) 및 리드 드라이버(IOSA, 33)는 상기 제 1 칩(chip1)의 코어부(21), 라이트 드라이버(22) 및 리드 드라이버(23)와 동일 하므로 중복 설명은 하지 않기로 한다.
상기 제 1 칩(chip1)은 제 1 칩의 PVT 변동 특성에 따라 상기 내부 컬럼 커맨드를 지연시켜 상기 제 1 칩 컬럼 제어신호를 생성하고, 상기 제 2 칩(chip2)은 상기 제 2 칩의 PVT 변동 특성에 따라 상기 내부 컬럼 커맨드를 지연시켜 상기 제 2 칩 컬럼 제어신호를 생성하기 때문에, 상기 컬럼 커맨드가 입력되는 시점부터 상기 제 1 칩 컬럼 제어신호가 생성되기까지의 시간과 상기 컬럼 커맨드가 입력되는 시점부터 상기 제 2 칩 컬럼 제어신호가 생성되기까지의 시간은 실질적으로 일치될 수 있다. 도 2에서, 2개의 칩이 적층되는 경우를 예로 들었지만, 3개 이상의 칩이 적층되는 경우에도 본 발명의 사상이 그대로 적용될 수 있으며, 각각의 칩이 본 발명의 실시예에 따른 컬럼 제어부를 구비하는 경우, 모든 칩의 컬럼 제어신호의 생성시점을 일치시킬 수 있다.
도 2에서, 상기 제 1 칩 컬럼 제어부(200)는 지연 제어부(210) 및 가변 지연부(220)를 포함한다. 상기 지연 제어부(210)는 상기 제 3 TSV(TSV3)를 통해 상기 클럭 신호(CLK)를 수신한다. 상기 지연 제어부(210)는 상기 제 1 시간 동안 상기 클럭 신호(CLK)의 토글링 수를 카운팅하여 캘리브레이션 신호(cal_c1<0:n>)를 생성한다. 상기 가변 지연부(220)는 상기 제 2 TSV(TSV2)를 통해 상기 내부 컬럼 커맨드를 수신하고, 상기 캘리브레이션 신호(cal_c1<0:n>)에 응답하여 상기 내부 컬럼 커맨드를 가변 지연한다. 상기 캘리브레이션 신호(cal_c1<0:n>)는 복수 비트의 신호가 될 수 있으며, 상기 가변 지연부(220)는 상기 복수 비트의 캘리브레이션 신호(cal_c1<0:n>)에 응답하여 지연량이 변한다. 복수 비트의 신호에 응답하여 지연량을 가변시킬 수 있는 어떠한 공지의 지연회로라도 상기 가변 지연부(220)로 이용될 수 있다.
상기 제 2 칩 컬럼 제어부(300)는 상기 제 1 칩 컬럼 제어부(200)와 마찬가지로 지연 제어부(310) 및 가변 지연부(320)를 포함한다. 상기 지연 제어부(310)는 상기 제 2 시간 동안 클럭 신호(CLK)의 토글링 수를 카운팅하여 캘리브레이션 신호(cal_c2<0:n>)를 생성한다. 상기 제 2 칩 컬럼 제어부(300)의 지연 제어부(310) 및 가변 지연부(320)는 상기 제 1 칩 컬럼 제어부(200)의 지연 제어부(210) 및 가변 지연부(220)와 동일하므로, 중복되는 설명은 하지 않기로 한다.
도 3은 도 2의 제 1 칩 컬럼 제어부의 지연 제어부의 구성을 개략적으로 보여주는 블록도이다. 도 3에서, 상기 지연 제어부(210)는 링 오실레이터(211) 및 카운팅부(212)를 포함한다. 상기 링 오실레이터(211)는 제 1 시간 동안 인에이블 되는 인에이블 신호(OSC)를 생성한다. 상기 링 오실레이터(211)는 일반적으로 복수개의 단위 지연 소자, 예를 들어, 인버터로 구성되므로, 제 1 칩(chip1)의 PVT 변동 특성에 따라 상기 인에이블 신호(OSC)의 인에이블 시간을 변화시킨다. 즉, 상기 제 1 칩(chip1)이 PVT 변동에 따라 빠른 스큐를 갖는 경우 상기 인에이블 신호(OSC)의 인에이블 구간은 짧아지고, 상기 제 1 칩(chip1)이 PVT 변동에 따라 느린 스큐를 갖는 경우 상기 인에이블 신호(OSC)의 인에이블 구간은 길어진다.
상기 카운팅부(212)는 상기 인에이블 신호(OSC)에 응답하여 상기 클럭 신호(CLK)의 토글링 수를 카운팅하여 상기 캘리브레이션 신호(cal_c1<0:n>)를 생성한다. 상기 카운팅부(212)는 상기 인에이블 신호(OSC)가 인에이블 되어있는 동안 상기 클럭 신호(CLK)의 토글링 수를 카운팅한다. 따라서, 상기 인에이블 신호(OSC)의 인에이블 구간이 짧은 경우에는 카운트 수가 줄어들고, 상기 인에이블 신호(OSC)의 인에이블 구간이 긴 경우에는 카운트 수가 증가할 것이다. 상기 캘리브레이션 신호(cal_c1<0:5>)는 복수 비트의 신호가 될 수 있다. 예를 들어, 상기 카운팅부(212)가 3 비트의 상기 캘리브레이션 신호(cal_c1<0:n>)를 생성할 때, 상기 인에이블 신호(OSC)의 인에이블 구간동안 상기 클럭 신호(CLK)가 4번 토글링 하면, 상기 캘리브레이션 신호(cal_c1<0:n>)는 '0, 0, 0'에서 4번 업 카운트 된 '1, 0, 0'의 비트를 가질 수 있다. 이 때, 상기 제 1 칩(chip1)이 빠른 스큐를 갖는 경우 상기 인에이블 신호(OSC)의 인에이블 구간은 짧아지므로 상기 캘리브레이션 신호(cal_c1<0:n>)는 '0, 1, 1'의 비트를 가질 수 있으며, 상기 제 1 칩(chip1)이 느린 스큐를 갖는 경우 상기 인에이블 신호(OSC)의 인에이블 구간은 길어지므로 상기 캘리브레이션 신호(cal_c1<0:n>)는 '1, 0, 1'의 비트를 가질 수 있다. 종래의 어떤 카운팅 회로라도 상기 카운팅부(212)로 이용될 수 있다. 상기 제 1 칩 컬럼 제어부(300)의 지연 제어부(310)는 상기 제 1 칩 컬럼 제어부(200)의 지연 제어부(210)와 동일한 구성을 갖는다.
도 2 내지 도 3을 참조하여, 본 발명의 실시예에 따른 반도체 장치(1)의 동작을 설명하면 다음과 같다. 먼저, 리드 동작을 살펴보면, 리드 동작을 위해 외부에서 리드 커맨드(RD)가 인가되면, 상기 커맨드 버퍼(11)는 내부 리드 커맨드(RD_int)를 생성한다. 상기 제 1 칩 컬럼 제어부(200)의 지연 제어부(210)는 제 1 시간 동안 상기 제 3 TSV(TSV3)를 통해 전송된 클럭 신호(CLK)의 토글링 수를 카운팅하여 상기 캘리브레이션 신호(cal_c1<0:n>)를 생성한다. 상기 가변 지연부(220)는 상기 캘리브레이션 신호(cal_c1<0:n>)에 응답하여 제 2 TSV(TSV2)를 통해 전송된 상기 내부 리드 커맨드(RD_int)를 지연시킨다. 상기 제 1 칩(chip1)이 PVT 변동에 따라 빠른 스큐를 갖는 경우, 상기 가변 지연부(220)는 상기 내부 리드 커맨드(RD_int)를 많이 지연시킬 것이다.
마찬가지로, 상기 제 2 칩 컬럼 제어부(300)의 지연 제어부(310)는 제 2 시간 동안 상기 제 3 TSV(TSV3)를 통해 전송된 클럭 신호(CLK)의 토글링 수를 카운팅하여 상기 캘리브레이션 신호(cal_c2<0:n>)를 생성한다. 상기 가변 지연부(320)는 상기 캘리브레이션 신호(cal_c2<0:n>)에 응답하여 상기 제 2 TSV(TSV2)를 통해 전송된 상기 내부 리드 커맨드(RD_int)를 지연시킨다. 상기 제 2 칩(chip2)이 PVT 변동에 따라 느린 스큐를 갖는 경우, 상기 가변 지연부(320)는 상기 제 1 칩 컬럼 제어부(200)의 가변 지연부(220)보다 상기 내부 리드 커맨드(Rd_int)를 적게 지연시킬 것이다. 따라서, 상기 제 1 칩 컬럼 제어신호 및 상기 제 2 칩 컬럼 제어신호가 생성되는 시점은 실질적으로 일치된다.
따라서, 상기 제 1 칩(chip1)의 코어부(21)로 입력되는 컬럼 선택신호(yi)및 리드 드라이버(23)의 동작을 제어하는 출력 스트로브 신호(iostb_c1)의 생성시점은 상기 제 2 칩(chip2)의 코어부(31)로 입력되는 컬럼 선택신호(yi_c2) 및 리드 드라이버(33)의 동작을 제어하는 출력 스트로브 신호(iostb_c2)의 생성시점이 일치되므로, 상기 제 1 및 제 2 칩(chip1, chip2)으로부터 데이터가 출력되는 시간이 동일해진다. 결과적으로, 상기 제 1 및 제 2 칩(chip1, chip2)으로부터 출력된 데이터가 상기 패드(17)를 통해 외부로 출력되는 시점은 실질적으로 동일해 진다.
다음으로, 라이트 동작을 살펴보면, 라이트 동작을 위해 외부에서 라이트 커맨드(WT)가 인가되면, 상기 커맨드 버퍼(11)는 내부 라이트 커맨드(WT_int)를 생성한다. 패드(17)를 통해 외부로부터 입력된 데이터는 상기 데이터 입력 버퍼(13) 및 상기 데이터 정렬부(15)를 통해 상기 제 2 TSV(TSV2)로 전송되고, 상기 데이터는 상기 제 1 및 제 2 칩의 데이터 입출력 라인(GIO_c1, GIO_c2)으로 전송된다.
상기 제 1 칩 컬럼 제어부(200)의 지연 제어부(210)는 제 1 시간 동안 상기 제 3 TSV(TSV3)를 통해 전송된 클럭 신호(CLK)의 토글링 수를 카운팅하여 상기 캘리브레이션 신호(cal_c2<0:n>)를 생성한다. 상기 가변 지연부(220)는 상기 캘리브레이션 신호(cal_c2<0:n>)에 응답하여 제 2 TSV(TSV2)를 통해 전송된 상기 내부 라이트 커맨드(WT_int)를 지연시킨다. 상기 제 1 칩(chip1)이 PVT 변동에 따라 빠른 스큐를 갖는 경우, 상기 가변 지연부(220)는 상기 내부 라이트 커맨드(WT_int)를 많이 지연시킬 것이다.
마찬가지로, 상기 제 2 칩 컬럼 제어부(300)의 지연 제어부(310)는 제 2 시간 동안 상기 제 3 TSV(TSV3)를 통해 전송된 클럭 신호(CLK)의 토글링 수를 카운팅하여 상기 캘리브레이션 신호(cal_c2<0:n>)를 생성한다. 상기 가변 지연부(320)는 상기 캘리브레이션 신호(cal_c2<0:n>)에 응답하여 상기 제 2 TSV(TSV2)를 통해 전송된 상기 내부 라이트 커맨드(WT_int)를 지연시킨다. 상기 제 2 칩(chip2)이 PVT 변동에 따라 느린 스큐를 갖는 경우, 상기 가변 지연부(320)는 상기 제 1 칩 컬럼 제어부(200)의 가변 지연부(210)보다 상기 내부 라이트 커맨드(WT_int)를 적게 지연시킬 것이다. 따라서, 상기 제 1 칩 컬럼 제어신호 및 상기 제 2 칩 컬럼 제어신호가 생성되는 시점은 실질적으로 일치된다.
따라서, 상기 제 1 칩(chip1)의 코어부(21)로 입력되는 컬럼 선택신호(yi_c1) 및 라이트 드라이버(22)의 동작을 제어하는 입력 스트로브 신호(wtstb_c1)의 생성시점은 상기 제 2 칩(chip2)의 코어부(31)로 입력되는 컬럼 선택신호(yi_c2) 및 라이트 드라이버(32)의 동작을 제어하는 입력 스트로브 신호(wtstb_c2)의 생성시점이 일치되므로, 상기 제 2 TSV(TSV2)를 통해 전송된 데이터가 상기 제 1 칩 또는 제 2 칩의 상기 라이트 드라이버(22, 32)를 통해 상기 코어부(21, 31)에 저장되기까지의 시간은 동일해진다. 결과적으로, 패드(17)를 통해 입력된 외부 데이터가 상기 제 1 및 제 2 칩의 코어부(21, 31)에 저장되기까지의 시간은 실질적으로 동일해진다.
본 발명은 단일 반도체 장치를 구성하는 복수개의 칩의 컬럼 제어신호의 생성시점을 실질적으로 일치시켜, 각각의 칩으로부터 데이터가 출력되는 시점과 각각의 칩의 코어부에 데이터가 저장되는 시점을 실질적으로 동일하게 하므로, 반도체 장치의 데이터 유효 윈도우를 증가시키고, 반도체 장치의 동작 속도를 개선시킬 수 있다.
본 발명의 실시예에서는 TSV를 이용하는 반도체 장치를 예시하였으나, 당업자라면 TSV 대신에 와이어를 이용하는 반도체 장치에도 본 발명의 사상이 그대로 적용될 수 있을 알아야 한다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
11: 커맨드 버퍼 13: 데이터 입력 버퍼
14: 파이프 래치부 15: 데이터 정렬부
16: 데이터 출력 버퍼 17: 패드
18: 클럭 패드 21/31: 코어부
22/32: 라이트 드라이버 23/33: 리드 드라이버
200: 제 1 칩 컬럼 제어부 300: 제 2 칩 컬럼 제어부

Claims (16)

  1. 복수개의 칩이 적층되는 반도체 장치로서,
    컬럼 커맨드로부터 상기 복수개의 칩 각각에서 생성되는 컬럼 제어신호의 생성시점을 실질적으로 일치시키고,
    상기 컬럼 커맨드는 TSV를 통해 상기 복수개의 칩 각각으로 전송되는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 컬럼 커맨드는, 외부로부터 인가되는 리드 커맨드 및 라이트 커맨드를 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 컬럼 제어신호는, 입력 스트로브 신호, 출력 스트로브 신호 및 컬럼 선택신호를 포함하는 것을 특징으로 하는 반도체 장치.
  4. 삭제
  5. 제 1 칩에 배치되고, 제 1 시간 동안 클럭 신호의 토글링 수를 카운팅하고, 카운팅 결과에 따라 내부 컬럼 커맨드를 가변 지연시켜 제 1 칩 컬럼 제어신호를 생성하도록 구성된 제 1 칩 컬럼 제어부; 및
    제 2 칩에 배치되고, 제 2 시간 동안 상기 클럭 신호의 토글링 수를 카운팅하고, 카운팅 결과에 따라 상기 내부 컬럼 커맨드를 가변 지연시켜 제 2 칩 컬럼 제어신호를 생성하도록 구성된 제 2 칩 컬럼 제어부를 포함하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 제 1 칩 컬럼 제어신호는, 입력 스트로브 신호, 출력 스트로브 신호 및 컬럼 선택신호를 포함하는 것을 특징을 하는 반도체 장치.
  7. 제 5 항에 있어서,
    상기 제 1 시간은, 상기 제 1 칩의 PVT 변동 특성에 따라 변하는 것을 특징으로 하는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 제 1 칩 컬럼 제어부는, 상기 제 1 시간 동안 상기 클럭 신호의 토글링 수를 카운팅하여 캘리브레이션 신호를 생성하도록 구성된 지연 제어부; 및
    상기 캘리브레이션 신호에 응답하여 상기 내부 컬럼 커맨드를 가변 지연시켜 상기 제 1 칩 컬럼 제어신호를 생성하도록 구성된 가변 지연부로 구성된 것을 특징으로 하는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 지연 제어부는, 상기 제 1 시간 동안 인에이블되는 인에이블 신호를 생성하는 링 오실레이터; 및
    상기 인에이블 신호에 응답하여 상기 클럭 신호의 토글링 수를 카운팅하여 상기 캘리브레이션 신호를 생성하는 카운팅부로 구성된 것을 특징으로 하는 반도체 장치.
  10. 제 5 항에 있어서,
    상기 제 2 칩 컬럼 제어신호는, 입력 스트로브 신호, 출력 스트로브 신호 및 컬럼 선택신호를 포함하는 것을 특징으로 하는 반도체 장치.
  11. 제 5 항에 있어서,
    상기 제 2 시간은, 상기 제 2 칩의 PVT 변동 특성에 따라 변하는 것을 특징으로 하는 반도체 장치.
  12. 제 11 항에 있어서,
    상기 제 2 칩 컬럼 제어부는, 상기 제 2 시간 동안 상기 클럭 신호의 토글링 수를 카운팅하여 캘리브레이션 신호를 생성하도록 구성된 지연 제어부; 및
    상기 캘리브레이션 신호에 응답하여 상기 내부 컬럼 커맨드를 가변 지연시켜 상기 제 2 칩 컬럼 제어신호를 생성하도록 구성된 가변 지연부로 구성된 것을 특징으로 하는 반도체 장치.
  13. 제 12 항에 있어서,
    상기 지연 제어부는, 상기 제 2 시간 동안 인에이블되는 인에이블 신호를 생성하는 링 오실레이터; 및
    상기 인에이블 신호에 응답하여 상기 클럭 신호의 토글링 수를 카운팅하여 상기 캘리브레이션 신호를 생성하는 카운팅부로 구성된 것을 특징으로 하는 반도체 장치.
  14. 제 5 항에 있어서,
    상기 클럭 신호는, 제 1 TSV를 통해 상기 제 1 및 제 2 칩으로 전송되는 것을 특징으로 하는 반도체 장치.
  15. 제 5 항에 있어서,
    제 3 칩에 배치되고, 컬럼 커맨드로부터 상기 내부 컬럼 커맨드를 생성하도록 구성된 커맨드 버퍼를 더 포함하는 것을 특징으로 하는 반도체 장치.
  16. 제 13 항에 있어서,
    상기 컬럼 커맨드는, 리드 커맨드 및 라이트 커맨드를 포함하는 것을 특징으로 하는 반도체 장치.
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