KR20210023025A - 반도체 장치 및 이를 포함하는 반도체 시스템 - Google Patents

반도체 장치 및 이를 포함하는 반도체 시스템 Download PDF

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KR20210023025A
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손관수
정요한
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Abstract

본 기술은 전기적으로 연결된 복수의 다이를 포함하고, 상기 다이는 데이터 신호를 전송하기 위한 데이터 패스, 데이터 스트로브 신호를 전송하기 위한 스트로브 패스, 상기 복수의 다이의 수를 나타내는 스택 정보를 생성하도록 구성된 스택 정보 생성회로; 및 상기 스택 정보에 따라 상기 데이터 패스 및 상기 스트로브 패스 중에서 적어도 하나의 지연시간을 조정하도록 구성될 수 있다.

Description

반도체 장치 및 이를 포함하는 반도체 시스템{SEMICONDUCTOR APPARATUS AND SEMICONDUCTOR SYSTEM INCLUDING THE SAME}
본 발명은 반도체 회로에 관한 것으로서, 특히 반도체 장치 및 이를 포함하는 반도체 시스템에 관한 것이다.
반도체 장치는 적층된 복수의 다이(또는 칩)을 포함할 수 있다.
외부 장치 예를 들어, 메모리 컨트롤러는 데이터와 데이터 수신 타이밍을 알리기 위한 데이터 스트로브 신호를 반도체 장치에 제공할 수 있다.
반도체 장치는 외부 장치에서 제공된 데이터와 데이터 스트로브 신호를 수신하고, 수신된 데이터를 수신된 데이터 스트로브 신호에 따라 래치한 후 일련의 처리 과정을 거쳐 메모리 영역에 저장할 수 있다.
다이들이 적층될 경우 하나의 다이에 비해 신호 처리 로딩이 달라지고, 그에 따라 데이터와 데이터 수신을 위한 데이터 스트로브 신호의 타이밍 스큐(Skew)가 발생할 수 있다.
따라서 반도체 장치가 데이터와 데이터 스트로브 신호의 타이밍 스큐로 인하여 데이터를 정확히 수신하지 못하는 문제가 발생할 수 있다.
본 발명의 실시예는 적층된 다이의 수와 무관하게 데이터를 정확히 수신할 수 있는 반도체 장치 및 이를 포함하는 반도체 시스템을 제공한다.
본 발명의 실시예는 전기적으로 연결된 복수의 다이를 포함하고, 상기 다이는 데이터 신호를 전송하기 위한 데이터 패스, 데이터 스트로브 신호를 전송하기 위한 스트로브 패스, 상기 복수의 다이의 수를 나타내는 스택 정보를 생성하도록 구성된 스택 정보 생성회로; 및 상기 스택 정보에 따라 상기 데이터 패스 및 상기 스트로브 패스 중에서 적어도 하나의 지연시간을 조정하도록 구성될 수 있다.
본 발명의 실시예는 전기적으로 연결된 복수의 다이를 포함하고, 상기 다이는 데이터 신호를 전송하기 위한 데이터 패스, 데이터 스트로브 신호를 전송하기 위한 스트로브 패스, 상기 복수의 다이의 수를 나타내는 스택 정보에 따라 상기 데이터 패스 및 상기 스트로브 패스 중에서 적어도 하나의 지연시간을 조정하도록 구성된 지연 제어회로, 및 어드레스 신호로서 제공되는 상기 스택 정보를 수신하여 상기 지연 제어회로에 제공하도록 구성된 스택 정보 처리회로를 포함할 수 있다.
본 발명의 실시예는 전기적으로 연결된 복수의 다이를 포함하고, 상기 복수의 다이 각각이 데이터 신호를 전송하기 위한 데이터 패스와 데이터 스트로브 신호를 전송하기 위한 스트로브 패스의 지연시간을 상기 복수의 다이의 수를 나타내는 스택 정보에 따라 조정하도록 구성된 반도체 장치; 및 상기 스택 정보를 상기 반도체 장치에 제공하도록 구성된 컨트롤러를 포함할 수 있다.
본 기술은 적층된 다이의 수와 무관하게 데이터를 정해진 타이밍에 정확히 수신하여 반도체 장치 및 반도체 시스템의 성능을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 구성을 나타낸 도면,
도 2는 도 1의 데이터 지연회로의 구성 예를 나타낸 도면,
도 3은 도 1의 데이터 지연회로의 다른 구성 예를 나타낸 도면,
도 4는 도 1의 스트로브 지연회로의 구성 예를 나타낸 도면,
도 5는 도 1의 스트로브 지연회로의 다른 구성 예를 나타낸 도면,
도 6은 도 1의 지연 제어회로의 구성 예를 나타낸 도면,
도 7은 도 6의 코드 생성회로의 코드 출력 테이블,
도 8은 본 발명의 실시예에 따른 반도체 시스템의 구성을 나타낸 도면,
도 9는 본 발명의 다른 실시예에 따른 반도체 시스템의 구성을 나타낸 도면이고,
도 10은 본 발명의 다른 실시예에 따른 반도체 시스템의 동작 타이밍의 예시를 보여주는 도면이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 구성을 나타낸 도면이다.
도 1을 참조하면, 본 발명의 실시예에 따른 반도체 장치(1)는 복수의 다이들(DIE<0:k>)을 포함할 수 있다.
복수의 다이들(DIE<0:k>)은 적층될 수 있다.
복수의 다이들(DIE<0:k>)은 서로 전기적으로 연결될 수 있다.
복수의 다이들(DIE<0:k>)은 서로 동일하게 구성될 수 있으므로 그 중 하나 예를 들어, 다이(DIE0)의 구성을 설명하기로 한다.
다이(DIE0)는 복수의 패드들(11, 12, 13, 14, 30, 31), 스택 정보 생성회로(2), 제 1 입력 버퍼(15), 제 2 입력 버퍼(16), 데이터 지연회로(17), 스트로브 지연회로(18), 래치(19) 및 지연 제어회로(20)를 포함할 수 있다.
복수의 패드들(11, 12, 13, 14, 30, 31) 중에서 DQ 패드들 즉, 제 1 패드들(11)은 데이터 신호들(DQ<0:n>)을 입력 받을 수 있다.
데이터 신호들(DQ<0:n>)은 어드레스 신호를 포함할 수 있다.
제 1 패드(11)는 데이터 신호들(DQ<0:n>) 각 비트별로 하나씩 복수개를 포함할 수 있으며, 편의상 그들 중에서 하나만을 도시한 것이다.
기준전압 패드 즉, 제 2 패드(12)는 기준 전압(VREF)을 입력 받을 수 있다.
DQS 패드들(13, 14) 즉, 제 3 패드(13)는 차동 데이터 스트로브 신호(DQST, DQSC) 중에서 어느 하나 예를 들어, DQST를 입력 받을 수 있고, 제 4 패드(14)는 차동 데이터 스트로브 신호(DQST, DQSC) 중에서 다른 하나 예를 들어, DQSC를 입력 받을 수 있다.
스택 정보 생성회로(2)는 적층된 복수의 다이들(DIE<0:k>)의 수를 나타내는 스택 정보(Stack information)(INF_STK)를 생성할 수 있다.
스택 정보 생성회로(2)는 복수의 패드들(11, 12, 13, 14, 30, 31) 중에서 적어도 하나 예를 들어, 제 5 패드(30)와 제 6 패드(31)의 로직 레벨을 스택 정보(INF_STK)로서 사용할 수 있다.
제 5 패드(30)와 제 6 패드(31)는 반도체 장치의 패드들 중에서 여분의 패드를 사용할 수 있다.
예를 들어, 1-다이 패키지, 2-다이 패키지, 4-다이 패키지와 8-다이 패키지 각각에 대하여 스택 정보(INF_STK)가 '00', '01', '10' 그리고 '11'의 값을 가지도록 정할 수 있다.
따라서 본 발명의 실시예에 따른 반도체 장치(1)는 패키지 제작 시, 제 5 패드(30)와 제 6 패드(31)에 전원전압(VDD) 또는 접지전압(VSS)을 선택적으로 인가함으로써 스택 정보(INF_STK)를 적층된 다이의 수에 해당하는 값으로 설정할 수 있다.
제 5 패드(30)와 제 6 패드(31)에 전원전압(VDD) 단자 또는 접지전압(VSS) 단자를 연결하기 위한 하나의 예로서 본딩 와이어(40)를 사용할 수 있다.
예를 들어, 1-다이 패키지의 경우, 제 5 패드(30) 및 제 6 패드(31)에 접지전압(VSS) 단자를 본딩할 수 있다.
다른 예로서, 4-다이 패키지의 경우, 제 5 패드(30)에 전원전압(VDD) 단자를 본딩하고 제 6 패드(31)에 접지전압(VSS) 단자를 본딩할 수 있다.
또 다른 예로서, 8-다이 패키지의 경우, 제 5 패드(30) 및 제 6 패드(31)에 전원전압(VDD) 단자를 본딩할 수 있다.
도 1은 스택 정보 생성회로(2)가 제 5 패드(30)와 제 6 패드(31)의 로직 레벨을 스택 정보(INF_STK)로서 사용한 예를 든 것일 뿐, 스택 정보(INF_STK)의 값에 맞도록 프로그래밍된 퓨즈 셋을 사용하는 것도 가능하다.
제 1 입력 버퍼(15)는 기준 전압(VREF)을 기준으로 데이터 신호들(DQ<0:n>)을 입력 받아 내부 데이터 신호(DQ_IN)를 생성할 수 있다.
제 2 입력 버퍼(16)는 차동 데이터 스트로브 신호(DQST, DQSC) 중에서 DQSC를 기준으로 DQST를 입력 받아 내부 스트로브 신호(DQS_IN)를 생성할 수 있다.
데이터 지연회로(17)는 내부 데이터 신호(DQ_IN)를 제 1 지연 제어코드(DCTR_DQ)에 따라 가변된 시간만큼 지연시켜 타이밍 보상된 데이터 신호(DQ_OUT)를 생성할 수 있다.
스트로브 지연회로(18)는 내부 스트로브 신호(DQS_IN)를 제 2 지연 제어코드(DCTR_DQS)에 따라 가변된 시간만큼 지연시켜 타이밍 보상된 스트로브 신호(DQS_OUT)를 생성할 수 있다.
래치(19)는 타이밍 보상된 스트로브 신호(DQS_OUT)에 따라 타이밍 보상된 데이터 신호(DQ_OUT)를 래치할 수 있다.
래치(19)에 의해 래치된 타이밍 보상된 데이터 신호(DQ_OUT)는 일련의 신호 패스를 경유하여 메모리 영역(도시 생략)에 저장될 수 있다.
지연 제어회로(20)는 스택 정보(INF_STK)에 따라 제 1 지연 제어코드(DCTR_DQ) 및 제 2 지연 제어코드(DCTR_DQS)를 생성할 수 있다.
외부에서 제공된 데이터 신호(DQ)의 경로 즉, 제 1 패드(11)와 제 2 패드(12)에서 제 1 입력 버퍼(15) 및 데이터 지연회로(17)를 경유하여 래치(19)에 이르는 신호 경로를 데이터 패스(1-1)라 칭할 수 있다.
외부에서 제공된 데이터 스트로브 신호(DQS)의 경로 즉, 제 3 패드(13)와 제 4 패드(14)에서 제 2 입력 버퍼(16) 및 스트로브 지연회로(18)를 경유하여 래치(19)에 이르는 신호 경로를 스트로브 패스(1-2)라 칭할 수 있다.
도 2는 도 1의 데이터 지연회로의 구성 예를 나타낸 도면이다.
도 2를 참조하면, 데이터 지연회로(17)는 가변 지연회로(101)를 포함할 수 있다.
가변 지연회로(101)는 복수의 인버터들(110, 130) 및 가변 지연부(120)를 포함할 수 있다.
제 1 인버터(110)는 내부 데이터 신호(DQ_IN)를 반전시켜 출력할 수 있다.
제 2 인버터(130)는 가변 지연부(120)의 출력 신호를 반전시켜 타이밍 보상된 데이터 신호(DQ_OUT)로서 출력할 수 있다.
가변 지연부(120)는 복수의 스위칭 커패시터들(121 ~ 126)을 포함할 수 있다.
복수의 스위칭 커패시터들(121 ~ 126)은 트랜지스터로 구성될 수 있으며, 바이너리 웨이티드(Binary Weighted) 방식으로 트랜지스터의 폭과 길이(Width & Length)의 비를 다르게 하여 서로 다른 커패시턴스를 갖도록 할 수 있다.
복수의 스위칭 커패시터들(121 ~ 126) 중에서 제 1 스위칭 커패시터 그룹(121 ~ 123)은 NMOS 트랜지스터를 이용하여 구성한 커패시터들로서, 제 1 지연 제어코드(DCTR_DQ) 예를 들어, 3비트의 제 1 지연 제어코드(DCTR_DQ<2:0>)에 따라 각각의 커패시턴스가 증가 또는 감소될 수 있다.
제 1 스위칭 커패시터 그룹(121 ~ 123)은 제 1 지연 제어코드(DCTR_DQ<2:0>)의 값(십진 값 기준)이 증가할 수록 커패시턴스가 증가하여 제 1 인버터(110)의 출력 신호의 지연시간을 증가시킬 수 있다.
제 1 스위칭 커패시터 그룹(121 ~ 123)은 제 1 지연 제어코드(DCTR_DQ<2:0>)의 값이 감소할 수록 커패시턴스가 감소하여 제 1 인버터(110)의 출력 신호의 지연시간을 감소시킬 수 있다.
복수의 스위칭 커패시터들(121 ~ 126) 중에서 제 2 스위칭 커패시터 그룹(124 ~ 126)은 PMOS 트랜지스터를 이용하여 구성한 커패시터들로서, 제 2 지연 제어코드(DCTR_DQS) 예를 들어, 3비트의 제 2 지연 제어코드(DCTR_DQS<2:0>)에 따라 각각의 커패시턴스가 증가 또는 감소될 수 있다.
제 2 스위칭 커패시터 그룹(124 ~ 126)은 제 2 지연 제어코드(DCTR_DQS<2:0>)의 값이 감소할 수록 커패시턴스가 증가하여 제 1 인버터(110)의 출력 신호의 지연시간을 증가시킬 수 있다.
제 2 스위칭 커패시터 그룹(124 ~ 126)은 제 2 지연 제어코드(DCTR_DQS<2:0>)의 값이 증가할 수록 커패시턴스가 감소하여 제 1 인버터(110)의 출력 신호의 지연시간을 감소시킬 수 있다.
제 1 지연 제어코드(DCTR_DQ<2:0>) 및 제 2 지연 제어코드(DCTR_DQS<2:0>)에 따라 복수의 스위칭 커패시터들(121 ~ 126)의 커패시턴스를 증가 또는 감소시킴으로써 데이터 지연회로(17)의 지연시간을 조정할 수 있다.
도 3은 도 1의 데이터 지연회로의 다른 구성 예를 나타낸 도면이다.
도 3을 참조하면, 데이터 지연회로(17)는 도 2의 가변 지연회로(101)에 추가로 디폴트 지연회로(102)를 포함할 수 있다.
디폴트 지연회로(102)는 싱글 다이를 기준으로 내부 데이터 신호(DQ_IN)를 설정된 시간만큼 지연시켜 내부 스트로브 신호(DQS_IN)와의 타이밍 차이를 조절하도록 설계될 수 있다.
도 4는 도 1의 스트로브 지연회로의 구성 예를 나타낸 도면이다.
도 4를 참조하면, 스트로브 지연회로(18)는 가변 지연회로(201)를 포함할 수 있다.
가변 지연회로(201)는 복수의 인버터들(210, 230) 및 가변 지연부(220)를 포함할 수 있다.
제 1 인버터(210)는 내부 스트로브 신호(DQS_IN)를 반전시켜 출력할 수 있다.
제 2 인버터(230)는 가변 지연부(220)의 출력 신호를 반전시켜 타이밍 보상된 스트로브 신호(DQS_OUT)로서 출력할 수 있다.
가변 지연부(220)는 복수의 스위칭 커패시터들(221 ~ 226)을 포함할 수 있다.
복수의 스위칭 커패시터들(221 ~ 226)은 트랜지스터로 구성될 수 있으며, 바이너리 웨이티드 방식으로 트랜지스터의 폭과 길이의 비를 다르게 하여 서로 다른 커패시턴스를 갖도록 할 수 있다.
복수의 스위칭 커패시터들(221 ~ 226) 중에서 제 1 스위칭 커패시터 그룹(221 ~ 223)은 NMOS 트랜지스터를 이용하여 구성한 커패시터들로서, 제 2 지연 제어코드(DCTR_DQS<2:0>)에 따라 각각의 커패시턴스가 증가 또는 감소될 수 있다.
제 1 스위칭 커패시터 그룹(221 ~ 223)은 제 2 지연 제어코드(DCTR_DQS<2:0>)의 값이 증가할 수록 커패시턴스가 증가하여 제 1 인버터(210)의 출력 신호의 지연시간을 증가시킬 수 있다.
제 1 스위칭 커패시터 그룹(221 ~ 223)은 제 2 지연 제어코드(DCTR_DQS<2:0>)의 값이 감소할 수록 커패시턴스가 감소하여 제 1 인버터(210)의 출력 신호의 지연시간을 감소시킬 수 있다.
복수의 스위칭 커패시터들(221 ~ 226) 중에서 제 2 스위칭 커패시터 그룹(224 ~ 226)은 PMOS 트랜지스터를 이용하여 구성한 커패시터들로서, 제 1 지연 제어코드(DCTR_DQ<2:0>)에 따라 각각의 커패시턴스가 증가 또는 감소될 수 있다.
제 2 스위칭 커패시터 그룹(224 ~ 226)은 제 1 지연 제어코드(DCTR_DQ<2:0>)의 값이 감소할 수록 커패시턴스가 증가하여 제 1 인버터(210)의 출력 신호의 지연시간을 증가시킬 수 있다.
제 2 스위칭 커패시터 그룹(224 ~ 226)은 제 1 지연 제어코드(DCTR_DQ<2:0>)의 값이 증가할 수록 커패시턴스가 감소하여 제 1 인버터(210)의 출력 신호의 지연시간을 감소시킬 수 있다.
제 1 지연 제어코드(DCTR_DQ<2:0>) 및 제 2 지연 제어코드(DCTR_DQS<2:0>)에 따라 복수의 스위칭 커패시터들(221 ~ 226)의 커패시턴스를 증가 또는 감소시킴으로써 스트로브 지연회로(18)의 지연시간을 조정할 수 있다.
스트로브 지연회로(18)의 복수의 스위칭 커패시터들(221 ~ 226)은 데이터 지연회로(17)와 달리, 제 1 스위칭 커패시터 그룹(221 ~ 223)에 제 2 지연 제어코드(DCTR_DQS<2:0>)를 입력하고 제 1 스위칭 커패시터 그룹(224 ~ 226)에 제 1 지연 제어코드(DCTR_DQ<2:0>)를 입력하였다. 따라서 스트로브 지연회로(18)와 데이터 지연회로(17)의 지연시간이 서로 반비례하게 변할 수 있다.
도 5는 도 1의 스트로브 지연회로의 다른 구성 예를 나타낸 도면이다.
도 5를 참조하면, 스트로브 지연회로(18)는 도 4의 가변 지연회로(201)에 추가로 디폴트 지연회로(202)를 포함할 수 있다.
디폴트 지연회로(202)는 싱글 다이를 기준으로 내부 스트로브 신호(DQS_IN)를 설정된 시간만큼 지연시켜 내부 데이터 신호(DQ_IN)와의 타이밍 차이를 조절하도록 설계될 수 있다.
도 6은 도 1의 지연 제어회로의 구성 예를 나타낸 도면이고, 도 7은 도 6의 코드 생성회로의 코드 출력 테이블이다.
도 6 및 도 7을 참조하여, 지연 제어회로(20)의 구성 및 동작을 설명하면 다음과 같다.
도 6을 참조하면, 지연 제어회로(20)는 코드 생성회로(300) 및 인버터(310)를 포함할 수 있다.
코드 생성회로(300)는 스택 정보(INF_STK) 예를 들어, 2 비트의 스택 정보(INF_STK<1:0>)에 따라 제 1 지연 제어코드(DCTR_DQ<2:0>)를 생성할 수 있다.
코드 생성회로(300)는 예를 들어, 디코더로 구성될 수 있다.
인버터(310)는 제 1 지연 제어코드(DCTR_DQ<2:0>)를 반전시켜 제 2 지연 제어코드(DCTR_DQS<2:0>)로서 출력할 수 있다.
도 7을 참조하면, 1-다이 패키지인 경우 스택 정보(INF_STK<1:0>)는 '00'의 값을 가질 수 있다. 스택 정보(INF_STK<1:0>)가 '00'인 경우 지연 제어회로(20)는 제 1 지연 제어코드(DCTR_DQ<2:0>)와 제 2 지연 제어코드(DCTR_DQS<2:0>)를 각각 '111'과 '000'으로 생성할 수 있다.
2-다이 패키지인 경우 스택 정보(INF_STK<1:0>)는 '01'의 값을 가질 수 있다. 스택 정보(INF_STK<1:0>)가 '01'인 경우 지연 제어회로(20)는 제 1 지연 제어코드(DCTR_DQ<2:0>)와 제 2 지연 제어코드(DCTR_DQS<2:0>)를 각각 '110'과 '001'로 생성할 수 있다.
4-다이 패키지인 경우 스택 정보(INF_STK<1:0>)는 '10'의 값을 가질 수 있다. 스택 정보(INF_STK<1:0>)가 '10'인 경우 지연 제어회로(20)는 제 1 지연 제어코드(DCTR_DQ<2:0>)와 제 2 지연 제어코드(DCTR_DQS<2:0>)를 각각 '100'과 '011'로 생성할 수 있다.
8-다이 패키지인 경우 스택 정보(INF_STK<1:0>)는 '11'의 값을 가질 수 있다. 스택 정보(INF_STK<1:0>)가 '11'인 경우 지연 제어회로(20)는 제 1 지연 제어코드(DCTR_DQ<2:0>)와 제 2 지연 제어코드(DCTR_DQS<2:0>)를 각각 '000'과 '111'로 생성할 수 있다.
적층되는 다이의 수가 증가할 수록 내부 데이터 신호(DQ_IN) 대비 내부 스트로브 신호(DQS_IN)의 타이밍이 빨라지게 된다.
따라서 적층되는 다이의 수가 증가할 수록 내부 데이터 신호(DQ_IN)의 지연시간을 감소시키거나, 내부 스트로브 신호(DQS_IN)의 지연시간을 증가시킴으로써 내부 데이터 신호(DQ_IN)와 내부 스트로브 신호(DQS_IN)의 타이밍 차이를 줄일 수 있다.
본 발명의 실시예는 도 7과 같이, 제 1 지연 제어코드(DCTR_DQ<2:0>) 및 제 1 지연 제어코드(DCTR_DQ<2:0>)와 반대의 로직 값을 갖는 제 2 지연 제어코드(DCTR_DQS<2:0>)를 생성할 수 있다.
따라서 적층되는 다이의 수가 증가할 수록 도 2의 데이터 지연회로(17)에서 내부 데이터 신호(DQ_IN)의 지연시간을 감소시킴과 동시에 도 4의 스트로브 지연회로(18)에서 내부 스트로브 신호(DQS_IN)의 지연시간을 증가시킬 수 있다.
본 발명의 실시예는 내부 데이터 신호(DQ_IN)의 지연시간을 감소시킴과 동시에 내부 스트로브 신호(DQS_IN)의 지연시간을 증가시킴으로써 더욱 빠르게 내부 데이터 신호(DQ_IN)와 내부 스트로브 신호(DQS_IN)의 타이밍 차이를 줄일 수 있다.
도 8은 본 발명의 실시예에 따른 반도체 시스템의 구성을 나타낸 도면이다.
도 8을 참조하면, 본 발명의 실시예에 따른 반도체 시스템(400)은 반도체 장치(2) 및 컨트롤러(500)를 포함할 수 있다.
컨트롤러(500)는 반도체 장치(2)에 데이터 신호들(DQ<0:n>), 기준 전압(VREF), 차동 데이터 스트로브 신호(DQST, DQSC) 및 스택 정보(INF_STK)를 제공할 수 있다.
스택 정보(INF_STK)는 적층된 다이의 수에 맞도록 컨트롤러(500)에 설정될 수 있다.
반도체 장치(2)는 패드들(32, 33)을 통해 컨트롤러(500)로부터 스택 정보(INF_STK)를 제공받는 것을 제외하고는 도 1의 반도체 장치(1)와 동일하게 구성될 수 있다.
패드들(32, 33)은 반도체 장치(2)의 패드들 중에서 여분의 패드를 사용할 수 있다.
여분의 패드는 노멀 동작 시 사용되지 않을 수 있다.
본 발명의 실시예는 스택 정보(INF_STK)가 2 비트인 경우 패드들(32, 33)을 이용한 예를 든 것일 뿐, 스택 정보(INF_STK)의 비트 수에 따라 스택 정보(INF_STK)를 수신하기 위한 패드의 수는 감소 또는 증가할 수 있다.
도 9는 본 발명의 다른 실시예에 따른 반도체 시스템의 구성을 나타낸 도면이다.
도 9를 참조하면, 본 발명의 다른 실시예에 따른 반도체 시스템(401)은 반도체 장치(3) 및 컨트롤러(501)를 포함할 수 있다.
컨트롤러(501)는 반도체 장치(3)에 데이터 신호들(DQ<0:n>), 기준 전압(VREF), 차동 데이터 스트로브 신호(DQST, DQSC) 및 스택 정보(INF_STK)를 제공할 수 있다.
스택 정보(INF_STK)는 적층된 다이의 수에 맞도록 컨트롤러(500)에 설정될 수 있다.
컨트롤러(501)는 여분의 패드가 아닌 노멀 동작 시 사용되는 패드들을 통해 스택 정보(INF_STK)를 반도체 장치(3)에 제공할 수 있다.
컨트롤러(501)는 스택 정보 라이트 명령을 통해 반도체 장치(3)에 스택 정보(INF_STK)의 전송을 알리고 어드레스 신호를 통해 스택 정보(INF_STK)를 반도체 장치(3)에 제공할 수 있다.
컨트롤러(501)는 커맨드 사이클 인에이블 신호(CLE) 및 클럭 신호(WE)를 이용하여 스택 정보 라이트 명령을 반도체 장치(3)에 제공할 수 있다.
컨트롤러(501)는 어드레스 신호를 통해 제공한 스택 정보(INF_STK)를 어드레스 사이클 인에이블 신호(ALE) 및 클럭 신호(WE)에 따라 반도체 장치(3)가 수신하도록 할 수 있다.
클럭 신호(WE)는 라이트 동작을 위한 클럭 신호일 수 있다.
반도체 장치(3)는 복수의 다이들(DIE<0:k>)을 포함할 수 있다.
복수의 다이들(DIE<0:k>)은 적층될 수 있다.
복수의 다이들(DIE<0:k>)은 서로 전기적으로 연결될 수 있다.
복수의 다이들(DIE<0:k>)은 서로 동일하게 구성될 수 있으므로 그 중 하나 예를 들어, 다이(DIE0)의 구성을 설명하기로 한다.
다이(DIE0)는 복수의 패드들(11, 12, 13, 14, 51, 52, 53), 제 1 입력 버퍼(15), 제 2 입력 버퍼(16), 데이터 지연회로(17), 스트로브 지연회로(18), 래치(19), 지연 제어회로(20) 및 스택 정보 처리회로(60)를 포함할 수 있다.
복수의 패드들(11, 12, 13, 14, 51, 52, 53) 중에서 제 1 패드(11) 내지 제 4 패드(14)는 도 1과 동일하게 구성될 수 있다.
제 5 패드(51) 내지 제 7 패드(53)는 명령 수신을 위한 패드들로서, 명령 패드들이라 칭할 수 있다.
제 5 패드(51)는 커맨드 사이클 인에이블 신호(CLE)를 입력 받을 수 있다.
제 6 패드(52)는 어드레스 사이클 인에이블 신호(ALE)를 입력 받을 수 있다.
제 7 패드(53)는 클럭 신호(WE)를 입력 받을 수 있다.
제 1 입력 버퍼(15), 제 2 입력 버퍼(16), 데이터 지연회로(17), 스트로브 지연회로(18), 래치(19) 및 지연 제어회로(20)는 도 1과 동일하게 구성할 수 있다.
외부에서 제공된 데이터 신호(DQ)의 경로 즉, 제 1 패드(11)와 제 2 패드(12)에서 제 1 입력 버퍼(15) 및 데이터 지연회로(17)를 경유하여 래치(19)에 이르는 신호 경로를 데이터 패스(1-1)라 칭할 수 있다.
외부에서 제공된 데이터 스트로브 신호(DQS)의 경로 즉, 제 3 패드(13)와 제 4 패드(14)에서 제 2 입력 버퍼(16) 및 스트로브 지연회로(18)를 경유하여 래치(19)에 이르는 신호 경로를 스트로브 패스(1-2)라 칭할 수 있다.
스택 정보 처리회로(60)는 클럭 신호(WE)를 기준으로 커맨드 사이클 인에이블 신호(CLE)에 따라 명령(CMD) 즉, 스택 정보 라이트 명령을 인식할 수 있다.
스택 정보 처리회로(60)는 제 1 패드(11)를 통해 어드레스 신호로서 제공되는 스택 정보(INF_STK)를 클럭 신호(WE)를 기준으로 어드레스 사이클 인에이블 신호(ALE)에 따라 수신하여 지연 제어회로(20)에 제공할 수 있다.
스택 정보 처리회로(60)는 커맨드 디코더를 포함할 수 있다.
도 10은 본 발명의 다른 실시예에 따른 반도체 시스템의 동작 타이밍의 예시를 보여주는 도면이다.
도 10을 참조하여, 본 발명의 다른 실시예에 따른 반도체 시스템(401)의 동작을 설명하면 다음과 같다.
컨트롤러(501)는 클럭 신호(WE)를 반도체 장치(3)에 제공할 수 있다.
컨트롤러(501)는 클럭 신호(WE)를 기준으로 다이 인에이블 신호(CE)가 로우 레벨로 천이된 이후 커맨드 사이클 인에이블 신호(CLE)를 발생시킬 수 있다.
컨트롤러(501)는 커맨드 사이클 인에이블 신호(CLE)의 하이 레벨 구간에 제 1 패드(11)를 통해 스택 정보 라이트 명령을 반도체 장치(3)에 전송할 수 있다.
반도체 장치(3)는 스택 정보 라이트 명령을 인식하여 스택 정보(INF_STK) 전송을 대기할 수 있다.
컨트롤러(501)는 클럭 신호(WE)를 기준으로 어드레스 사이클 인에이블 신호(ALE)를 발생시킬 수 있다.
컨트롤러(501)는 어드레스 사이클 인에이블 신호(ALE)의 하이 레벨 구간에 제 1 패드(11)를 통해 스택 정보(INF_STK)를 반도체 장치(3)에 전송할 수 있다.
반도체 장치(3)는 스택 정보(INF_STK)를 수신하고, 수신된 스택 정보(INF_STK)에 따라 제 1 지연 제어코드(DCTR_DQ<2:0>) 및 제 2 지연 제어코드(DCTR_DQS<2:0>)를 생성할 수 있다.
반도체 장치(3)는 제 1 지연 제어코드(DCTR_DQ<2:0>)에 따라 데이터 지연회로(17)의 지연시간을 조정하고, 제 2 지연 제어코드(DCTR_DQS<2:0>)에 따라 스트로브 지연회로(18)의 지연시간을 조정할 수 있다.
기 언급한 바와 같이, 반도체 장치(3)의 스택 정보(INF_STK)는 적층 다이의 수에 대응하는 값을 가지고, 그에 따라 제 1 지연 제어코드(DCTR_DQ<2:0>) 및 제 2 지연 제어코드(DCTR_DQS<2:0>)의 값 또한 변하게 된다.
제 1 지연 제어코드(DCTR_DQ<2:0>) 및 제 2 지연 제어코드(DCTR_DQS<2:0>)의 값이 변함에 따라 지연회로(17)의 지연시간 및 스트로브 지연회로(18)의 지연시간 또한 변하게 된다.
데이터 지연회로(17)의 지연시간 조정 및 스트로브 지연회로(18)의 지연시간 조정이 완료된 후, 컨트롤러(501)가 라이트 명령과 데이터를 반도체 장치(3)에 제공할 수 있다.
상술한 스택 정보(INF_STK)를 이용한 데이터 지연회로(17)의 지연시간 조정 및 스트로브 지연회로(18)의 지연시간 조정에 의해 내부 스트로브 신호(DQS_IN)와 내부 데이터 신호(DQ_IN)를 원하는 타이밍에 매칭시킬 수 있다.
내부 스트로브 신호(DQS_IN)와 내부 데이터 신호(DQ_IN)가 원하는 타이밍에 매칭되므로 내부 데이터 신호(DQ_IN)를 충분한 마진을 가지고 정확히 래치할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (19)

  1. 전기적으로 연결된 복수의 다이를 포함하고,
    상기 다이는
    데이터 신호를 전송하기 위한 데이터 패스,
    데이터 스트로브 신호를 전송하기 위한 스트로브 패스,
    상기 복수의 다이의 수를 나타내는 스택 정보를 생성하도록 구성된 스택 정보 생성회로; 및
    상기 스택 정보에 따라 상기 데이터 패스 및 상기 스트로브 패스 중에서 적어도 하나의 지연시간을 조정하도록 구성된 지연 제어회로를 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 스택 정보 생성회로는
    상기 반도체 장치의 복수의 패드들 중에서 적어도 하나를 포함하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 복수의 패드들 중에서 적어도 하나는
    상기 반도체 장치의 노멀 동작 시 사용되지 않는 여분의 패드인 반도체 장치.
  4. 제 1 항에 있어서,
    상기 스택 정보 생성회로는
    상기 반도체 장치의 복수의 패드들 중에서 적어도 하나를 포함하고,
    상기 복수의 패드들 중에서 적어도 하나를 상기 복수의 다이의 수에 따라 전원전압 단자와 접지전압 단자 중에서 하나와 선택적으로 본딩하여 상기 스택 정보로서 사용하도록 구성되는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 스택 정보 생성회로는
    상기 스택 정보의 값에 맞도록 프로그래밍된 퓨즈 셋을 포함하는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 데이터 패스는
    상기 데이터 신호를 입력 받아 내부 데이터 신호를 생성하도록 구성된 입력 버퍼, 및
    상기 내부 데이터 신호를 상기 지연 제어회로의 출력에 따라 가변된 시간만큼 지연시켜 출력하도록 구성된 데이터 지연회로를 포함하는 반도체 장치.
  7. 제 1 항에 있어서,
    상기 스트로브 패스는
    상기 데이터 스트로브 신호를 입력 받아 내부 스트로브 신호를 생성하도록 구성된 입력 버퍼, 및
    상기 내부 스트로브 신호를 상기 지연 제어회로의 출력에 따라 가변된 시간만큼 지연시켜 출력하도록 구성된 스트로브 지연회로를 포함하는 반도체 장치.
  8. 제 1 항에 있어서,
    상기 지연 제어회로는
    상기 스택 정보에 따라 제 1 지연 제어코드 및 상기 제 1 지연 제어코드와 반대 값을 갖는 제 2 지연 제어코드를 생성하고,
    상기 제 1 지연 제어코드와 상기 제 2 지연 제어코드를 이용하여 상기 데이터 패스의 지연시간과 상기 스트로브 패스의 지연시간이 서로 반비례하도록 제어하는 반도체 장치.
  9. 전기적으로 연결된 복수의 다이를 포함하고,
    상기 다이는
    데이터 신호를 전송하기 위한 데이터 패스,
    데이터 스트로브 신호를 전송하기 위한 스트로브 패스,
    상기 복수의 다이의 수를 나타내는 스택 정보에 따라 상기 데이터 패스 및 상기 스트로브 패스 중에서 적어도 하나의 지연시간을 조정하도록 구성된 지연 제어회로, 및
    어드레스 신호로서 제공되는 상기 스택 정보를 수신하여 상기 지연 제어회로에 제공하도록 구성된 스택 정보 처리회로를 포함하는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 반도체 장치는
    복수의 패드들을 포함하고,
    상기 스택 정보 처리회로는
    상기 복수의 패드들 중에서 어느 하나를 통해 제공되는 커맨드 사이클 인에이블 신호에 따라 상기 스택 정보 라이트 명령을 인식하고,
    상기 복수의 패드들 중에서 다른 하나를 통해 제공되는 어드레스 사이클 인에이블 신호에 따라 상기 복수의 패드들 중에서 DQ 패드들을 통해 제공되는 상기 스택 정보를 제공받도록 구성되는 반도체 장치.
  11. 제 9 항에 있어서,
    상기 데이터 패스는
    상기 데이터 신호를 입력 받아 내부 데이터 신호를 생성하도록 구성된 입력 버퍼, 및
    상기 내부 데이터 신호를 상기 지연 제어회로의 출력에 따라 가변된 시간만큼 지연시켜 출력하도록 구성된 데이터 지연회로를 포함하는 반도체 장치.
  12. 제 9 항에 있어서,
    상기 스트로브 패스는
    상기 데이터 스트로브 신호를 입력 받아 내부 스트로브 신호를 생성하도록 구성된 입력 버퍼, 및
    상기 내부 스트로브 신호를 상기 지연 제어회로의 출력에 따라 가변된 시간만큼 지연시켜 출력하도록 구성된 스트로브 지연회로를 포함하는 반도체 장치.
  13. 제 9 항에 있어서,
    상기 지연 제어회로는
    상기 스택 정보에 따라 제 1 지연 제어코드 및 상기 제 1 지연 제어코드와 반대 값을 갖는 제 2 지연 제어코드를 생성하고,
    상기 제 1 지연 제어코드와 상기 제 2 지연 제어코드를 이용하여 상기 데이터 패스의 지연시간과 상기 스트로브 패스의 지연시간이 서로 반비례하도록 제어하는 반도체 장치.
  14. 전기적으로 연결된 복수의 다이를 포함하고, 상기 복수의 다이 각각이 데이터 신호를 전송하기 위한 데이터 패스와 데이터 스트로브 신호를 전송하기 위한 스트로브 패스의 지연시간을 상기 복수의 다이의 수를 나타내는 스택 정보에 따라 조정하도록 구성된 반도체 장치; 및
    상기 스택 정보를 상기 반도체 장치에 제공하도록 구성된 컨트롤러를 포함하는 반도체 시스템.
  15. 제 14 항에 있어서,
    상기 컨트롤러는
    상기 스택 정보를 상기 반도체 장치의 복수의 패드들 중에서 여분 패드를 통해 제공하도록 구성되는 반도체 시스템.
  16. 제 14 항에 있어서,
    상기 반도체 장치는
    상기 스택 정보에 따라 상기 데이터 패스 및 상기 스트로브 패스 중에서 적어도 하나의 지연시간을 조정하도록 구성된 지연 제어회로를 포함하는 반도체 시스템.
  17. 제 14 항에 있어서,
    상기 컨트롤러는
    스택 정보 라이트 명령에 따라 어드레스 신호로서 상기 스택 정보를 상기 반도체 장치에 제공하도록 구성되는 반도체 시스템.
  18. 제 17 항에 있어서,
    상기 반도체 장치는
    상기 스택 정보에 따라 상기 데이터 패스 및 상기 스트로브 패스 중에서 적어도 하나의 지연시간을 조정하도록 구성된 지연 제어회로, 및
    상기 스택 정보 라이트 명령에 따라 어드레스 신호로서 제공되는 상기 스택 정보를 수신하여 상기 지연 제어회로에 제공하도록 구성된 스택 정보 처리회로를 포함하는 반도체 시스템.
  19. 제 18 항에 있어서,
    상기 스택 정보 처리회로는
    상기 반도체 장치의 복수의 패드들 중에서 어느 하나를 통해 제공되는 커맨드 사이클 인에이블 신호에 따라 상기 스택 정보 라이트 명령을 인식하고,
    상기 복수의 패드들 중에서 다른 하나를 통해 제공되는 어드레스 사이클 인에이블 신호에 따라 상기 복수의 패드들 중에서 DQ 패드들을 통해 제공되는 상기 스택 정보를 제공받도록 구성되는 반도체 시스템.
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