KR101053531B1 - 반도체 장치 및 이의 캘리브레이션 방법 - Google Patents

반도체 장치 및 이의 캘리브레이션 방법 Download PDF

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Abstract

본 발명에 따른 반도체 장치는 기준전압 생성부, 비교전압 생성부 및 캘리브레이션부를 포함한다. 상기 기준전압 생성부는 기준 다이에 위치하고, 기준전압을 생성한다. 상기 비교전압 생성부는 상기 기준 다이와 적층되는 적층 다이에 위치하고, 캘리브레이션 제어신호에 응답하여 비교전압을 생성한다. 상기 캘리브레이션부는 상기 기준전압 및 상기 비교전압의 레벨을 비교하여 상기 캘리브레이션 제어신호를 생성한다.
Figure R1020090093574
적층 다이, 캘리브레이션

Description

반도체 장치 및 이의 캘리브레이션 방법 {SEMICONDUCTOR APPARATUS AND CALIBRATION METHOD THEREOF}
본 발명은 반도체 장치에 관한 것으로, 더 상세하게는 반도체 장치의 캘리브레이션에 관한 것이다.
반도체 장치, 특히 DRAM 과 같은 메모리 장치에서는, 그 크기를 줄이면서도, 용량 및 성능을 증가시킬 수 있어야 한다. 이와 같이 메모리 장치의 집적도가 높아지면, 단일 패키지(Package)의 용량을 늘려야 할 필요성이 있다. 따라서, 복수개의 칩을 하나로 패키징함으로써 반도체 장치의 용량을 늘리는 기술이 개발되었다. 또한, 최근에는 비아(Via)가 복수개의 적층된 칩들을 관통하여 전기적으로 연결하는 TSV (Through Silicon Via) 방식의 3D 패키지 반도체 장치에 대한 연구가 활발히 진행되고 있다.
단일 패키지에 포함되는 상기 복수개의 칩들은 하나의 반도체 장치로 동작하기 때문에 각각의 칩들은 PVT(Process, Voltage Temperature) 변동 등에 대한 특성이 서로 일치될 필요가 있다. 그러나, 웨이퍼상에서 수많은 칩들이 생성되는 반도체 공정의 특성상, 하나의 반도체 장치를 구성하도록 적층되는 칩들 사이의 특성은 항상 다를 수 밖에 없다.
본 발명은 위와 같은 문제점을 해결하기 위해서, 적층된 복수개의 다이들 간의 특성을 실질적으로 일치시킬 수 있는 반도체 장치 및 이의 캘리브레이션 방법을 제공하는데 그 목적이 있다.
본 발명의 실시예에 따른 반도체 장치는 복수개의 다이가 적층되는 반도체 장치로서, 기준 다이에 위치하고, 기준전압을 생성하도록 구성된 기준전압 생성부; 상기 기준 다이와 적층되는 적층 다이에 위치하고, 캘리브레이션 제어신호에 응답하여 비교전압을 생성하도록 구성된 비교전압 생성부; 및 상기 기준전압 및 상기 비교전압의 레벨을 비교하여 상기 캘리브레이션 제어신호를 생성하도록 구성된 캘리브레이션부; 를 포함한다.
또한, 본 발명의 실시예에 따른 반도체 장치의 캘리브레이션 방법은 복수개의 다이가 적층되는 반도체 장치의 캘리브레이션 방법으로서, 상기 복수개의 다이 중 어느 하나를 기준 다이로 선택하여 상기 기준 다이로부터 기준전압을 생성하는 단계; 및 상기 기준 다이 이외의 다이들로부터 생성되는 비교전압을 상기 기준전압과 비교하여 상기 비교전압을 상기 기준전압과 실질적으로 동일하게 보정하는 단계; 를 포함한다.
본 발명에 의하면, 적층되는 복수개의 다이들 사이의 스큐를 보정함으로써, 반도체 장치의 개선된 동작 속도 및 동작 성능을 확보할 수 있는 효과가 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치(1)의 구성을 개략적으로 보여주는 도면이다. 도 1에서, 상기 반도체 장치(1)는 복수개의 다이가 적층되는 구조를 갖는다. 상기 복수개의 다이는 하나의 패키지(Package)에 포함될 수 있다. 도 1에서, 상기 반도체 장치(1)는 5개의 적층 다이를 구비하는 것을 실시예로 보였으나, 적층되는 다이의 개수에 무관하게 본 발명의 사상이 적용될 수 있다.
도 1에서, 본 발명의 실시예에 따른 반도체 장치(1)는 기준 다이(10), 제 1 내지 제 4 적층 다이(20~50) 및 캘리브레이션부(100)를 포함한다. 상기 기준 다이(10)는 기준전압 생성부(11)를 포함한다. 상기 기준 다이(10)는 하나의 패키지에 포함되는 복수개의 다이 중에서 선정된 임의의 다이가 될 수 있다. 상기 기준전압 생성부(11)는 상기 기준 다이(10)에 존재하는 임의의 로직 회로가 이용될 수 있다. 즉, 상기 반도체 장치(1)가 동작할 때, 외부전압(VDD)과 접지전압(VSS) 사이의 레벨을 갖는 상기 기준전압(Vref)을 생성할 수 있는 어떠한 로직 회로라도 상기 기준전압 생성부(11)로 이용될 수 있다.
상기 제 1 내지 제 4 적층 다이(20~50)는 각각 제 1 내지 제 4 비교전압 생성부(21, 31, 41, 51)를 포함한다. 도 1에서, 상기 제 1 적층 다이(20)는 제 1 캘리브레이션 제어신호(cal1<0:n-1>)에 응답하여 제 1 비교전압(V1)을 생성하는 제 1 비교전압 생성부(21)를 포함하고, 상기 제 2 적층 다이(30)는 제 2 캘리브레이션 제어신호(cal2<0:n-1>)에 응답하여 제 2 비교전압(V2)을 생성하는 제 2 비교전압 생성부(31)를 포함한다. 상기 제 3 적층 다이(40)는 제 3 캘리브레이션 제어신호(cal3<0:n-1>)에 응답하여 제 3 비교전압(V3)을 생성하는 제 3 비교전압 생성부(41)를 포함하고, 상기 제 4 적층 다이(50)는 상기 제 4 캘리브레이션 제어신호(cal4<0:n-1>)에 응답하여 제 4 비교전압(V4)을 생성하는 제 4 비교전압 생성부(51)를 포함한다.
상기 캘리브레이션부(100)는 상기 기준전압(Vref)과 상기 제 1 내지 제 4 비교전압(V1~V4)을 비교하고, 상기 기준전압(Vref)과 각각의 제 1 내지 제 4 비교전압(V1~V4)이 실질적으로 동일한 레벨을 갖도록 캘리브레이션 동작을 수행한다. 상기 캘리브레이션부(100)는 전압 비교부(110) 및 캘리브레이션 제어부(120)를 포함한다. 상기 전압 비교부(110)는 기준전압(Vref)과 제 1 내지 제 4 비교전압(V1~V4)의 레벨을 비교하여 제어신호(CTRL)를 생성한다. 상기 캘리브레이션 제어부(120)는 상기 제어신호(CTRL)에 응답하여 캘리브레이션 제어신호(cal1<0:n-1>~cal4<0:n-1>)를 생성한다. 상기 캘리브레이션 제어신호(cal1<0:n-1>~cal1<0:n-1>)는 복수개의 비트를 갖는 코드신호가 될 수 있으며, 상기 제어신호(CTRL)는 상기 복수개의 비트를 갖는 상기 캘리브레이션 제어신호(cal1<0:n-1>~cal4<0:n-1>)의 코드 값을 증가시키거나 감소시키는 신호로 이용될 수 있다. 상기 전압 비교부(110)는 기준전압(Vref)과 제 1 내지 제 4 비교전압(V1~V4)의 레벨을 비교하여 상기 제어신호(CTRL)를 생성하는 일반적인 비교기 회로로 구성될 수 있고, 상기 캘리브레이션 제어부(120)는 상기 제어신호(CTRL)에 응답하여 상기 캘리브레이션 제어신호(cal1<0:n-1>~cal4<0:n-1>)의 코드 값을 증가시키거나, 감소시킬 수 있는 일반적 인 카운팅 회로로 구성될 수 있다. 설명한 바와 같이, 상기 캘리브레이션부(100)는 캘리브레이션 동작을 위한 종래의 모든 로직 회로들을 채용하여 구성될 수 있다.
도 1에서, 상기 캘리브레이션부(100)는 상기 다이들(10~50) 외부에 위치하는 것처럼 도시되었으나, 상기 캘리브레이션부(100)는 상기 기준 다이(10), 상기 제 1 내지 제 4 적층 다이들(20~50) 중 어느 하나의 다이 내에 위치한다. 상기 다이들(10~50) 및 상기 캘리브레이션부(100)는 TSV (Through Silicon Via)를 통해 전기적으로 연결될 수 있다. 예를 들어, 상기 캘리브레이션부(100)가 상기 기준 다이(10)에 위치하는 경우, 상기 제 1 내지 제 4 비교전압(V1~V4)은 TSV를 통해 상기 기준 다이(10)에 위치하는 상기 전압 비교부(110)로 전달될 수 있고, 상기 캘리브레이션 제어부(120)로부터 생성된 상기 캘리브레이션 제어신호(cal1<0:n-1>~cal4<0:n-1>)는 TSV를 통해 상기 제 1 내지 제 4 비교전압 생성부(21, 31, 41, 51)로 전달 될 수 있다.
제 1 비교전압(V1)의 캘리브레이션 동작을 대표적으로 살펴보면 다음과 같다. 상기 캘리브레이션부(100)의 상기 전압 비교부(110)는 상기 기준 다이(10)의 기준전압 생성부(11)로부터 생성된 기준전압(Vref)과 상기 제 1 적층 다이(20)의 상기 제 1 비교전압 생성부(21)로부터 생성된 제 1 비교전압(V1)의 레벨을 비교한다. 예를 들어, 상기 기준전압(Vref)의 레벨이 상기 제 1 비교전압(V1)의 레벨보다 높다면, 상기 전압 비교부(110)는 상기 캘리브레이션 제어부(120)가 상기 제 1 캘리브레이션 제어신호(cal1<0:n-1>)의 코드 값을 감소시키도록 상기 제어신호(CTRL)를 생성할 수 있다. 반대로 상기 제 1 비교전압(V1)의 레벨이 상기 기준전압(Vref) 의 레벨보다 높다면, 상기 전압 비교부(110)는 상기 캘리브레이션 제어부(120)가 상기 제 1 캘리브레이션 제어신호(cal1<0:n-1>)의 코드 값을 증가시키도록 상기 제어신호(CTRL)를 생성할 수 있다. 상기 전압 비교부(110)는 상기 제 1 비교전압(V1)의 레벨이 상기 기준전압(Vref)의 레벨과 실질적으로 동일해지면, 상기 제 1 캘리브레이션 제어신호(cal1<0:n-1>)의 코드 값이 더 이상 변하지 않으며, 결정된 코드 값이 그대로 유지될 수 있도록 제어신호(CTRL)를 생성할 수 있다. 따라서, 상기 제 1 적층 다이(20)로부터 생성되는 제 1 비교전압(V1)의 레벨은 상기 기준 다이(10)로부터 생성되는 상기 기준전압(Vref)의 레벨과 실질적으로 일치하도록 보정될 수 있다. 캘리브레이션 동작이 완료된 후에, 상기 기준전압(Vref)과 실질적으로 일치하는 상기 제 1 비교전압(V1)을 생성하기 위한 상기 제 1 캘리브레이션 제어신호(cal1<0:n-1>)는 상기 기준 다이(10)와 상기 제 1 적층 다이(20) 사이의 스큐(Skew)에 대한 정보를 갖고 있다. 따라서, 상기 제 1 캘리브레이션 제어신호(cal1<0:n-1>)는 제 1 적층 다이(20)에 포함된 논리 회로 중 상기 기준 다이(10)와 스큐를 보정할 필요성이 있는 논리 회로에 사용될 수 있다. 즉, 상기 제 1 캘리브레이션 제어신호(cal1<0:n-1>)에 의해 상기 기준 다이(10)와 상기 제 1 적층 다이(20) 사이의 스큐가 보정될 수 있다.
제 2 내지 제 4 적층 다이(30~50)로부터 생성되는 제 2 내지 제 4 비교전압(V2~V5)도 상기 제 1 비교전압(V1)과 동일한 방식으로 상기 기준전압(Vref)과 실질적으로 동일해지도록 보정될 수 있다. 상기 설명한 캘리브레이션 동작은 단지 예시일 뿐이며, 채용되는 캘리브레이션 방식에 따라 그 동작은 달라질 수 있다.
도 2는 도 1의 기준전압 생성부(11)의 예를 보여주는 도면이다. 도 2에서, 상기 기준전압 생성부(11)는 제 1 피모스 트랜지스터(P1) 및 제 1 엔모스 트랜지스터(N1)를 포함하는 인버터로 구성될 수 있다. 앞서 설명한 바와 같이, 상기 기준전압 생성부(11)를 구성하는 인버터는 단지 예시일 뿐이며, 상기 기준 다이(10)에 존재하는 어떠한 로직 회로라도 상기 기준전압 생성부(11)로 이용될 수 있다. 상기 제 1 피모스 트랜지스터(P1)는 게이트로 풀업 신호(pull-up)를 인가 받고, 소스 단으로 외부전압(VDD)을 인가 받으며, 드레인 단이 제 1 노드(A)와 연결된다. 상기 제 1 엔모스 트랜지스터(N1)는 게이트로 풀다운 신호(pull-dn)를 인가 받고, 소스 단이 접지전압(VSS)과 연결되며, 드레인 단이 상기 제 1 노드(A)와 연결된다. 따라서, 상기 기준전압 생성부(11)는 상기 제 1 피모스 트랜지스터(P1)와 상기 제 1 엔모스 트랜지스터(N1)의 사이즈 및 상기 풀업 신호(pull-up)와 상기 풀다운 신호(pull-dn)의 전압 레벨에 따라 상기 기준전압(Vref)을 상기 제 1 노드(A)를 통해 생성할 수 있다. 따라서, 상기 기준전압(Vref)은 외부전압(VDD)과 접지전압(VSS) 사이의 레벨을 가지며, 상기 기준전압 생성부(11)로 이용되는 로직 회로의 종류에 따라 변할 수 있는 임의의 전압이다. 상기 풀업 신호(pull-up) 및 풀다운 신호(pull-dn)는 상기 기준전압 생성부(11)로 이용되는 상기 로직 회로의 일반적인 입력 신호들로 정의될 수 있다.
도 3은 도 1의 제 1 비교전압 생성부(21)의 예를 보여주는 도면이다. 상기 제 1 비교전압 생성부(21)는 상기 제 1 캘리브레이션 제어신호(cal1<0:n-1>)를 각각 입력 받는 복수개의 풀업 트랜지스터(up1~upn)와 복수개의 풀다운 트랜지스 터(dn1~dnn)를 포함할 수 있다. 상기 복수개의 풀업 트랜지스터(up1~upn)와 상기 복수개의 풀다운 트랜지스터(dn1~dnn)는 각각 직렬로 연결되어 레그(Leg)를 구성하고, 각각의 레그들은 병렬로 연결된다. 상기 제 1 풀업 및 풀다운 트랜지스터(up1, dn1)는 상기 제 1 캘리브레이션 제어신호의 제 1 비트(cal1<0>)를 입력 받고, 상기 제 n 풀업 및 풀다운 트랜지스터(upn, dnn)는 상기 제 1 캘리브레이션 제어신호의 제 n 비트(cal1<n-1>)를 입력 받을 수 있다. 따라서, 상기 복수개의 풀업 트랜지스터(up1~upn)는 상기 제 1 캘리브레이션 제어신호(cal1<0:n-1>)의 비트의 논리 값에 따라 제 2 노드(B)로 외부전압(VDD)을 인가할 수 있고, 상기 복수개의 풀다운 트랜지스터(dn1~dnn)는 상기 제 1 캘리브레이션 제어신호(cal1<0:n-1>)의 비트의 논리 값에 따라 상기 제 2 노드(B)로 접지전압(VSS)을 인가할 수 있다. 위와 같은 구성을 구비하여, 상기 제 1 비교전압 생성부(21)는 상기 제 1 캘리브레이션 제어신호(cal1<0:n-1>)에 따라 가변하는 전압 레벨을 갖는 제 1 비교전압(V1)을 상기 제 2 노드(B)를 통해 생성할 수 있다.
상기 제 2 내지 제 4 비교전압 생성부(31, 41, 51)는 상기 제 1 비교전압 생성부(21)와 동일한 구성을 갖는다. 단지, 상기 제 2 내지 제 4 비교전압 생성부(31, 41, 51)로 각각 제 2 내지 제 4 캘리브레이션 제어신호(cal2<0:n-1>~cal4<0:n-1>)가 인가되는 점이 다를 뿐이다.
상기 제 1 내지 제 4 비교전압 생성부(21, 31, 41, 51)는 각각 상기 제 1 내지 제 4 비교전압 생성부(21, 31, 41, 51)가 속하는 제 1 내지 제 4 적층 다이(20, 30, 40, 50) 내에서 상기 기준 다이(10) 내의 상기 기준전압 생성부(11)가 위치하 는 영역에 대응되는 영역에 위치한다. 본 발명의 실시예에 따른 반도체 장치(1)는 하나의 패키지에 포함되는 복수개의 적층 다이들 사이의 스큐 및 변화를 감소시키도록 구성되므로, 각 적층 다이들 간에 대응되는 영역에 존재하는 회로들 사이의 스큐 및 변화를 보정하는 것이 가장 효율적으로 상기 적층 다이들 사이의 스큐 및 변화를 보정시킬 수 방법이 되기 때문이다.
본 발명의 실시예에 따른 반도체 장치(1)는 적층되는 다이들(10~50) 중에 기준 다이(10)를 선정하고, 상기 기준 다이(10) 내에 위치하는 로직 회로, 즉, 기준전압 생성부(11)로부터 생성된 기준전압(Vref)과 상기 기준 다이(10) 이외의 다이들(20~50)에 위치하는 비교전압 생성부(21, 31, 41, 51)로부터 생성된 비교전압(V1~V4)을 비교한다. 상기 기준전압(Vref)과 상기 비교전압(V1~V4)의 레벨이 실질적으로 동일해질 때까지 캘리브레이션 동작을 반복 수행한다. 상기 캘리브레이션 동작에 의해 상기 기준전압(Vref)과 상기 비교전압(V1~V4)의 레벨이 실질적으로 동일해지면, 캘리브레이션 동작은 중지된다. 상기 캘리브레이션 동작을 통해 얻어진 상기 캘리브레이션 제어신호(cal1<0:n-1>~cal4<0:n-1>)는 적층된 다이(20~50)에 존재하는 로직 회로 중에서 캘리브레이션이 필요한 어떠한 로직 회로에도 사용될 수 있다.
따라서, 상기 캘리브레이션 결과를 통해 상기 적층된 다이들 사이의 스큐를 보정할 수 있다. 즉, 상기 적층된 다이들의 특성을 실질적으로 일치시킬 수 있다. 따라서, 각 다이들 간의 정상동작을 가능하게 하며, 반도체 장치의 개선된 동작 속도 및 동작 성능을 확보할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 구성을 개략적으로 보여주는 도면,
도 2는 도 1의 기준전압 생성부의 예를 보여주는 도면,
도 3은 도 1의 제 1 비교전압 생성부의 예를 보여주는 도면이다.
<도면의 주요부분에 대한 부호의 설명>
10: 기준 다이 11: 기준전압 생성부
20: 제 1 적층 다이 21: 제 1 비교전압 생성부
30: 제 2 적층 다이 31: 제 2 비교전압 생성부
40: 제 3 적층 다이 41: 제 3 비교전압 생성부
50: 제 4 적층 다이 51: 제 4 비교전압 생성부
100: 캘리브레이션부 110: 전압 비교부
120: 캘리브레이션 제어부

Claims (13)

  1. 복수개의 다이가 적층되는 반도체 장치로서,
    기준 다이에 위치하고, 기준전압을 생성하도록 구성된 기준전압 생성부;
    상기 기준 다이와 적층되는 적층 다이에 위치하고, 캘리브레이션 제어신호에 응답하여 비교전압을 생성하도록 구성된 비교전압 생성부; 및
    상기 기준 다이 및 상기 적층 다이 중 어느 하나에 위치하고, 상기 기준전압 및 상기 비교전압의 레벨을 비교하여 상기 캘리브레이션 제어신호를 생성하도록 구성된 캘리브레이션부를 포함하고,
    상기 비교전압 생성부는, 상기 기준 다이 내에서 상기 기준전압 생성부가 위치하는 영역과 대응되는 상기 적층 다이 내의 영역에 위치하는 반도체 장치.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 기준 다이, 상기 적층 다이 및 상기 캘리브레이션부는 TSV (Through Silicon Via)를 통해 전기적으로 연결되도록 구성되는 것을 특징으로 하는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 비교전압 생성부는, 상기 캘리브레이션 제어신호에 응답하여 상기 비교전압의 레벨을 변화시키는 복수개의 드라이버로 구성되는 것을 특징으로 하는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 캘리브레이션부는, 상기 기준전압 및 상기 비교전압의 레벨을 비교하여 제어신호를 생성하도록 구성된 전압 비교부; 및
    상기 제어신호에 응답하여 상기 캘리브레이션 제어신호를 생성하도록 구성된 캘리브레이션 제어부;
    로 구성된 것을 특징으로 하는 반도체 장치.
  7. 복수개의 다이가 적층되는 반도체 장치의 캘리브레이션 방법으로서,
    상기 복수개의 다이 중 어느 하나를 기준 다이로 선택하여 상기 기준 다이로부터 기준전압을 생성하는 단계; 및
    상기 기준 다이 이외의 다이들로부터 생성되는 비교전압을 상기 기준전압과 비교하여 상기 비교전압을 상기 기준전압과 실질적으로 동일하게 보정하는 단계를 포함하고,
    상기 비교전압이 생성되는 상기 다이들 내의 영역은, 상기 기준전압이 생성되는 상기 기준 다이 내의 영역과 대응되는 반도체 장치의 캘리브레이션 방법.
  8. 삭제
  9. 제 7 항에 있어서,
    상기 보정하는 단계는, 상기 기준전압과 상기 비교전압의 레벨을 비교하여 제어신호를 생성하는 단계; 및
    상기 제어신호에 응답하여 가변되는 코드 값을 갖는 캘리브레이션 제어신호를 생성하여 상기 비교전압의 레벨을 변화시키는 단계;
    로 구성된 것을 특징으로 하는 반도체 장치의 캘리브레이션 방법.
  10. 복수개의 다이가 적층되는 반도체 장치로서,
    기준 다이에 위치하고, 기준전압을 생성하도록 구성된 기준전압 생성부;
    상기 기준 다이와 적층되는 적층 다이에 위치하고, 캘리브레이션 제어신호에 응답하여 비교전압을 생성하도록 구성된 비교전압 생성부;
    상기 기준 다이 및 상기 적층 다이 중 어느 하나에 위치하고, 상기 기준전압 및 상기 비교전압의 레벨을 비교하여 제어신호를 생성하도록 구성된 전압 비교부; 및
    상기 기준 다이 및 상기 적층 다이 중 어느 하나에 위치하고, 상기 제어신호에 응답하여 상기 캘리브레이션 제어신호를 생성하도록 구성된 캘리브레이션 제어부를 포함하는 반도체 장치.
  11. 제 10 항에 있어서,
    상기 기준 다이, 상기 적층 다이 및 상기 전압 비교부는 TSV를 통해 전기적으로 연결되는 반도체 장치.
  12. 제 10 항에 있어서,
    상기 비교전압 생성부는 상기 캘리브레이션 제어신호에 응답하여 상기 비교 전압의 레벨을 변화시키는 복수개의 드라이버로 구성되는 반도체 장치.
  13. 복수개의 다이가 적층되는 반도체 장치의 캘리브레이션 방법으로서,
    기준 다이로부터 기준전압을 생성하는 단계;
    상기 기준 다이 이외의 다이들로부터 생성되는 비교전압 및 상기 기준전압의 레벨을 비교하여 제어신호를 생성하는 단계; 및
    상기 제어신호에 응답하여 가변되는 코드 값을 갖는 캘리브레이션 제어신호를 생성하여 상기 비교전압의 레벨을 변화시키는 단계를 포함하는 반도체 장치의 캘리브레이션 방법.
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