CN112420091A - 半导体装置以及包括其的半导体系统 - Google Patents

半导体装置以及包括其的半导体系统 Download PDF

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Abstract

半导体装置以及包括其的半导体系统。一种半导体装置包括彼此电连接的多个层叠的管芯。多个层叠的管芯中的每一个包括数据路径、选通路径、层叠信息生成电路和延迟控制电路。数据路径发送数据信号。选通路径发送数据选通信号。层叠信息生成电路生成表示管芯的数量的层叠信息。延迟控制电路基于层叠信息来控制数据路径和选通路径中的至少一个的延迟时间。

Description

半导体装置以及包括其的半导体系统
技术领域
各种实施方式可总体上涉及半导体电路，更具体地，涉及一种半导体装置以及包括其的半导体系统。
背景技术
半导体装置可包括多个层叠的管芯(芯片)。
例如存储控制器的外部装置可向半导体装置提供数据以及用于通知数据接收定时的数据选通信号。
半导体装置可从外部装置接收数据和数据选通信号。半导体装置可基于所接收的数据选通信号来锁存所接收的数据。半导体装置可将锁存的数据处理并存储在存储器区域中。
当管芯层叠时，层叠的管芯中的信号处理负载可不同于一个管芯中的信号处理负载。因此，可产生数据与用于接收数据的数据选通信号之间的定时偏差。
因此，由于数据与数据选通信号之间的定时偏差，半导体装置可能无法准确地接收数据。
发明内容
在本公开的示例实施方式中，一种半导体装置包括彼此电连接的多个层叠的管芯。各个层叠的管芯包括数据路径、选通路径、层叠信息生成电路和延迟控制电路。数据路径被配置为发送数据信号。选通路径被配置为发送数据选通信号。层叠信息生成电路被配置为生成用于表示层叠的管芯的数量的层叠信息。延迟控制电路被配置为基于层叠信息来控制数据路径和选通路径中的至少一个的延迟时间。
在本公开的示例实施方式中，一种半导体装置包括彼此电连接的多个层叠的管芯。各个层叠的管芯包括数据路径、选通路径、延迟控制电路和层叠信息处理电路。数据路径被配置为发送数据信号。选通路径被配置为发送数据选通信号。延迟控制电路被配置为基于表示层叠的管芯的数量的层叠信息来控制数据路径和选通路径中的至少一个的延迟时间。层叠信息处理电路被配置为接收层叠信息作为地址信号，并向延迟控制电路提供该层叠信息。
在本公开的示例实施方式中，一种半导体系统包括半导体装置和控制器。半导体装置包括彼此电连接的多个管芯。各个管芯被配置为基于表示层叠的管芯的数量的层叠信息来控制用于发送数据信号的数据路径和用于发送数据选通信号的选通路径的延迟时间。控制器被配置为向半导体装置提供该层叠信息。
附图说明
本公开的主题的以上和其它方面、特征和优点将从以下结合附图进行的详细描述更清楚地理解，附图中：
图1是示出根据实施方式的半导体装置的示图；
图2是示出根据实施方式的图1中的数据延迟电路的示图；
图3是示出根据实施方式的图1中的数据延迟电路的示图；
图4是示出根据实施方式的图1中的选通延迟电路的示图；
图5是示出根据实施方式的图1中的选通延迟电路的示图；
图6是示出根据实施方式的图1中的延迟控制电路的示图；
图7是根据实施方式的图6中的代码生成电路的代码输出表；
图8是示出根据实施方式的半导体系统的示图；
图9是示出根据实施方式的半导体系统的示图；以及
图10是示出根据实施方式的半导体系统的定时的时序图。
具体实施方式
参照附图更详细地描述本教导的各种实施方式。附图是各种实施方式(以及中间结构)的示意图。因此，可预期例如由制造技术和/或公差导致的相对于图示的配置和形状的变化。因此，所描述的实施方式不应被解释为限于本文所示的特定配置和形状，而是可包括不脱离所附权利要求中限定的本教导的精神和范围的配置和形状的偏离。
本文中参照本教导的理想化实施方式的横截面和/或平面图来描述本教导。然而，所描述的本教导的实施方式不应被解释为限制本发明的构思。尽管将示出和描述本教导的一些实施方式，但本领域普通技术人员将理解，在不脱离本教导的原理和精神的情况下，可对这些实施方式进行改变。
各种实施方式提供了一种不管层叠的管芯的数量如何，均能够准确地接收数据的半导体装置。一些实施方式还提供了一种包括上述半导体装置的半导体系统。根据示例实施方式，不管层叠的管芯的数量如何，半导体装置可在设定的定时准确地接收数据，以使得半导体装置以及包括该半导体装置的半导体系统的容量可改进。
图1是示出根据一些实施方式的半导体装置1的示图。
参照图1，半导体装置1可包括多个管芯DIE<0:k>(DIE0-DIEk)。
管芯DIE<0:k>可层叠。管芯DIE<0:k>可彼此电连接。管芯DIE<0:k>可具有基本上相同的配置。因此，以下，示出一个管芯DIE0的配置。
管芯DIE0可包括多个焊盘11、12、13、14、30和31、层叠信息生成电路2、第一输入缓冲器15、第二输入缓冲器16、数据延迟电路17、选通延迟电路18、锁存器19和延迟控制电路20。
DQ焊盘(例如，焊盘11、12、13、14、30和31当中的第一焊盘11)可接收数据信号DQ<0:n>。
第一焊盘11可分别与数据信号DQ<0:n>的比特对应。为了方便，所示的图1示出表示第一焊盘11的一个焊盘。
基准电压焊盘(例如，第二焊盘12)可接收基准电压VREF。
DQS焊盘13和14中的第三焊盘13可接收差分数据选通信号DQST和DQSC中的任一个，例如差分数据选通信号DQST。第四焊盘14可接收差分数据选通信号DQST和DQSC中的任一个，例如差分数据选通信号DQSC。
层叠信息生成电路2可生成表示层叠的管芯DIE<0:k>的数量的层叠信息INF_STK。即，对于一些实施方式，层叠信息包括层叠的管芯的数量的指示。
层叠信息生成电路2可使用焊盘11、12、13、14、30和31当中的至少一个的逻辑电平(例如，第五焊盘30和第六焊盘31的逻辑电平)作为层叠信息INF_STK。
半导体装置中的焊盘中的备用焊盘可用于第五焊盘30和第六焊盘31。
例如，针对1管芯封装、2管芯封装、4管芯封装和8管芯封装的层叠信息可具有“00”、“01”、“10”和“11”。
因此，当制造包括根据实施方式的半导体装置的半导体封装时，电源电压VDD或接地电压VSS可选择性地施加到第五焊盘30和第六焊盘31以设定与层叠的管芯的数量对应的层叠信息INF_STK。
第五焊盘30和第六焊盘31可通过接合线40与电源电压VDD端子或接地电压VSS端子电连接。
例如，在1管芯封装中，接地电压VSS端子可接合到第五焊盘30和第六焊盘31。
另选地，在4管芯封装中，电源电压VDD端子可接合到第五焊盘30，并且接地电压VSS端子可接合到第六焊盘31。
在8管芯封装中，电源电压VDD端子可接合到第五焊盘30和第六焊盘31。
图1示例性地示出使用第五焊盘30和第六焊盘31的逻辑电平作为层叠信息INF_STK的层叠信息生成电路2。因此，层叠信息生成电路2可使用基于层叠信息INF_STK的值编程的熔丝组(fuse set)，而非使用第五焊盘30和第六焊盘31的逻辑电平作为层叠信息INF_STK。
第一输入缓冲器15可基于基准电压VREF接收数据信号DQ<0:n>，以生成内部数据信号DQ_IN。
第二输入缓冲器16可基于差分数据选通信号DQSC接收差分数据选通信号DQST，以生成内部选通信号DQS_IN。
数据延迟电路17可将内部数据信号DQ_IN延迟基于第一延迟控制代码DCTR_DQ改变的时间，以生成具有补偿的定时的定时补偿数据信号DQ_OUT。
选通延迟电路18可将内部选通信号DQS_IN延迟基于第二延迟控制代码DCTR_DQS改变的时间，以生成定时补偿选通信号DQS_OUT。
锁存器19可基于定时补偿选通信号DQS_OUT来锁存定时补偿数据信号DQ_OUT。
由锁存器19锁存的定时补偿数据信号DQ_OUT可通过信号路径存储在存储器区域中。
延迟控制电路20可基于层叠信息INF_STK来生成第一延迟控制代码DCTR_DQ和第二延迟控制代码DCTR_DQS。
从外部装置提供的数据信号DQ的路径(即，从第一焊盘11和第二焊盘12通过第一输入缓冲器15和数据延迟电路17到锁存器19的信号路径)可被称为数据路径(1-1)。
从外部装置提供的选通信号DQS的路径(即，从第三焊盘13和第四焊盘14通过第二输入缓冲器16和选通延迟电路18到锁存器19的信号路径)可被称为选通路径(1-2)。
图2是示出根据实施方式的图1中的数据延迟电路17的示图。
参照图2，数据延迟电路17可包括可变延迟电路101。
可变延迟电路101可包括多个反相器110和130以及可变延迟组件120。
第一反相器110可将内部数据信号DQ_IN反相。
第二反相器130可将来自可变延迟组件120的输出信号反相，以输出定时补偿数据信号DQ_OUT。
可变延迟组件120可包括多个开关电容器121-126。
开关电容器121-126可包括晶体管。通过按二进制加权方式区分晶体管的宽度和长度之间的比率，晶体管可具有彼此不同的电容。
开关电容器121-126当中的第一开关电容器组121-123可以是使用NMOS晶体管形成的电容器。第一开关电容器组121-123中的电容器的电容可基于第一延迟控制代码DCTR_DQ的值(例如，三比特的第一延迟控制代码DCTR_DQ<2:0>)来增大或减小。
第一开关电容器组121-123的电容可与第一延迟控制代码DCTR_DQ<2:0>的值(例如，第一延迟控制代码DCTR_DQ<2:0>的十进制值)的增大成比例地增大，以增加来自第一反相器110的输出信号的延迟时间。
第一开关电容器组121-123的电容可与第一延迟控制代码DCTR_DQ<2:0>的值(例如，第一延迟控制代码DCTR_DQ<2:0>的十进制值)的减小成比例地减小，以减少来自第一反相器110的输出信号的延迟时间。
开关电容器121-126当中的第二开关电容器组124-126可以是使用PMOS晶体管形成的电容器。第二开关电容器组124-126中的电容器的电容可基于第二延迟控制代码DCTR_DQS的值(例如，三比特的第二延迟控制代码DCTR_DQS<2:0>)来增大或减小。
第二开关电容器组124-126的电容可与第二延迟控制代码DCTR_DQS<2:0>的值的减小成比例地增大，以增加来自第一反相器110的输出信号的延迟时间。
第二开关电容器组124-126的电容可与第二延迟控制代码DCTR_DQS<2:0>的值的增大成比例地减小，以减少来自第一反相器110的输出信号的延迟时间。
因此，开关电容器121-126的电容可基于第一延迟控制代码DCTR_DQ<2:0>和第二延迟控制代码DCTR_DQS<2:0>来增大或减小，以控制数据延迟电路17的延迟时间。
图3是示出根据实施方式的图1中的数据延迟电路17的示图。
参照图3，数据延迟电路17可包括图2的可变延迟电路101和默认延迟电路102。
默认延迟电路102可将内部数据信号DQ_IN延迟设定的时间(以单个管芯为基准)，以控制内部数据信号DQ_IN与内部选通信号DQS_IN之间的定时差。
图4是示出根据实施方式的图1中的选通延迟电路18的示图。
参照图4，选通延迟电路18可包括可变延迟电路201。
可变延迟电路201可包括多个反相器210和230以及可变延迟组件220。
第一反相器210可将内部选通信号DQS_IN反相。
第二反相器230可将来自可变延迟组件220的输出信号反相，以输出定时补偿选通信号DQS_OUT。
可变延迟组件220可包括多个开关电容器221-226。
开关电容器221-226可包括晶体管。通过按二进制加权方式区分晶体管的宽度和长度之间的比率，晶体管可具有彼此不同的电容。
开关电容器221-226当中的第一开关电容器组221-223可以是使用NMOS晶体管形成的电容器。第一开关电容器组221-223中的电容器的电容可基于第二延迟控制代码DCTR_DQS<2:0>来增大或减小。
第一开关电容器组221-223的电容可与第二延迟控制代码DCTR_DQS<2:0>的值的增大成比例地增大，以增加来自第一反相器210的输出信号的延迟时间。
第一开关电容器组221-223的电容可与第二延迟控制代码DCTR_DQS<2:0>的值的减小成比例地减小，以减少来自第一反相器210的输出信号的延迟时间。
开关电容器221-226当中的第二开关电容器组224-226可以是使用PMOS晶体管形成的电容器。第二开关电容器组224-226中的电容器的电容可基于第一延迟控制代码DCTR_DQ<2:0>来增大或减小。
第二开关电容器组224-226的电容可与第一延迟控制代码DCTR_DQ<2:0>的值的减小成比例地增大，以增加来自第一反相器210的输出信号的延迟时间。
第二开关电容器组224-226的电容可与第一延迟控制代码DCTR_DQ<2:0>的值的增大成比例地减小，以减少来自第一反相器210的输出信号的延迟时间。
因此，开关电容器221-226的电容可基于第一延迟控制代码DCTR_DQ<2:0>和第二延迟控制代码DCTR_DQS<2:0>来增大或减小，以控制选通延迟电路18的延迟时间。
在选通延迟电路18中，第二延迟控制代码DCTR_DQS<2:0>可输入到第一开关电容器组221-223中，并且第一延迟控制代码DCTR_DQ<2:0>可输入到第二开关电容器组224-226中。因此，选通延迟电路18的延迟时间可与数据延迟电路17的延迟时间成反比。
图5是示出根据实施方式的图1中的选通延迟电路18的示图。
参照图5，选通延迟电路18可包括图4的可变延迟电路201和默认延迟电路202。
默认延迟电路202可将内部选通信号DQS_IN延迟设定的时间(以单个管芯为基准)，以控制内部数据信号DQ_IN与内部选通信号DQS_IN之间的定时差。
图6是示出根据实施方式的图1中的延迟控制电路20的示图，图7是图6中的代码生成电路300的代码输出表。
参照图6，延迟控制电路20可包括代码生成电路300和反相器310。
代码生成电路300可基于层叠信息INF_STK(例如，两比特的层叠信息INF_STK<1:0>)来生成第一延迟控制代码DCTR_DQ<2:0>。代码生成电路300可包括解码器。
反相器310可将第一延迟控制代码DCTR_DQ<2:0>反相以输出第二延迟控制代码DCTR_DQS<2:0>。
参照图7，在1管芯封装中，层叠信息INF_STK<1:0>可具有“00”。当层叠信息INF_STK<1:0>具有“00”时，延迟控制电路20可生成具有“111”的第一延迟控制代码DCTR_DQ<2:0>和具有“000”的第二延迟控制代码DCTR_DQS<2:0>。
在2管芯封装中，层叠信息INF_STK<1:0>可具有“01”。当层叠信息INF_STK<1:0>具有“01”时，延迟控制电路20可生成具有“110”的第一延迟控制代码DCTR_DQ<2:0>和具有“001”的第二延迟控制代码DCTR_DQS<2:0>。
在4管芯封装中，层叠信息INF_STK<1:0>可具有“10”。当层叠信息INF_STK<1:0>可具有“10”时，延迟控制电路20可生成具有“100”的第一延迟控制代码DCTR_DQ<2:0>和具有“011”的第二延迟控制代码DCTR_DQS<2:0>。
在8管芯封装中，层叠信息INF_STK<1:0>可具有“11”。当层叠信息INF_STK<1:0>可具有“11”时，延迟控制电路20可生成具有“000”的第一延迟控制代码DCTR_DQ<2:0>和具有“111”的第二延迟控制代码DCTR_DQS<2:0>。
层叠的管芯的数量越多，内部选通信号DQS_IN相对于内部数据信号DQ_IN的定时可成比例地越快。
因此，当层叠的管芯的数量增加时，内部数据信号DQ_IN的延迟时间可减少或者内部选通信号DQS_IN的延迟时间可增加，以减小内部数据信号DQ_IN与内部选通信号DQS_IN之间的定时差。
如图7所示，可生成第一延迟控制代码DCTR_DQ<2:0>以及具有与第一延迟控制代码DCTR_DQ<2:0>的逻辑值相反的逻辑值的第二延迟控制代码DCTR_DQS<2:0>。
因此，当层叠的管芯的数量增加时，图2中的数据延迟电路17可减少内部数据信号DQ_IN的延迟时间，并且图4中的选通延迟电路18可同时增加内部选通信号DQS_IN的延迟时间。
在一些实施方式中，内部数据信号DQ_IN的延迟时间可与内部选通信号DQS_IN的延迟时间的增加同时减少，以更快速地减小内部数据信号DQ_IN与内部选通信号DQS_IN之间的定时差。
图8是示出根据一些实施方式的半导体系统400的示图。
参照图8，半导体系统400可包括半导体装置2和控制器500。
控制器500可向半导体装置2提供数据信号DQ<0:n>、基准电压VREF、差分数据选通信号DQST和DQSC以及层叠信息INF_STK。
可在控制器500中基于层叠的管芯的数量设定层叠信息INF_STK。
除了通过焊盘32和33从控制器500接收层叠信息INF_STK之外，半导体装置2可具有与图1中的半导体装置1基本上相同的配置。
焊盘32和33可以是半导体装置2的备用焊盘。在半导体装置2的正常模式下可能不使用备用焊盘。
在一些实施方式中，当层叠信息INF_STK为两比特时，可使用焊盘32和33。被配置为接收层叠信息INF_STK的焊盘的数量可基于表示层叠信息INF_STK的比特数来增加或减少。
图9是示出根据一些实施方式的半导体系统401的示图。
参照图9，半导体系统401可包括半导体装置3和控制器501。
控制器501可向半导体装置3提供数据信号DQ<0:n>、基准电压VREF、差分数据选通信号DQST和DQSC以及层叠信息INF_STK。
可在控制器501中基于层叠的管芯的数量来设定层叠信息INF_STK。
控制器501可通过在半导体装置3的正常模式下使用的焊盘来向半导体装置3提供层叠信息INF_STK。即，一些实施方式的焊盘可能不对应于备用焊盘。
控制器501可通过层叠信息写命令来向半导体装置3通知层叠信息INF_STK的传输。控制器501可通过地址信号来向半导体装置3提供层叠信息INF_STK。
控制器501可使用命令循环使能信号CLE和时钟信号WE来向半导体装置3提供层叠信息写命令。
控制器501可基于地址循环使能信号ALE和时钟信号WE来通过地址信号向半导体装置3提供层叠信息INF_STK。时钟信号WE可包括用于写操作的时钟信号。
半导体装置3可包括管芯DIE<0:k>(DIE0-DIEk)。管芯DIE<0:k>可层叠。管芯DIE<0:k>可彼此电连接。管芯DIE<0:k>可具有基本上相同的配置。因此，以下，示出一个管芯DIE0的配置。
管芯DIE0可包括多个焊盘11、12、13、14、51、52和53、第一输入缓冲器15、第二输入缓冲器16、数据延迟电路17、选通延迟电路18、锁存器19、延迟控制电路20和层叠信息处理电路60。
焊盘11、12、13、14、51、52和53当中的第一至第四焊盘11、12、13和14可与图1中的焊盘基本上相同。
第五焊盘51、第六焊盘52和第七焊盘53可以是用于接收命令的焊盘。因此，第五至第七焊盘51、52和53可被称为命令焊盘。
第五焊盘51可接收命令循环使能信号CLE。
第六焊盘52可接收地址循环使能信号ALE。
第七焊盘53可接收时钟信号WE。
第一输入缓冲器15、第二输入缓冲器16、数据延迟电路17、选通延迟电路18、锁存器19和延迟控制电路20可分别与图1中的那些基本上相同。
从外部装置提供的数据信号DQ的路径(即，从第一焊盘11和第二焊盘12通过第一输入缓冲器15和数据延迟电路17到锁存器19的信号路径)可被称为数据路径(1-1)。
从外部装置提供的选通信号DQS的路径(即，从第三焊盘13和第四焊盘14通过第二输入缓冲器16和选通延迟电路18到锁存器19的信号路径)可被称为选通路径(1-2)。
层叠信息处理电路60可以时钟信号WE为基准基于命令循环使能信号CLE来识别命令CMD(即，层叠信息写命令)。
层叠信息处理电路60可根据地址循环使能信号ALE和时钟信号WE来接收层叠信息INF_STK。层叠信息INF_STK可作为地址信号通过第一焊盘11来提供给层叠信息处理电路60。层叠信息处理电路60可向延迟控制电路20提供所接收的层叠信息INF_STK。层叠信息处理电路60可包括命令解码器。
图10是示出根据实施方式的半导体系统401的定时的时序图。
参照图10，控制器501可向半导体装置3提供时钟信号WE。
在管芯使能信号CE以时钟信号WE为基准转变为低电平之后，控制器501可生成命令循环使能信号CLE。
控制器501可在命令循环使能信号CLE的高电平区段中通过第一焊盘11向半导体装置3提供层叠信息写命令。
半导体装置3可将层叠信息写命令识别为处于用于发送层叠信息INF_STK的待机模式。
控制器501可基于时钟信号WE生成地址循环使能信号ALE。
控制器501可在地址循环使能信号ALE的高电平区段中通过第一焊盘11向半导体装置3提供层叠信息写命令。
半导体装置3可接收层叠信息INF_STK以生成第一延迟控制代码DCTR_DQ<2:0>和第二延迟控制代码DCTR_DQS<2:0>。
半导体装置3可基于第一延迟控制代码DCTR_DQ<2:0>来控制数据延迟电路17的延迟时间并基于第二延迟控制代码DCTR_DQS<2:0>来控制选通延迟电路18的延迟时间。
如上所述，半导体装置3的层叠信息INF_STK可具有与层叠的管芯的数量对应的值。因此，第一延迟控制代码DCTR_DQ<2:0>和第二延迟控制代码DCTR_DQS<2:0>的值也可改变。
数据延迟电路17和选通延迟电路18的延迟时间也可基于第一延迟控制代码DCTR_DQ<2:0>和第二延迟控制代码DCTR_DQS<2:0>的改变而改变。
在完成第一延迟控制代码DCTR_DQ<2:0>和第二延迟控制代码DCTR_DQS<2:0>中的延迟时间的控制之后，控制器501可向半导体装置3提供写命令和数据。
通过控制第一延迟控制代码DCTR_DQ<2:0>和第二延迟控制代码DCTR_DQS<2:0>的延迟时间，内部选通信号DQS_IN和内部数据信号DQ_IN可在期望的定时彼此匹配。
因此，内部选通信号DQS_IN和内部数据信号DQ_IN可在期望的定时彼此匹配，以使得可利用足够的余量准确地锁存内部数据信号DQ_IN。
本教导的上述实施方式旨在示出而非限制本教导。各种替代方式和等同方式是可能的。本教导不限于本文所描述的实施方式。本教导也不限于任何特定类型的半导体装置。其它添加、减少或修改鉴于本公开是显而易见的，并且旨在落入所附权利要求的范围内。
相关申请的交叉引用
本申请要求2019年8月21日提交于韩国知识产权局的韩国申请号10-2019-0102607的优先权，其整体通过引用并入本文。

Claims (19)

1.一种半导体装置，该半导体装置包括：
彼此电连接的多个层叠的管芯，其中，多个所述层叠的管芯中的每一个包括：
数据路径，该数据路径被配置为发送数据信号；
选通路径，该选通路径被配置为发送数据选通信号；
层叠信息生成电路，该层叠信息生成电路被配置为生成表示所述层叠的管芯的数量的层叠信息；以及
延迟控制电路，该延迟控制电路被配置为基于所述层叠信息来控制所述数据路径和所述选通路径中的至少一个的延迟时间。
2.根据权利要求1所述的半导体装置，其中，所述层叠信息生成电路包括所述半导体装置的至少一个焊盘。
3.根据权利要求2所述的半导体装置，其中，所述至少一个焊盘包括在所述半导体装置的正常模式下不使用的焊盘。
4.根据权利要求1所述的半导体装置，其中，所述层叠信息生成电路包括所述半导体装置的至少一个焊盘，其中，所述至少一个焊盘基于所述层叠的管芯的数量来接合到电源电压端子和接地电压端子中的任一个。
5.根据权利要求1所述的半导体装置，其中，所述层叠信息生成电路包括基于所述层叠信息的值编程的熔丝组。
6.根据权利要求1所述的半导体装置，其中，所述数据路径包括：
输入缓冲器，该输入缓冲器被配置为接收所述数据信号以生成内部数据信号；以及
数据延迟电路，该数据延迟电路被配置为将所述内部数据信号延迟基于所述延迟控制电路的输出而改变的时间并输出所述内部数据信号。
7.根据权利要求1所述的半导体装置，其中，所述选通路径包括：
输入缓冲器，该输入缓冲器被配置为接收所述数据选通信号以生成内部选通信号；以及
选通延迟电路，该选通延迟电路被配置为将所述内部选通信号延迟基于所述延迟控制电路的输出而改变的时间并输出所述内部选通信号。
8.根据权利要求1所述的半导体装置，其中，所述延迟控制电路被配置为生成第一延迟控制代码以及具有与所述第一延迟控制代码的值相反的值的第二延迟控制代码，并且
所述延迟控制电路被配置为使用所述第一延迟控制代码和所述第二延迟控制代码来按反比关系控制所述数据路径和所述选通路径的延迟时间。
9.一种半导体装置，该半导体装置包括：
彼此电连接的多个层叠的管芯，其中，多个所述层叠的管芯中的每一个包括：
数据路径，该数据路径被配置为发送数据信号；
选通路径，该选通路径被配置为发送数据选通信号；
延迟控制电路，该延迟控制电路被配置为基于表示所述层叠的管芯的数量的层叠信息来控制所述数据路径和所述选通路径中的至少一个的延迟时间；以及
层叠信息处理电路，该层叠信息处理电路被配置为接收所述层叠信息作为地址信号并向所述延迟控制电路提供所接收的层叠信息。
10.根据权利要求9所述的半导体装置，其中，所述半导体装置包括多个焊盘，
所述层叠信息处理电路被配置为基于通过所述多个焊盘中的任一个提供的命令循环使能信号来识别层叠信息写命令，并且
所述层叠信息处理电路被配置为基于通过所述多个焊盘当中的另一焊盘提供的地址循环使能信号来接收通过所述多个焊盘当中的DQ焊盘提供的所述层叠信息。
11.根据权利要求9所述的半导体装置，其中，所述数据路径包括：
输入缓冲器，该输入缓冲器被配置为接收所述数据信号以生成内部数据信号；以及
数据延迟电路，该数据延迟电路被配置为将所述内部数据信号延迟基于所述延迟控制电路的输出而改变的时间并输出所述内部数据信号。
12.根据权利要求9所述的半导体装置，其中，所述选通路径包括：
输入缓冲器，该输入缓冲器被配置为接收所述数据选通信号以生成内部选通信号；以及
选通延迟电路，该选通延迟电路被配置为将所述内部选通信号延迟基于所述延迟控制电路的输出而改变的时间并输出所述内部选通信号。
13.根据权利要求9所述的半导体装置，其中，所述延迟控制电路被配置为生成第一延迟控制代码以及具有与所述第一延迟控制代码的值相反的值的第二延迟控制代码，并且
所述延迟控制电路被配置为使用所述第一延迟控制代码和所述第二延迟控制代码来按反比关系控制所述数据路径和所述选通路径的延迟时间。
14.一种半导体系统，该半导体系统包括：
半导体装置，该半导体装置包括彼此电连接的多个层叠的管芯，其中，多个所述层叠的管芯中的每一个被配置为基于表示所述层叠的管芯的数量的层叠信息来控制用于发送数据信号的数据路径的延迟时间和用于发送数据选通信号的选通路径的延迟时间；以及
控制器，该控制器被配置为向所述半导体装置提供所述层叠信息。
15.根据权利要求14所述的半导体系统，其中，所述控制器被配置为通过所述半导体装置的多个焊盘当中的备用焊盘来接收所述层叠信息。
16.根据权利要求14所述的半导体系统，其中，所述半导体装置包括延迟控制电路，该延迟控制电路被配置为基于所述层叠信息来控制所述数据路径和所述选通路径中的至少一个的延迟时间。
17.根据权利要求14所述的半导体系统，其中，所述控制器被配置为基于层叠信息写命令来向所述半导体装置提供所述层叠信息作为地址信号。
18.根据权利要求17所述的半导体系统，其中，所述半导体装置包括：
延迟控制电路，该延迟控制电路被配置为基于所述层叠信息来控制所述数据路径和所述选通路径中的至少一个的延迟时间；以及
层叠信息处理电路，该层叠信息处理电路被配置为接收所述层叠信息作为所述地址信号并向所述延迟控制电路提供所接收的层叠信息。
19.根据权利要求18所述的半导体系统，其中，所述层叠信息处理电路被配置为基于通过多个焊盘中的任一个提供的命令循环使能信号来识别所述层叠信息写命令，并且
所述层叠信息处理电路被配置为基于通过多个所述焊盘当中的另一焊盘提供的地址循环使能信号来接收通过多个所述焊盘当中的DQ焊盘提供的所述层叠信息。
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