KR102449034B1 - 반도체 장치 - Google Patents
반도체 장치 Download PDFInfo
- Publication number
- KR102449034B1 KR102449034B1 KR1020160006435A KR20160006435A KR102449034B1 KR 102449034 B1 KR102449034 B1 KR 102449034B1 KR 1020160006435 A KR1020160006435 A KR 1020160006435A KR 20160006435 A KR20160006435 A KR 20160006435A KR 102449034 B1 KR102449034 B1 KR 102449034B1
- Authority
- KR
- South Korea
- Prior art keywords
- command
- internal
- address
- signal
- chip
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
- G11C7/109—Control signal input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
- G11C5/144—Detection of predetermined disconnection or reduction of power supply, e.g. power down or power standby
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/12—Apparatus or processes for interconnecting storage elements, e.g. for threading magnetic cores
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/06—Address interface arrangements, e.g. address buffers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
- G11C29/023—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in clock generator or timing circuitry
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/08—Control thereof
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
- G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Power Engineering (AREA)
- Dram (AREA)
- Polarising Elements (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
- Crystals, And After-Treatments Of Crystals (AREA)
Abstract
외부 클럭, 외부 커맨드, 및 외부 어드레스를 입력 받아 출력하는 외부 신호 입력부; 마스터 인에이블 신호에 응답하여 상기 외부 신호 입력부의 출력 신호를 내부 클럭, 내부 커맨드, 및 내부 어드레스로서 출력하는 복수개의 제 1 신호 전달부; 상기 내부 커맨드를 상기 내부 클럭의 설정된 주기만큼 지연시켜 출력하는 커맨드 지연부; 상기 마스터 인에이블 신호에 응답하여 상기 커맨드 지연부의 출력 신호를 지연 커맨드로서 출력하는 제 2 신호 전달부; 및 상기 내부 커맨드에 응답하여 상기 내부 어드레스를 래치하고, 래치된 신호를 상기 지연 커맨드에 응답하여 래치 어드레스로서 출력하는 어드레스 래치부를 구비한 칩을 포함한다.
Description
본 발명은 반도체 집적 회로에 관한 것으로, 보다 구체적으로는 반도체 장치에 관한 것이다.
반도체 장치는 대용량화 구현을 위하여, 칩을 적층하여 이용하고 있다. 적층된 칩을 포함하는 반도체 장치의 전력 소모를 줄이기 위한 개발이 계속되고 있다.
본 발명은 전력 소모를 줄일 수 있는 반도체 장치를 제공하기 위한 것이다.
본 발명의 실시예에 따른 반도체 장치는 외부 클럭, 외부 커맨드, 및 외부 어드레스를 입력 받아 출력하는 외부 신호 입력부; 마스터 인에이블 신호에 응답하여 상기 외부 신호 입력부의 출력 신호를 내부 클럭, 내부 커맨드, 및 내부 어드레스로서 출력하는 복수개의 제 1 신호 전달부; 상기 내부 커맨드를 상기 내부 클럭의 설정된 주기만큼 지연시켜 출력하는 커맨드 지연부; 상기 마스터 인에이블 신호에 응답하여 상기 커맨드 지연부의 출력 신호를 지연 커맨드로서 출력하는 제 2 신호 전달부; 및 상기 내부 커맨드에 응답하여 상기 내부 어드레스를 래치하고, 래치된 신호를 상기 지연 커맨드에 응답하여 래치 어드레스로서 출력하는 어드레스 래치부를 구비한 칩을 포함한다.
본 발명의 실시예에 따른 반도체 장치는 외부 클럭, 외부 커맨드, 및 외부 어드레스를 입력 받아 출력하는 제 1 외부 신호 입력부, 마스터 인에이블 신호에 응답하여 상기 제 1 외부 신호 입력부의 출력 신호를 제 1 내부 클럭, 제 1 내부 커맨드, 및 제 1 내부 어드레스로서 출력하는 제 1 내지 제 3 신호 전달부, 상기 제 1 내부 커맨드를 상기 제 1 내부 클럭의 설정된 주기만큼 지연시켜 출력하는 제 1 커맨드 지연부, 상기 마스터 인에이블 신호에 응답하여 상기 제 1 커맨드 지연부의 출력 신호를 제 1 지연 커맨드로서 출력하는 제 4 신호 전달부, 및 상기 제 1 내부 커맨드에 응답하여 상기 제 1 내부 어드레스를 래치하고, 상기 제 1 지연 커맨드에 응답하여 래치된 신호를 제 1 래치 어드레스로서 출력하는 제 1 어드레스 래치부를 포함하는 제 1 칩; 제 2 외부 신호 입력부, 상기 마스터 인에이블 신호에 응답하여 상기 제 2 외부 신호 입력부의 출력 신호를 제 2 내부 클럭, 제 2 내부 커맨드, 및 제 2 내부 어드레스로서 출력하는 제 5 내지 제 7 신호 전달부, 상기 제 2 내부 커맨드를 상기 제 2 내부 클럭의 설정된 주기만큼 지연시켜 출력하는 제 2 커맨드 지연부, 상기 마스터 인에이블 신호에 응답하여 상기 제 2 커맨드 지연부의 출력 신호를 제 2 지연 커맨드로서 출력하는 제 8 신호 전달부, 및 상기 제 2 내부 커맨드에 응답하여 상기 제 2 내부 어드레스를 래치하고, 상기 제 2 지연 커맨드에 응답하여 래치된 신호를 제 2 래치 어드레스로서 출력하는 제 2 어드레스 래치부를 포함하는 제 2 칩; 및 상기 제 1 칩의 상기 제 1 내부 어드레스, 상기 제 1 내부 커맨드, 및 상기 제 1 지연 커맨드를 상기 제 2 칩의 상기 제 2 내부 어드레스, 상기 제 2 내부 커맨드, 및 상기 제 2 지연 커맨드로서 전달하는 복수개의 실리콘 관통 전극을 포함한다.
본 발명의 실시예에 따른 반도체 장치는 외부 어드레스, 외부 커맨드, 및 외부 클럭을 입력 받아 제 1 내부 어드레스, 제 1 내부 커맨드, 및 제 1 외부 클럭을 생성하며, 상기 제 1 내부 클럭 및 상기 제 1 내부 커맨드에 응답하여 제 1 지연 커맨드를 생성하고, 상기 제 1 내부 커맨드, 상기 제 1 내부 어드레스 및 상기 제 1 지연 커맨드에 응답하여 제 1 래치 어드레스를 생성하는 제 1 칩; 및 상기 제 1 칩으로부터 상기 제 1 내부 커맨드, 상기 제 1 내부 어드레스, 및 상기 제 1 지연 커맨드를 전달받고, 상기 제 1 내부 커맨드, 상기 제 1 내부 어드레스, 및 상기 제 1 지연 커맨드에 응답하여 제 2 래치 어드레스를 생성하는 제 2 칩을 포함한다.
본 발명에 따른 반도체 장치는 전력 소모를 감소시킬 수 있는 장점이 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 구성도,
도 2는 도 1의 신호 전달부의 구성도이다.
도 2는 도 1의 신호 전달부의 구성도이다.
본 발명의 실시예에 따른 반도체 장치는 도 1에 도시된 바와 같이, 실리콘 관통 전극(TSV, Through Silicon Via)으로 전기적으로 연결되고 적층된 제 1 칩(100) 및 제 2 칩(200)을 포함할 수 있다.
상기 제 1 칩(100)은 제 1 외부 신호 입력부(110), 제 1 커맨드 지연부(120), 제 1 어드레스 래치부(130), 제 1 내부 신호 처리부(140) 및 제 1 내지 제 4 신호 전달부(151, 152, 153, 154)를 포함할 수 있다.
상기 제 1 외부 신호 입력부(110)는 외부 장비 예를 들어, 컨트롤러(미도시)로부터 입력되는 외부 제어 신호들을 입력 받아 반도체 장치 내부로 전달할 수 있다. 이때, 상기 외부 제어 신호들은 외부 어드레스(ADD_ext), 외부 커맨드(CMD_ext), 및 외부 클럭(CLK_ext)을 포함할 수 있다.
상기 제 1 외부 신호 입력부(110)는 제 1 클럭 입력부(111), 제 1 커맨드 입력부(112), 및 제 1 어드레스 입력부(113)를 포함할 수 있다.
상기 제 1 클럭 입력부(111)는 상기 외부 클럭(CLK_ext)을 입력 받아 버퍼링하여 상기 제 1 칩(100) 내부로 출력할 수 있다. 상기 제 1 클럭 입력부(111)는 클럭 버퍼를 포함할 수 있다.
상기 제 1 커맨드 입력부(112)는 상기 외부 커맨드(CMD_ext)를 입력 받아 버퍼링하고 디코딩하여 상기 제 1 칩(100) 내부로 출력할 수 있다. 상기 제 1 커맨드 입력부(112)는 커맨드 버퍼 및 커맨드 디코더를 포함할 수 있다.
상기 제 1 어드레스 입력부(113)는 상기 외부 어드레스(ADD_ext)를 입력 받아 버퍼링하여 상기 제 1 칩(100) 내부로 출력할 수 있다.
상기 제 1 커맨드 지연부(120)는 제 1 내부 커맨드(CMD_int1)를 지연시켜 출력할 수 있다. 예를 들어, 상기 제 1 커맨드 지연부(120)는 상기 제 1 내부 커맨드(CMD_int1)를 제 1 내부 클럭(CLK_int1)의 설정된 주기만큼 지연시켜 출력할 수 있다.
상기 제 1 어드레스 래치부(130)는 상기 제 1 내부 커맨드(CMD_int1) 및 제 1 지연 커맨드(CMD_d1)에 응답하여 제 1 내부 어드레스(ADD_int1)를 래치하고, 래치된 신호를 제 1 래치 어드레스(ADD_L1)로서 출력할 수 있다. 예를 들어, 상기 제 1 어드레스 래치부(130)는 상기 제 1 내부 커맨드(CMD_int1)에 응답하여 상기 제 1 내부 어드레스(ADD_int1)를 입력 받아 래치할 수 있고, 래치된 신호를 상기 제 1 지연 커맨드(CMD_d1)에 응답하여 상기 제 1 래치 어드레스(ADD_L1)로서 출력할 수 있다.
상기 제 1 내부 신호 처리부(140)는 상기 제 1 래치 어드레스(ADD_L1) 및 상기 제 1 지연 커맨드(CMD_d1)에 응답하여 상기 제 1 칩(100)의 동작에 필요한 신호들을 생성할 수 있다. 예를 들어, 상기 제 1 내부 신호 처리부(140)는 상기 제 1 래치 어드레스(ADD_L1)를 디코딩하여 신호가 입력될 회로들의 위치 예를 들어, 데이터 저장 영역(미도시)에 데이터가 입출력될 위치를 지정할 수 있는 어드레스 디코딩 신호를 생성할 수 있다. 또한 상기 제 1 내부 신호 처리부(140)는 상기 제 1 지연 커맨드(CMD_d1)를 디코딩하여 상기 제 1 칩(100)의 동작 예를 들어, 리드, 라이트, 및 리프레쉬등의 동작을 수행하도록 제어 신호들을 생성할 수 있다.
상기 제 1 내부 신호 처리부(140)는 제 1 커맨드 처리부(141) 및 제 1 어드레스 디코더(142)를 포함할 수 있다.
상기 제 1 커맨드 처리부(141)는 상기 제 1 지연 커맨드(CMD_d1)에 응답하여 상기 제 1 칩(100)의 동작에 필요한 제어 신호들을 생성할 수 있다.
상기 제 1 어드레스 디코더(142)는 상기 제 1 래치 어드레스(ADD_L1)를 디코딩하여 데이터가 입출력될 데이터 저장 영역의 위치를 설정할 수 있다.
상기 제 1 신호 전달부(151)는 마스터 인에이블 신호(M_en)에 응답하여 상기 제 1 클럭 입력부(111)의 출력을 상기 제 1 내부 클럭(CLK_int1)으로서 출력할 수 있다. 예를 들어, 상기 제 1 신호 전달부(151)는 상기 마스터 인에이블 신호(M_en)가 인에이블되면 상기 제 1 클럭 입력부(111)의 출력을 상기 제 1 내부 클럭(CLK_int1)으로서 출력할 수 있다. 또한 상기 제 1 신호 전달부(151)는 상기 마스터 인에이블 신호(M_en)가 디스에이블되면 상기 제 1 클럭 입력부(111)의 출력이 상기 제 1 내부 클럭(CLK_int1)으로서 출력되는 것을 차단할 수 있다.
상기 제 2 신호 전달부(152)는 상기 마스터 인에이블 신호(M_en)에 응답하여 상기 제 1 커맨드 입력부(112)의 출력을 상기 제 1 내부 커맨드(CMD_int1)로서 출력할 수 있다. 예를 들어, 상기 제 2 신호 전달부(152)는 상기 마스터 인에이블 신호(M_en)가 인에이블되면 상기 제 1 커맨드 입력부(112)의 출력을 상기 제 1 내부 커맨드(CMD_int1)로서 출력할 수 있다. 또한 상기 제 2 신호 전달부(152)는 상기 마스터 인에이블 신호(M_en)가 디스에이블되면 상기 제 1 커맨드 입력부(112)의 출력이 상기 제 1 내부 커맨드(CMD_int1)로서 출력되는 것을 차단할 수 있다.
상기 제 3 신호 전달부(153)는 상기 마스터 인에이블 신호(M_en)에 응답하여 상기 제 1 어드레스 입력부(113)의 출력을 상기 제 1 내부 어드레스(ADD_int1)로서 출력할 수 있다. 예를 들어, 상기 제 3 신호 전달부(153)는 상기 마스터 인에이블 신호(M_en)가 인에이블되면 상기 제 1 어드레스 입력부(113)의 출력을 상기 제 1 내부 어드레스(ADD_int1)로서 출력할 수 있다. 또한 상기 제 3 신호 전달부(153)는 상기 마스터 인에이블 신호(M_en)가 디스에이블되면 상기 제 1 어드레스 입력부(113)의 출력이 상기 제 1 내부 어드레스(ADD_int1)로서 출력되는 것을 차단할 수 있다.
상기 제 4 신호 전달부(154)는 상기 마스터 인에이블 신호(M_en)에 응답하여 상기 제 1 커맨드 지연부(120)의 출력을 상기 제 1 지연 커맨드(CMD_d1)로서 출력할 수 있다. 예를 들어, 상기 제 4 신호 전달부(154)는 상기 마스터 인에이블 신호(M_en)가 인에이블되면 상기 제 1 커맨드 지연부(120)의 출력을 상기 제 1 지연 커맨드(CMD_d1)로서 출력할 수 있다. 또한 상기 제 4 신호 전달부(154)는 상기 마스터 인에이블 신호(M_en)가 디스에이블되면 상기 제 1 커맨드 지연부(120)의 출력이 상기 제 1 지연 커맨드(CMD_d1)로서 출력되는 것을 차단할 수 있다.
상기 제 2 칩(200)은 상기 제 1 칩(100)에 적층되고, 상기 제 1 칩(100)과 상기 제 2 칩(200)은 제 1 내지 제 3 실리콘 관통 전극(TSV1, TSV2, TSV3)을 통해 전기적으로 연결될 수 있다. 이때, 상기 제 1 실리콘 관통 전극(TSV1)은 상기 제 1 칩(100)의 상기 제 1 내부 어드레스(ADD_int1)를 상기 제 2 칩(200)의 제 2 내부 어드레스(ADD_int2)로서 출력할 수 있다. 상기 제 2 실리콘 관통 전극(TSV2)은 상기 제 1 칩(100)의 상기 제 1 내부 커맨드(CMD_int1)를 상기 제 2 칩의 제 2 내부 커맨드(CMD_int2)로서 출력할 수 있다. 상기 제 3 실리콘 관통 전극(TSV3)은 상기 제 1 칩(100)의 상기 제 1 지연 커맨드(CMD_d1)를 상기 제 2 칩(200)의 제 2 지연 커맨드(CMD_d2)로서 출력할 수 있다.
상기 제 2 칩(200)은 제 2 외부 신호 입력부(210), 제 2 커맨드 지연부(220), 제 2 어드레스 래치부(230), 제 2 내부 신호 처리부(240) 및 제 5 내지 제 8 신호 전달부(251, 252, 253, 254)를 포함할 수 있다.
상기 제 2 외부 신호 입력부(210)는 외부 장비 예를 들어, 컨트롤러(미도시)로부터 입력되는 외부 제어 신호들을 입력 받아 반도체 장치 내부로 전달할 수 있다. 이때, 상기 외부 제어 신호들은 상기 외부 어드레스(ADD_ext), 상기 외부 커맨드(CMD_ext), 및 상기 외부 클럭(CLK_ext)을 포함할 수 있다.
상기 제 2 외부 신호 입력부(210)는 제 2 클럭 입력부(211), 제 2 커맨드 입력부(212), 및 제 2 어드레스 입력부(213)를 포함할 수 있다.
상기 제 2 클럭 입력부(211)는 상기 외부 클럭(CLK_ext)을 입력 받아 버퍼링하여 상기 제 2 칩(200) 내부로 출력할 수 있다. 상기 제 2 클럭 입력부(211)는 클럭 버퍼를 포함할 수 있다.
상기 제 2 커맨드 입력부(212)는 상기 외부 커맨드(CMD_ext)를 입력 받아 버퍼링하고 디코딩하여 상기 제 2 칩(200) 내부로 출력할 수 있다. 상기 제 2 커맨드 입력부(212)는 커맨드 버퍼 및 커맨드 디코더를 포함할 수 있다.
상기 제 2 어드레스 입력부(213)는 상기 외부 어드레스(ADD_ext)를 입력 받아 버퍼링하여 상기 제 2 칩(200) 내부로 출력할 수 있다.
상기 제 2 커맨드 지연부(220)는 상기 제 2 내부 커맨드(CMD_int2)를 지연시켜 출력할 수 있다. 예를 들어, 상기 제 2 커맨드 지연부(220)는 상기 제 2 내부 커맨드(CMD_int2)를 제 2 내부 클럭(CLK_int2)의 설정된 주기만큼 지연시켜 출력할 수 있다.
상기 제 2 어드레스 래치부(230)는 상기 제 2 내부 커맨드(CMD_int2) 및 제 2 지연 커맨드(CMD_d2)에 응답하여 제 2 내부 어드레스(ADD_int2)를 래치하고, 래치된 신호를 제 2 래치 어드레스(ADD_L2)로서 출력할 수 있다. 예를 들어, 상기 제 2 어드레스 래치부(230)는 상기 제 2 내부 커맨드(CMD_int2)에 응답하여 상기 제 2 내부 어드레스(ADD_int2)를 입력 받아 래치할 수 있고, 래치된 신호를 상기 제 2 지연 커맨드(CMD_d2)에 응답하여 상기 제 2 래치 어드레스(ADD_L2)로서 출력할 수 있다.
상기 제 2 내부 신호 처리부(240)는 상기 제 2 래치 어드레스(ADD_L2) 및 상기 제 2 지연 커맨드(CMD_d2)에 응답하여 상기 제 2 칩(200)의 동작에 필요한 신호들을 생성할 수 있다. 예를 들어, 상기 제 2 내부 신호 처리부(240)는 상기 제 2 래치 어드레스(ADD_L2)를 디코딩하여 신호가 입력될 회로들의 위치 예를 들어, 데이터 저장 영역(미도시)에 데이터가 입출력될 위치를 지정할 수 있는 어드레스 디코딩 신호를 생성할 수 있다. 또한 상기 제 2 내부 신호 처리부(240)는 상기 제 2 지연 커맨드(CMD_d2)를 디코딩하여 상기 제 2 칩(200)의 동작 예를 들어, 리드, 라이트, 및 리프레쉬등의 동작을 수행하도록 제어 신호들을 생성할 수 있다.
상기 제 2 내부 신호 처리부(240)는 제 2 커맨드 처리부(241) 및 제 2 어드레스 디코더(242)를 포함할 수 있다.
상기 제 2 커맨드 처리부(241)는 상기 제 2 지연 커맨드(CMD_d2)에 응답하여 상기 제 2 칩(100)의 동작에 필요한 제어 신호들을 생성할 수 있다.
상기 제 2 어드레스 디코더(242)는 상기 제 2 래치 어드레스(ADD_L2)를 디코딩하여 데이터가 입출력될 데이터 저장 영역의 위치를 설정할 수 있다.
상기 제 5 신호 전달부(251)는 상기 마스터 인에이블 신호(M_en)에 응답하여 상기 제 2 클럭 입력부(211)의 출력을 상기 제 2 내부 클럭(CLK_int2)으로서 출력할 수 있다. 예를 들어, 상기 제 5 신호 전달부(251)는 상기 마스터 인에이블 신호(M_en)가 인에이블되면 상기 제 2 클럭 입력부(211)의 출력을 상기 제 2 내부 클럭(CLK_int2)으로서 출력할 수 있다. 또한 상기 제 2 신호 전달부(251)는 상기 마스터 인에이블 신호(M_en)가 디스에이블되면 상기 제 2 클럭 입력부(211)의 출력이 상기 제 2 내부 클럭(CLK_int2)으로서 출력되는 것을 차단할 수 있다.
상기 제 6 신호 전달부(252)는 상기 마스터 인에이블 신호(M_en)에 응답하여 상기 제 2 커맨드 입력부(212)의 출력을 상기 제 2 내부 커맨드(CMD_int2)로서 출력할 수 있다. 예를 들어, 상기 제 6 신호 전달부(252)는 상기 마스터 인에이블 신호(M_en)가 인에이블되면 상기 제 2 커맨드 입력부(212)의 출력을 상기 제 2 내부 커맨드(CMD_int2)로서 출력할 수 있다. 또한 상기 제 6 신호 전달부(252)는 상기 마스터 인에이블 신호(M_en)가 디스에이블되면 상기 제 2 커맨드 입력부(212)의 출력이 상기 제 2 내부 커맨드(CMD_int2)로서 출력되는 것을 차단할 수 있다.
상기 제 7 신호 전달부(253)는 상기 마스터 인에이블 신호(M_en)에 응답하여 상기 제 2 어드레스 입력부(213)의 출력을 상기 제 2 내부 어드레스(ADD_int2)로서 출력할 수 있다. 예를 들어, 상기 제 7 신호 전달부(253)는 상기 마스터 인에이블 신호(M_en)가 인에이블되면 상기 제 2 어드레스 입력부(213)의 출력을 상기 제 2 내부 어드레스(ADD_int2)로서 출력할 수 있다. 또한 상기 제 7 신호 전달부(253)는 상기 마스터 인에이블 신호(M_en)가 디스에이블되면 상기 제 2 어드레스 입력부(213)의 출력이 상기 제 2 내부 어드레스(ADD_int2)로서 출력되는 것을 차단할 수 있다.
상기 제 8 신호 전달부(254)는 상기 마스터 인에이블 신호(M_en)에 응답하여 상기 제 2 커맨드 지연부(220)의 출력을 상기 제 2 지연 커맨드(CMD_d2)로서 출력할 수 있다. 예를 들어, 상기 제 8 신호 전달부(254)는 상기 마스터 인에이블 신호(M_en)가 인에이블되면 상기 제 2 커맨드 지연부(220)의 출력을 상기 제 2 지연 커맨드(CMD_d2)로서 출력할 수 있다. 또한 상기 제 8 신호 전달부(254)는 상기 마스터 인에이블 신호(M_en)가 디스에이블되면 상기 제 2 커맨드 지연부(220)의 출력이 상기 제 2 지연 커맨드(CMD_d2)로서 출력되는 것을 차단할 수 있다.
이때, 상기 제 1 실리콘 관통 전극(TSV1)은 상기 제 1 칩(100)의 상기 제 3 신호 전달부(153)의 출력 즉, 상기 제 1 내부 어드레스(ADD_int1)가 상기 제 2 칩(200)의 제 2 내부 어드레스(ADD_int2)로서 출력될 수 있도록, 상기 제 3 신호 전달부(153)의 출력단과 상기 제 7 신호 전달부(253)의 출력단 사이에 상기 제 1 실리콘 관통 전극(TSV1)이 연결된다. 상기 제 2 실리콘 관통 전극(TSV2)은 상기 제 1 칩(100)의 상기 제 2 신호 전달부(152)의 출력 즉, 상기 제 1 내부 커맨드(CMD_int1)가 상기 제 2 칩(200)의 제 2 내부 커맨드(CMD_int2)로서 출력될 수 있도록, 상기 제 2 신호 전달부(152)의 출력단과 상기 제 6 신호 전달부(252)의 출력단 사이에 상기 제 2 실리콘 관통 전극(TSV2)이 연결된다. 상기 제 3 실리콘 관통 전극(TSV3)은 상기 제 1 칩(100)의 제 4 신호 전달부(154)의 출력 즉, 상기 제 1 지연 커맨드(CMD_d1)가 상기 제 2 칩(200)의 상기 제 2 지연 커맨드(CMD_d2)로서 출력될 수 있도록, 상기 제 4 신호 전달부(154)의 출력단과 상기 제 8 신호 전달부(254)의 출력단 사이에 상기 제 3 실리콘 관통 전극(TSV3)이 연결된다.
상기 제 1 내지 제 8 신호 전달부(151, 152, 153, 154, 251, 252, 253, 254)는 모두 상기 마스터 인에이블 신호(M_en)에 응답하여 자신에게 입력되는 신호를 출력하거나, 입력되는 신호를 출력하지 않도록 한다. 상기 제 1 내지 제 8 신호 전달부(151, 152, 153, 154, 251, 252, 253, 254) 각각은 입력되는 신호의 명칭만이 다를 뿐, 구성을 동일할 수 있다.
도 2에 개시된 바와 같이, 상기 제 1 내지 제 8 신호 전달부(151, 152, 153, 154, 251, 252, 253, 254) 각각의 실시예에 따른 구성은 제 1 및 제 2 인버터(IV1, IV2) 및 제어 인버터(IVC1)를 포함할 수 있다.
상기 제 1 인버터(IV1)는 입력 신호(IN_signal)를 입력 받는다. 상기 제 2 인버터(IV2)는 상기 마스터 인에이블 신호(M_en)를 입력 받는다. 상기 제어 인버터(IVC1)는 제 1 제어단에 상기 제 2 인버터(IV2)의 출력 신호를 입력 받고, 제 2 제어단에 상기 마스터 인에이블 신호(M_en)를 입력 받으며, 입력단에 상기 제 1 인버터(IV1)의 출력 신호를 입력 받아, 출력단에서 출력 신호(OUT_signal)를 출력한다.
도 2를 참조하여, 상기 제 1 신호 전달부(151)의 동작을 예를 들어 설명하면 다음과 같다.
상기 마스터 인에이블 신호(M_en)가 인에이블될 경우의 동작을 설명한다.
상기 제 1 인버터(IV1)는 상기 제 1 클럭 입력부(111)의 출력 신호를 반전시켜 출력한다.
상기 제 2 인버터(IV2)는 상기 마스터 인에이블 신호(M_en)를 반전시켜 출력한다.
상기 제어 인버터(IVC)는 제 1 제어단에 인에이블된 상기 마스터 인에이블 신호(M_en)가 반전되어 입력되고 상기 제 2 제어단에 상기 마스터 인에이블 신호(M_en)가 입력되면 활성화된다. 활성화된 상기 제어 인버터(IVC)는 상기 제 1 인버터(IV1)의 출력 신호를 반전시켜 상기 제 1 내부 클럭(CLK_int1)으로서 출력한다.
결국, 상기 제 1 신호 전달부(151)는 상기 마스터 인에이블 신호(M_en)가 인에이블되면 활성화되고, 활성화된 상기 제 1 신호 전달부(151)는 상기 제 1 클럭 입력부(111)의 출력을 상기 제 1 내부 클럭(CLK_int1)으로서 출력한다.
상기 마스터 인에이블 신호(M_en)가 디스에이블될 경우의 동작을 설명한다.
상기 제어 인버터(IVC1)는 제 1 제어단에 디스에이블된 상기 마스터 인에이블 신호(M_en)가 반전되어 입력되고 제 2 제어단에 디스에이블된 상기 마스터 인에이블 신호(M_en)가 입력되면 비활성화된다. 비활성화된 상기 제어 인버터(IVC1)는 상기 제 1 인버터(IV1)의 출력 신호가 상기 제 1 내부 클럭(CLK_int1)으로 출력되는 것을 차단한다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 장치의 동작을 설명하면 다음과 같다.
제 2 칩(200)은 제 1 칩(100) 위에 적층되고, 상기 제 1 칩(100)은 마스터 칩으로서 동작하며, 상기 제 2 칩(200)은 슬레이브 칩으로서 동작한다. 이때, 상기 마스터 칩인 상기 제 1 칩(100)은 외부 장치(컨트롤러)에 연결되어 상기 제 1 칩(100) 및 제 2 칩(200) 내부에 상기 컨트롤러의 제어 신호들을 전달할 수 있다. 상기 마스터 칩인 상기 제 1 칩(100)의 마스터 인에이블 신호(M_en)는 인에이블되고, 상기 슬레이브 칩인 상기 제 2 칩(200)의 상기 마스터 인에이블 신호(M_en)는 디스에이블된다.
상기 제 1 칩(100)에는 인에이블된 상기 마스터 인에이블 신호(M_en)가 제공되며, 상기 제 2 칩(200)에는 디스에이블된 상기 마스터 인에이블 신호(M_en)가 제공된다.
마스터 칩인 상기 제 1 칩(100)은 컨트롤러로부터 제어 신호인 외부 어드레스(ADD_ext), 외부 커맨드(CMD_ext), 및 외부 클럭(CLK_ext)을 제공 받는다. 상기 제 1 칩(100)의 내부 동작은 다음과 같다.
상기 제 1 클럭 입력부(111)는 상기 외부 클럭(CLK_ext)을 버퍼링하여 출력한다.
상기 제 1 커맨드 입력부(112)는 상기 외부 커맨드(CMD_ext)를 버퍼링하고 디코딩하여 출력한다.
상기 제 1 어드레스 입력부(113)는 상기 외부 어드레스(ADD_ext)를 버퍼링하여 출력한다.
인에이블된 상기 마스터 인에이블 신호(M_en)를 제공 받는 제 1 신호 전달부(151)는 상기 제 1 클럭 입력부(111)의 출력 신호를 제 1 내부 클럭(CLK_int1)으로서 출력한다.
인에이블된 상기 마스터 인에이블 신호(M_en)를 제공 받는 제 2 신호 전달부(152)는 상기 제 1 커맨드 입력부(112)의 출력 신호를 제 1 내부 커맨드(CMD_int1)로서 출력한다.
인에이블된 상기 마스터 인에이블 신호(M_en)를 제공 받는 제 3 신호 전달부(153)는 상기 제 1 어드레스 입력부(113)의 출력 신호를 제 1 내부 어드레스(ADD_int1)로서 출력한다.
제 1 커맨드 지연부(120)는 상기 제 1 내부 클럭(CLK_int1)의 설정된 주기만큼 상기 제 1 내부 커맨드(CMD_int1)를 지연시킨다.
인에이블된 상기 마스터 인에이블 신호(M_en)를 제공 받는 제 4 신호 전달부(154)는 상기 제 1 커맨드 지연부(120)의 출력 신호를 제 1 지연 커맨드(CMD_d1)로서 출력한다.
제 1 어드레스 래치부(130)는 상기 제 1 내부 커맨드(CMD_int1)에 응답하여 상기 제 1 내부 어드레스(ADD_int1)를 래치하고, 상기 제 1 지연 커맨드(CMD_d1)에 응답하여 래치된 신호를 제 1 래치 어드레스(ADD_L1)로서 출력한다.
제 1 커맨드 처리부(141)는 상기 제 1 지연 커맨드(CMD_d1)에 응답하여 동작한다.
제 1 어드레스 디코더(142)는 상기 제 1 래치 어드레스(ADD_L1)를 디코딩한다.
디스에이블된 상기 마스터 인에이블 신호(M_en)를 제공 받는 상기 제 2 칩(200)의 내부 동작은 다음과 같다.
슬레이브 칩으로 동작하는 상기 제 2 칩(200)에는 외부 장치인 컨트롤러로부터 상기 외부 클럭(CLK_ext), 상기 외부 커맨드(CMD_ext), 및 상기 외부 어드레스(ADD_ext)가 입력되지 않는다.
또한, 디스에이블된 상기 마스터 인에이블 신호(M_en)를 입력 받는 상기 제 5 내지 제 8 신호 전달부(251, 252, 253, 254)는 모두 비활성화된다.
비활성화된 상기 제 5 신호 전달부(251)는 제 2 클럭 입력부(211)의 출력 신호가 제 2 내부 클럭(CLK_int2)으로 출력되는 것을 차단한다.
비활성화된 상기 제 6 신호 전달부(252)는 제 2 커맨드 입력부(212)의 출력 신호가 제 2 내부 커맨드(CMD_int2)로 출력되는 것을 차단한다.
비활성화된 상기 제 7 신호 전달부(253)는 제 2 어드레스 입력부(213)의 출력 신호가 제 2 내부 어드레스(ADD_int2)로 출력되는 것을 차단한다.
비활성화된 상기 제 8 신호 전달부(254)는 제 2 커맨드 지연부(220)의 출력 신호가 제 2 지연 커맨드(CMD_d2)로 출력되는 것을 차단한다.
제 1 실리콘 관통 전극(TSV1)은 상기 제 1 칩(100)의 상기 제 1 내부 어드레스(ADD_int1)를 상기 제 2 칩(200)으로 전달하며, 전달된 신호는 상기 제 2 칩(200)에서 제 2 내부 어드레스(ADD_int2)로서 출력된다.
제 2 실리콘 관통 전극(TSV2)은 상기 제 1 칩(100)의 제 1 내부 커맨드(CMD_int1)를 상기 제 2 칩(200)으로 전달하며, 전달된 신호는 상기 제 2 칩(200)에서 제 2 내부 커맨드(CMD_int2)로서 출력된다.
제 3 실리콘 관통 전극(TSV3)은 상기 제 1 칩(100)의 제 1 지연 커맨드(CMD_d1)를 상기 제 2 칩(200)으로 전달하며, 전달된 신호는 상기 제 2 칩(200)에서 제 2 지연 커맨드(CMD_d2)로서 출력된다.
슬레이브 칩으로 동작하는 상기 제 2 칩(200)의 제 2 어드레스 래치부(230)는 상기 제 1 내지 제 3 실리콘 관통 전극(TSV1, TSV2, TSV3)을 통해 전달된 상기 제 2 내부 어드레스(ADD_int2), 상기 제 2 내부 커맨드(CMD_int2) 및 상기 제 2 지연 커맨드(CMD_d2)를 입력 받는다.
상기 제 2 어드레스 래치부(230)는 상기 제 2 내부 커맨드(CMD_int2)에 응답하여 상기 제 2 내부 어드레스(ADD_int2)를 래치하고, 래치된 신호를 상기 제 2 지연 커맨드(CMD_d2)에 응답하여 제 2 래치 어드레스(ADD_L2)로서 출력한다.
제 2 커맨드 처리부(241)는 상기 제 2 지연 커맨드(CMD_d2)에 응답하여 동작한다.
제 2 어드레스 디코더(142)는 상기 제 2 래치 어드레스(ADD_L2)를 디코딩한다.
슬레이브 칩의 동작을 수행하는 상기 제 2 칩(200)은 마스터 칩인 상기 제 1 칩(100)으로부터 전달되는 커맨드 및 어드레스에 응답하여 동작한다. 더욱 상세히 설명하면, 상기 제 2 칩(200)의 제 2 어드레스 래치부(230)는 상기 제 1 칩(100)으로부터 전달되는 상기 제 2내부 커맨드(CMD_int2), 상기 제 2 내부 어드레스(ADD_int2), 및 상기 제 2 지연 커맨드(CMD_d2)를 입력 받는다. 상기 제 2 어드레스 래치부(230)는 상기 제 2 내부 커맨드(CMD_int2)에 응답하여 상기 제 2 내부 어드레스(ADD_int2)를 래치하고, 래치된 신호를 상기 제 2 래치 어드레스(ADD_L2)로서 출력한다.
결국, 상기 제 2 칩(200)은 제 2 커맨드 지연부(220)를 동작시키지 않고, 상기 제 1 칩(100)으로부터 전달되는 상기 제 2 내부 커맨드(CMD_int2) 및 상기 제 2 지연 커맨드(CMD_d2)에 응답하여 상기 제 2 내부 어드레스(ADD_int2)를 래치하고, 래치된 신호를 상기 제 2 래치 어드레스(ADD_L2)로서 출력할 수 있다.
상기 제 2 칩(200)의 동작을 지시하는 제 2 커맨드 처리부(241), 및 제 2 어드레스 디코더(242)는 상기 제 1 칩(100)으로부터 전달되는 신호들(내부 커맨드, 내부 어드레스, 및 지연 커맨드)을 입력 받아 동작할 수 있으며, 상기 제 2칩(200)은 상기 제 2 커맨드 지연부(220)를 동작시키지 않고, 상기 제 1 칩(100)의 제 1 커맨드 지연부(120)가 상기 제 2 커맨드 지연부(220)의 기능을 대체할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
Claims (15)
- 외부 클럭, 외부 커맨드, 및 외부 어드레스를 버퍼링하는 외부 신호 입력부;
마스터 인에이블 신호에 응답하여 상기 외부 신호 입력부의 출력 신호를 내부 클럭, 내부 커맨드, 및 내부 어드레스로서 출력하는 복수개의 제 1 신호 전달부;
상기 내부 커맨드를 상기 내부 클럭의 설정된 주기만큼 지연시켜 출력하는 커맨드 지연부;
상기 마스터 인에이블 신호에 응답하여 상기 커맨드 지연부의 출력 신호를 지연 커맨드로서 출력하는 제 2 신호 전달부; 및
상기 내부 커맨드에 응답하여 상기 내부 어드레스를 래치하고, 래치된 신호를 상기 지연 커맨드에 응답하여 래치 어드레스로서 출력하는 어드레스 래치부를 구비한 칩을 포함하는 것을 특징으로 하는 반도체 장치. - ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서,
상기 마스터 인에이블 신호는
상기 칩이 마스터 칩으로 동작할 경우 인에이블되고,
상기 칩이 슬레이브 칩으로 동작할 경우 디스에이블되는 것을 특징으로 하는 반도체 장치. - ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈제 2 항에 있어서,
상기 복수개의 제 1 신호 전달부는
상기 마스터 인에이블 신호가 인에이블되면 상기 외부 신호 입력부의 출력 신호를 상기 내부 클럭, 상기 내부 커맨드, 및 상기 내부 어드레스로서 출력하고,
상기 마스터 인에이블 신호가 디스에이블되면 상기 외부 신호 입력부의 출력 신호가 상기 내부 클럭, 상기 내부 커맨드, 및 상기 내부 어드레스로서 출력되는 것을 차단하는 것을 특징으로 하는 반도체 장치. - ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈제 2 항에 있어서,
상기 제 2 신호 전달부는
상기 마스터 인에이블 신호가 인에이블되면 상기 커맨드 지연부의 출력 신호를 상기 지연 커맨드로서 출력하고,
상기 마스터 인에이블 신호가 디스에이블되면 상기 커맨드 지연부의 출력 신호가 상기 지연 커맨드로서 출력되는 것을 차단하는 것을 특징으로 하는 반도체 장치. - ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서,
상기 래치 어드레스를 디코딩하는 어드레스 디코더, 및
상기 지연 커맨드에 응답하여 동작하는 커맨드 처리부를 더 포함하는 것을 특징으로 하는 반도체 장치. - 외부 클럭, 외부 커맨드, 및 외부 어드레스를 버퍼링하는 제 1 외부 신호 입력부, 마스터 인에이블 신호에 응답하여 상기 제 1 외부 신호 입력부의 출력 신호를 제 1 내부 클럭, 제 1 내부 커맨드, 및 제 1 내부 어드레스로서 출력하는 제 1 내지 제 3 신호 전달부, 상기 제 1 내부 커맨드를 상기 제 1 내부 클럭의 설정된 주기만큼 지연시켜 출력하는 제 1 커맨드 지연부, 상기 마스터 인에이블 신호에 응답하여 상기 제 1 커맨드 지연부의 출력 신호를 제 1 지연 커맨드로서 출력하는 제 4 신호 전달부, 및 상기 제 1 내부 커맨드에 응답하여 상기 제 1 내부 어드레스를 래치하고, 상기 제 1 지연 커맨드에 응답하여 래치된 신호를 제 1 래치 어드레스로서 출력하는 제 1 어드레스 래치부를 포함하는 제 1 칩;
상기 외부 클럭, 상기 외부 커맨드 및 상기 외부 어드레스를 버퍼링하는 제 2 외부 신호 입력부, 상기 마스터 인에이블 신호에 응답하여 상기 제 2 외부 신호 입력부의 출력 신호를 제 2 내부 클럭, 제 2 내부 커맨드, 및 제 2 내부 어드레스로서 출력하는 제 5 내지 제 7 신호 전달부, 상기 제 2 내부 커맨드를 상기 제 2 내부 클럭의 설정된 주기만큼 지연시켜 출력하는 제 2 커맨드 지연부, 상기 마스터 인에이블 신호에 응답하여 상기 제 2 커맨드 지연부의 출력 신호를 제 2 지연 커맨드로서 출력하는 제 8 신호 전달부, 및 상기 제 2 내부 커맨드에 응답하여 상기 제 2 내부 어드레스를 래치하고, 상기 제 2 지연 커맨드에 응답하여 래치된 신호를 제 2 래치 어드레스로서 출력하는 제 2 어드레스 래치부를 포함하는 제 2 칩; 및
상기 제 1 칩의 상기 제 1 내부 어드레스, 상기 제 1 내부 커맨드, 및 상기 제 1 지연 커맨드를 상기 제 2 칩의 상기 제 2 내부 어드레스, 상기 제 2 내부 커맨드, 및 상기 제 2 지연 커맨드로서 전달하는 복수개의 실리콘 관통 전극을 포함하는 것을 특징으로 하는 반도체 장치. - ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈제 6 항에 있어서,
상기 제 1 칩이 마스터 칩으로 동작하고, 상기 제 2 칩이 슬레이브 칩으로 동작하면, 상기 제 1 칩의 상기 마스터 인에이블 신호는 인에이블되고, 상기 제 2 칩의 상기 마스터 인에이블 신호는 디스에이블되는 것을 특징으로 하는 반도체 장치. - ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈제 7 항에 있어서,
상기 제 1 칩은
상기 인에이블된 상기 마스터 인에이블 신호에 응답하여 상기 제 1 내지 제 3 신호 전달부가 상기 제 1 외부 신호 입력부의 출력 신호를 상기 제 1 내부 클럭, 상기 제 1 내부 커맨드, 및 상기 제 1 내부 어드레스로서 상기 제 1 커맨드 지연부, 및 상기 제 1 어드레스 래치부에 전달하고, 인에이블된 상기 마스터 인에이블 신호에 응답하여 상기 제 4 신호 전달부가 상기 제 1 커맨드 지연부의 출력 신호를 상기 제 1 지연 커맨드로서 상기 제 1 어드레스 래치부에 전달하도록 구성된 것을 특징으로 하는 반도체 장치. - ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈제 7 항에 있어서,
상기 제 2 칩은
상기 디스에이블된 상기 마스터 인에이블 신호에 응답하여 상기 제 5 내지 제 7 신호 전달부가 상기 제 2 외부 신호 입력부의 출력 신호를 상기 제 2 내부 클럭, 상기 제 2 내부 커맨드 및 상기 제 2 내부 어드레스로서 출력되는 것을 차단하고, 디스에이블된 상기 마스터 인에이블 신호에 응답하여 상기 제 8 신호 전달부가 상기 제 2 커맨드 지연부의 출력 신호를 상기 제 2 지연 커맨드로서 상기 제 2 어드레스 래치부에 전달하는 것을 차단하도록 구성된 것을 특징으로 하는 반도체 장치. - ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈제 9 항에 있어서,
상기 제 2 칩은
상기 복수개의 실리콘 관통 전극을 통해 상기 제 1 칩으로부터 전달되는 상기 제 1 내부 클럭, 상기 제 1 내부 커맨드, 및 상기 제 1 내부 어드레스를 상기 제 2 내부 클럭, 상기 제 2 내부 커맨드, 및 상기 제 2 내부 어드레스로서 입력 받는 상기 제 2 어드레스 래치부를 포함하도록 구성된 것을 특징으로 하는 반도체 장치. - 외부 어드레스, 외부 커맨드, 및 외부 클럭을 입력 받아 제 1 내부 어드레스, 제 1 내부 커맨드, 및 제 1 외부 클럭을 생성하며, 상기 제 1 내부 클럭 및 상기 제 1 내부 커맨드에 응답하여 제 1 지연 커맨드를 생성하고, 상기 제 1 내부 커맨드, 상기 제 1 내부 어드레스 및 상기 제 1 지연 커맨드에 응답하여 제 1 래치 어드레스를 생성하는 제 1 칩; 및
상기 제 1 칩으로부터 상기 제 1 내부 커맨드, 상기 제 1 내부 어드레스, 및 상기 제 1 지연 커맨드를 전달받고, 상기 제 1 내부 커맨드, 상기 제 1 내부 어드레스, 및 상기 제 1 지연 커맨드에 응답하여 제 2 래치 어드레스를 생성하는 제 2 칩을 포함하는 것을 특징으로 하는 반도체 장치. - ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈제 11 항에 있어서,
상기 제 1 칩과 상기 제 2 칩을 전기적으로 연결하여, 상기 제 1 칩의 제 1 내부 커맨드, 상기 제 1 내부 어드레스, 및 상기 제 1 지연 커맨드를 상기 제 2 칩으로 전달하는 복수개의 실리콘 관통 전극을 더 포함하는 것을 특징으로 하는 반도체 장치. - ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈제 11 항에 있어서,
상기 제 1 칩은
상기 외부 클럭, 상기 외부 커맨드, 및 상기 외부 클럭을 버퍼링하는 제 1 외부 신호 입력부,
마스터 인에이블 신호에 응답하여 상기 제 1 외부 신호 입력부의 출력 신호를 상기 제 1 내부 클럭, 상기 제 1 내부 커맨드, 및 상기 제 1 내부 어드레스로서 출력하는 복수개의 제 1 신호 전달부,
상기 제 1 내부 클럭 및 상기 제 1 내부 커맨드에 응답하여 상기 제 1 지연 커맨드를 생성하는 제 1 커맨드 지연부,
상기 마스터 인에이블 신호에 응답하여 상기 제 1 커맨드 지연부의 출력 신호를 상기 제 1 지연 커맨드로서 출력하는 제 2 신호 전달부, 및
상기 제 1 내부 커맨드, 상기 제 1 지연 커맨드, 및 상기 제 1 내부 어드레스에 응답하여 상기 제 1 래치 어드레스를 생성하는 제 1 어드레스 래치부를 포함하는 것을 특징으로 하는 반도체 장치. - ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈제 12 항에 있어서,
상기 제 2 칩은
상기 복수개의 실리콘 관통 전극을 통해 상기 제 1 칩으로부터 입력되는 상기 제 1 내부 커맨드, 상기 제 1 내부 어드레스 및 상기 제 1 지연 커맨드를 제 2 내부 커맨드, 제 2 내부 어드레스 및 제 2 지연 커맨드로서 입력 받는 제 2 어드레스 래치부를 포함하는 것을 특징으로 하는 반도체 장치. - ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈제 14 항에 있어서,
상기 제 2 어드레스 래치부는
상기 제 2 내부 커맨드에 응답하여 상기 제 2 내부 어드레스를 래치하고, 래치된 신호를 상기 제 2 지연 커맨드에 응답하여 상기 제 2 래치 어드레스로서 출력하는 것을 특징으로 하는 반도체 장치.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020160006435A KR102449034B1 (ko) | 2016-01-19 | 2016-01-19 | 반도체 장치 |
| US15/184,064 US9711195B1 (en) | 2016-01-19 | 2016-06-16 | Semiconductor device |
| US15/599,041 US9990970B2 (en) | 2016-01-19 | 2017-05-18 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020160006435A KR102449034B1 (ko) | 2016-01-19 | 2016-01-19 | 반도체 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20170087103A KR20170087103A (ko) | 2017-07-28 |
| KR102449034B1 true KR102449034B1 (ko) | 2022-09-30 |
Family
ID=59296308
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020160006435A KR102449034B1 (ko) | 2016-01-19 | 2016-01-19 | 반도체 장치 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US9711195B1 (ko) |
| KR (1) | KR102449034B1 (ko) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20090323436A1 (en) | 2008-06-27 | 2009-12-31 | Hynix Semiconductor Inc. | Refresh signal generating circuit |
| US20150041989A1 (en) | 2013-08-09 | 2015-02-12 | SK Hynix Inc. | Semiconductor appratus and semiconductor system using the same |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3319421B2 (ja) * | 1999-03-15 | 2002-09-03 | 日本電気株式会社 | 半導体集積回路装置 |
| JP2000285694A (ja) * | 1999-03-30 | 2000-10-13 | Mitsubishi Electric Corp | 半導体記憶装置および半導体記憶装置を搭載する半導体集積回路装置 |
| KR101103064B1 (ko) * | 2010-01-29 | 2012-01-06 | 주식회사 하이닉스반도체 | 반도체 장치 |
| KR20120070436A (ko) * | 2010-12-21 | 2012-06-29 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 |
| KR102161083B1 (ko) * | 2013-12-04 | 2020-10-05 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 |
| KR102207562B1 (ko) * | 2014-03-10 | 2021-01-27 | 에스케이하이닉스 주식회사 | 다양한 경로로 신호 입력이 가능한 적층 반도체 장치 및 반도체 시스템 |
-
2016
- 2016-01-19 KR KR1020160006435A patent/KR102449034B1/ko active IP Right Grant
- 2016-06-16 US US15/184,064 patent/US9711195B1/en active Active
-
2017
- 2017-05-18 US US15/599,041 patent/US9990970B2/en active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20090323436A1 (en) | 2008-06-27 | 2009-12-31 | Hynix Semiconductor Inc. | Refresh signal generating circuit |
| US20150041989A1 (en) | 2013-08-09 | 2015-02-12 | SK Hynix Inc. | Semiconductor appratus and semiconductor system using the same |
Also Published As
| Publication number | Publication date |
|---|---|
| US9990970B2 (en) | 2018-06-05 |
| US20170206940A1 (en) | 2017-07-20 |
| US20170256294A1 (en) | 2017-09-07 |
| KR20170087103A (ko) | 2017-07-28 |
| US9711195B1 (en) | 2017-07-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN105304141B (zh) | 包括共用校准参考电阻器的存储器的系统及其校准方法 | |
| CN106157996B (zh) | 半导体器件 | |
| US10545888B2 (en) | Data inversion circuit | |
| US9851903B2 (en) | Semiconductor devices and semiconductor systems including the same | |
| KR100799689B1 (ko) | 멀티 포트 반도체 장치 및 그 제어방법 | |
| CN110574111B (zh) | 半频命令路径 | |
| KR20130080730A (ko) | 반도체시스템 및 커맨드어드레스 셋업/홀드 타임 조절방법 | |
| KR100857450B1 (ko) | 반도체 메모리 장치의 출력 인에이블 신호 생성 회로 및방법 | |
| KR20080013156A (ko) | 메모리 카드 시스템, 그것의 데이터 전송 방법, 그리고반도체 메모리 장치 | |
| KR20150047292A (ko) | 반도체 장치 및 이의 테스트 방법 | |
| KR102473661B1 (ko) | 듀티 사이클을 조절하는 메모리 장치 및 이를 포함하는 메모리 시스템 | |
| TW201837711A (zh) | 記憶體設備、記憶體控制器及相關記憶體系統 | |
| KR20170008077A (ko) | 고속 통신을 위한 인터페이스 회로 및 이를 포함하는 시스템 | |
| KR101889509B1 (ko) | 반도체 장치 및 이를 포함하는 반도체 시스템 | |
| US10985742B2 (en) | Operation method of signal receiver, pulse width controller, and electronic device including the same | |
| KR102449034B1 (ko) | 반도체 장치 | |
| KR102471529B1 (ko) | 반도체 장치 | |
| KR20210148777A (ko) | 리드동작 및 모드레지스터리드동작을 수행하기 위한 전자장치 | |
| US8923079B1 (en) | Semiconductor apparatus having a data bit inversion function | |
| CN105405458B (zh) | 层叠型半导体装置 | |
| CN105373500B (zh) | 半导体器件和包括半导体器件的半导体系统 | |
| US9590596B1 (en) | Receiving circuit, semiconductor apparatus and system using the same | |
| US9761328B2 (en) | Test mode circuit with serialized I/O and semiconductor memory device including the same | |
| KR20130046105A (ko) | 반도체 메모리 장치 및 그 동작 방법 | |
| KR101997226B1 (ko) | 반도체장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |