CN105373500B - 半导体器件和包括半导体器件的半导体系统 - Google Patents

Abstract

一种半导体系统可以包括包括有第一焊盘组的第一半导体器件。半导体系统可以包括第二半导体器件，第二半导体器件包括第二焊盘组，第二焊盘组被配置用于来自第三半导体器件的信号输入以及至第三半导体器件的信号输出。第二半导体器件可以包括选择性转接单元，选择性转接单元配置成响应于测试模式使能信号而将第三焊盘组电耦接至第一焊盘组或电耦接至配置成电耦接至第一焊盘组的接口单元。

Description

半导体器件和包括半导体器件的半导体系统

相关申请的交叉引用

本申请要求2014年8月28日提交的申请号为10-2014-0113490的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

本公开的实施例总体而言涉及包括半导体器件的半导体系统。

背景技术

将高容量存储器和控制器置入同一封装体的一些封装技术包括SiP(系统级封装)封装技术和CoC(芯片上芯片)封装技术。SiP封装技术采用其中芯片经由引线接合而电耦接的机制。CoC封装技术对于以下情况最有利：实现存储器的高度集成，以及实现存储器和控制器之间的高速操作。这是因为存储器和控制器经由微凸焊盘将包括数据的信号向彼此传送。

由于微凸焊盘的直径可以仅几十微米，所以诸如电阻、电感以及寄生电容等的特性低。因而，这些特性可以更容易地增大操作频率。因此，可以通过增大微凸焊盘的数量的方法来容易地改善数据的传送速度。在CoC封装技术中，微凸焊盘形成在存储器和控制器上。由于形成在存储器和控制器上的微凸焊盘彼此电耦接，所以存储器和控制器形成作为一个芯片。

在半导体器件中，为了确保缓冲器(数据经其被输入和输出)或驱动器的性能，可以执行数据输入/输出测试。在针对使用CoC封装技术的半导体器件和半导体系统执行测试的情况下，数据可以经由微凸焊盘被输入和输出。

发明内容

在一个实施例中，一种半导体系统可以包括包括有第一焊盘组的第一半导体器件。半导体系统可以包括第二半导体器件，第二半导体器件包括与第一焊盘组电耦接的第二焊盘组和用于来自第三半导体器件的信号输入以及至第三半导体器件的信号输出的第三焊盘组。第二半导体器件可以包括选择性转接单元(selective transfer unit)，选择性转接单元配置成响应于测试模式使能信号而将第三焊盘组电耦接至第一焊盘组或电耦接至配置成电耦接至第一焊盘组的接口单元。

在一个实施例中，半导体系统可以包括第一半导体器件，第一半导体器件包括第一焊盘组。半导体系统可以包括第二半导体器件，第二半导体器件包括与第一焊盘组电耦接的第二焊盘组和用于从第三半导体器件的信号输入或向第三半导体器件的信号输出的第三焊盘组。第二半导体器件可以包括接口单元，接口单元被配置成检测相位信息信号且将相位信息信号输出至第三焊盘组，相位信息信号包括关于经由第三焊盘组输入的第一接口信号和第二接口信号的相位差的信息。

在一个实施例中，半导体系统可以包括第一半导体器件，第一半导体器件包括第一焊盘组，且被配置成输出数据和数据选通信号。半导体系统可以包括第二半导体器件，第二半导体器件包括与第一焊盘组电耦接的第二焊盘组和用于从第三半导体器件的信号输入以及向第三半导体器件的信号输出的第三焊盘组。第二半导体器件可以包括接口单元，接口单元配置成接收数据和数据选通信号、与数据选通信号或外部数据选通信号同步地从数据产生内部数据、且将内部数据输出至第三焊盘组。

附图说明

图1是说明表示根据一个实施例的半导体系统的配置的实例的框图；

图2是说明表示根据一个实施例的半导体系统的配置的实例的框图；

图3是说明表示根据一个实施例的半导体系统的配置的实例的框图；

图4是说明表示根据一个实施例的半导体系统的配置的实例的框图；

图5是说明表示根据一个实施例的半导体系统的配置的实例的框图；

图6是说明表示在图5中所示的终止单元的实例的电路图；

图7是表示辅助解释在图6中所示的终止单元的操作的时序图的实例；

图8说明表示使用根据以上参照图1至图7讨论的实施例的半导体系统和/或半导体器件的系统的实例的框图。

具体实施方式

在下文中，以下将通过实施例的各种实例参照附图描述半导体器件和包括该种半导体器件的半导体系统。

各种实施例可以涉及能能够测试包括微凸焊盘的半导体器件的接口特性的半导体系统。

参见图1，根据一个实施例的半导体系统可以包括第一半导体器件11、第二半导体器件12和第三半导体器件13。第一半导体器件11可以包括第一焊盘组112。第一焊盘组可以配置有第一焊盘110和第二焊盘111。第一半导体器件11可以接收命令CMD。第二半导体器件12可以包括第二焊盘组122、第三焊盘组126、选择性转接单元127和接口单元128。第二焊盘组122可以配置有第三焊盘120和第四焊盘121。第三焊盘组126可以配置有第五焊盘123、第六焊盘124和第七焊盘125。第一焊盘组112可以与第二焊盘组122电耦接。第二半导体器件12经由第三焊盘组126将信号输出至第三半导体器件13或自第三半导体器件13输入信号。第一焊盘110、第二焊盘111、第三焊盘120和第四焊盘121可以通过微凸焊盘实现。

选择性转接单元127响应于测试模式使能信号TM_EN而将第五焊盘123和第六焊盘124电耦接至接口单元128、或将第五焊盘123和第六焊盘124电耦接至第一焊盘110和第二焊盘111。测试模式使能信号TM_EN可以在进入测试模式的情况下使能。选择性转接单元127在进入测试模式的情况下将第五焊盘123和第六焊盘124电耦接至接口单元128，以及在未进入测试模式的情况下将第五焊盘123和第六焊盘124电耦接至第一焊盘110和第二焊盘111。

在测试模式下，接口单元128经由第五焊盘123和第六焊盘124被输入第一接口信号和第二接口信号(未示出)。接口单元128将关于第一接口信号和第二接口信号的相位差的信息输出至第七焊盘125。接口单元128将第一接口信号和第二接口信号经由第一焊盘组112和第二焊盘组122传送至第一半导体器件11。第一接口信号和第二接口信号中的每个可以被设置成包括命令、地址、数据、时钟和数据选通信号中的一种。以下将参照图2至图4描述这种接口单元128的配置和操作。

接口单元128在测试模式下经由第一焊盘组112和第二焊盘组122从第一半导体器件11接收数据(未示出)和数据选通信号(未示出)。接口单元128同步于数据选通信号或外部数据选通信号(未示出)而从所述数据中产生内部数据。接口单元128经由第三焊盘组126将产生的内部数据输出至第三半导体器件13。外部数据选通信号经由第三焊盘组126自第三半导体器件13输入。以下将参照图5至图7来描述这种接口单元128的配置和操作。

参见图2，根据一个实施例的半导体系统可以包括第一半导体器件21、第二半导体器件22和第三半导体器件23。第一半导体器件21配置有第一焊盘210、第二焊盘211、命令/地址接收(CARX)单元212和时钟接收(CLKRX)单元213。第二半导体器件22可以包括第三焊盘220、第四焊盘221和第五焊盘222。第二半导体器件22可以包括第六焊盘223、第七焊盘224和命令/地址(CA)输入单元225。第二半导体器件22可以包括时钟(CLK)输入单元226和相位检测单元227。第二半导体器件22可以包括命令/地址传送(CATX)单元228和时钟传送(CLKTX)单元229。第一焊盘210和第三焊盘220电耦接，以及第二焊盘211和第四焊盘221电耦接。第一焊盘210、第二焊盘211、第三焊盘220和第四焊盘221可以通过微凸焊盘实现。

命令/地址输入单元225经由第五焊盘222被施加来自第三半导体器件23的命令/地址CA，且产生内部命令/地址ICA。时钟输入单元226经由第六焊盘223被施加来自第三半导体器件23的时钟CLK，且产生内部时钟ICLK。相位检测单元227检测内部命令/地址ICA和内部时钟ICLK的相位差，且产生相位信息信号PD_INFO。相位检测单元227经由第七焊盘224将相位信息信号PD_INFO输出至第三半导体器件23。命令/地址接收单元212经由第一焊盘210和第三焊盘220接收从命令/地址传送单元228传送的内部命令/地址ICA。时钟接收单元213经由第二焊盘211和第四焊盘221接收从时钟传送单元229传送的内部时钟ICLK。

在如上配置的半导体系统中，当命令/地址CA和时钟CLK经由第二半导体器件22施加至第一半导体器件21时，命令/地址CA和时钟CLK之间的时序差可以被检测到且被校正。第三半导体器件23通过在固定时钟CLK的输入时序的同时顺序改变命令/地址CA的输入时序来将命令/地址CA施加至第二半导体器件22。根据一个实施例，第三半导体器件23可以以下方式实现：其通过在固定命令/地址CA的输入时序的同时顺序改变时钟CLK的输入时序来将时钟CLK施加至第二半导体器件22。第二半导体器件22产生包括关于时钟CLK和命令/地址CA的相位差的信息的相位信息信号PD_INFO，且将相位信息信号PD_INFO施加至第三半导体器件23。第三半导体器件23可以基于相位信息信号PD_INFO来检测且校正时钟CLK和命令/地址CA的相位差。例如，第三半导体器件23可以以与时钟CLK的输入时序相比延迟-0.15tck、-0.1tck、0tck、0.1tck和0.15tck的输入时序将命令/地址CA施加至半导体器件22。在其中在第二半导体器件22中产生的相位信息信号PD_INFO在-0.1tck处电平转换的实例中，第三半导体器件23可以检测到：命令/地址CA的输入时序早于时钟CLK的输入时序，且可以执行将命令/地址CA的输入时序延迟0.1tck的校正。

参见图3，根据一个实施例的半导体系统可以包括第一半导体器件31、第二半导体器件32和第三半导体器件33。第一半导体器件31可以配置有第一焊盘310、第二焊盘311、数据接收(DQRX)单元312和数据选通信号接收(DQSRX)单元313。第二半导体器件32可以包括第三焊盘320、第四焊盘321和第五焊盘322。第二半导体器件32可以包括第六焊盘323、第七焊盘324、数据(DQ)输入单元325。第二半导体器件32可以包括数据选通(DQS)信号输入单元326、相位检测单元327、数据传送(DQTX)单元328和数据选通信号传送(DQSTX)单元329。第一焊盘310和第三焊盘320电耦接，以及第二焊盘311和第四焊盘321电耦接。第一焊盘310、第二焊盘311、第三焊盘320和第四焊盘321可以通过微凸焊盘实现。

数据输入单元325经由第五焊盘322被施加来自第三半导体器件33的数据DQ，且产生内部数据IDQ。数据选通信号输入单元326经由第六焊盘323被施加来自第三半导体器件33的数据选通信号DQS，且产生内部数据选通信号IDQS。相位检测单元327检测内部数据IDQ和内部数据选通信号IDQS的相位差，且产生相位信息信号PD_INFO。相位检测单元327经由第七焊盘324将相位信息信号PD_INFO输出至第三半导体器件33。数据接收单元312经由第一焊盘310和第三焊盘320接收从数据传送单元328传送的内部数据IDQ。数据选通信号接收单元313经由第二焊盘311和第四焊盘321接收从数据选通信号传送单元329传送的内部数据选通信号IDQS。

在如上所述配置的半导体系统中，当数据DQ和数据选通信号DQS经由第二半导体器件32施加至第一半导体器件31时，数据DQ和数据选通信号DQS之间的时序差可以被检测到且被校正。第三半导体器件33通过在固定数据选通信号DQS的输入时序的同时顺序改变数据DQ的输入时序来将数据DQ施加至第二半导体器件32。根据一个实施例，第三半导体器件33可以以以下方式实现:其通过固定数据DQ的输入时序的同时顺序改变数据选通信号DQS的输入时序来将数据选通信号DQS施加至第二半导体器件32。第二半导体器件32产生包括关于数据选通信号DQS和数据DQ的相位差的信息的相位信息信号PD_INFO，且将相位信息信号PD_INFO施加至第三半导体器件33。第三半导体器件33可以基于相位信息信号PD_INFO来检测且校正数据选通信号DQS和数据DQ的相位差。例如，第三半导体器件33可以将数据DQ施加至第二半导体器件32，其中，与数据选通信号DQS的输入时序相比，数据DQ的输入时序被延迟-0.15tck、-0.1tck、0tck、0.1tck和0.15tck。在其中在第二半导体器件32中产生的相位信息信号PD_INFO在-0.1tck处电平-转换的实例中，第三半导体器件33可以检测到数据DQ的输入时序早于数据选通信号DQS的输入时序，且可以执行将数据DQ的输入时序延迟0.1tck的校正。

参见图4，根据一个实施例的半导体系统可以包括第一半导体器件41、第二半导体器件42和第三半导体器件43。第一半导体器件41可以配置有第一焊盘410、第二焊盘411、数据选通信号接收(DQSRX)单元412和时钟接收(CLKRX)单元413。第二半导体器件42可以包括第三焊盘420、第四焊盘421和第五焊盘422。第二半导体器件42可以包括第六焊盘423、第七焊盘424和数据选通信号输入单元425。第二半导体器件42可以包括时钟(CLK)输入单元426、相位检测单元427和数据选通信号传送(DQSTX)单元428和时钟传送(CLKTX)单元429。第一焊盘410和第三焊盘420电耦接，以及第二焊盘411和第四焊盘421电耦接。第一焊盘410、第二焊盘411、第三焊盘420和第四焊盘421可以通过微凸焊盘实现。

数据选通信号输入单元425经由第五焊盘422被施加来自第三半导体器件43的数据选通信号DQS，且产生内部数据选通信号IDQS。时钟输入单元426经由第六焊盘423被施加来自第三半导体器件43的时钟CLK，且产生内部时钟ICLK。相位检测单元427检测内部数据选通信号IDQS和内部时钟ICLK的相位差，且产生相位信息信号PD_INFO。相位检测单元427经由第七焊盘424将相位信息信号PD_INFO输出至第三半导体器件43。数据选通信号接收单元412经由第一焊盘410和第三焊盘420接收从数据选通信号传送单元428传送的内部数据选通信号IDQS。时钟接收单元413经由第二焊盘411和第四焊盘421接收从时钟传送单元429传送的内部时钟ICLK。

在如上所述配置的半导体系统中，当数据选通信号DQS和时钟CLK经由第二半导体器件42施加至第一半导体器件41时，数据选通信号DQS和时钟CLK之间的时序差可以被检测到且被校正。第三半导体器件43通过在固定时钟CLK的输入时序的同时顺序改变数据选通信号DQS的输入时序来将数据选通信号DQS施加至第二半导体器件42。根据一个实施例，第三半导体器件43可以以以下方式实现：其通过在固定数据选通信号DQS的输入时序的同时顺序改变时钟CLK的输入时序来将时钟CLK施加至第二半导体器件42。第二半导体器件42产生包括关于时钟CLK和数据选通信号DQS的相位差的信息的相位信息信号PD_INFO，且将相位信息信号PD_INFO施加至第三半导体器件43。第三半导体器件43可以基于相位信息信号PD_INFO来检测且校正时钟CLK和数据选通信号DQS的相位差。例如，第三半导体器件43可以将数据选通信号DQS施加至第二半导体器件42，其中与时钟CLK的输入时序相比，数据选通信号DQS的输入时序被延迟-0.15tck、-0.1tck、0tck、0.1tck和0.15tck。在第二半导体器件42中产生的相位信息信号PD_INFO在-0.1tck处电平转换的实例中，第三半导体器件43可以检测到数据选通信号DQS的输入时序早于时钟CLK的输入时序，且可以执行将数据选通信号DQS的输入时序延迟0.1tck的校正。.

参见图5，根据一个实施例的半导体系统可以包括第一半导体器件51、第二半导体器件52和第三半导体器件54。第一半导体器件51可以配置有第一焊盘510、第二焊盘511、数据传送(DQTX)单元512和数据选通信号传送(DQSTX)单元513。第二半导体器件52可以包括第三焊盘520、第四焊盘521和第五焊盘522。第二半导体器件52可以包括第六焊盘523、第七焊盘524和第八焊盘525。第二半导体器件52可以包括第九焊盘526、第一输入缓冲器527和延迟控制单元528。第二半导体器件52可以包括多路复用器(MUX)529、第二输入缓冲器530和终止单元531。第一焊盘510和第三焊盘520电耦接，以及第二焊盘511和第四焊盘521电耦接。第一焊盘510、第二焊盘511、第三焊盘520和第四焊盘521可以通过微凸焊盘实现。

数据传送单元512在响应于命令CMD而执行的读取操作中经由第一焊盘510输出储存在存储器单元(未示出)中的数据DQ。数据选通信号传送单元513经由第二焊盘511输出数据选通信号DQS。

第一输入缓冲器527经由第四焊盘521被输入数据选通信号DQS。第一输入缓冲器527同步于经由第六焊盘523输入的外部数据选通信号DQS_EXT而参照参考电压VREF将数据选通信号DQS缓冲，且产生内部数据选通信号IDQS。经由第七焊盘524将内部数据选通信号IDQS作为输出数据选通信号DQS_OUT输出。延迟控制单元528将内部数据选通信号IDQS延迟根据经由第八焊盘525输入的第一测试模式信号TM<1:2>的逻辑电平组合(即，TM<1:3>包括第一测试模式信号TM<1:2>和第二测试模式信号TM<3>)确定的延迟时段，且产生延迟的数据选通信号DQS_d。多路复用器529响应于经由第八焊盘525输入的第二测试模式信号TM<3>而将外部数据选通信号DQS_EXT或延迟的数据选通信号DQS_d作为选中的数据选通信号DQS_SEL输出。第二输入缓冲器530经由第三焊盘521被输入数据DQ。第二输入缓冲器530同步于选中的数据选通信号DQS_SEL而参照参考电压VREF将数据DQ缓冲，且产生内部数据IDQ。经由第五焊盘522，将内部数据IDQ作为输出数据DQ_OUT输出。

终止单元531响应于测试模式使能信号TM_EN而将内部节点nd_IN(经由其输入数据选通信号DQS)驱动至预置电平。测试模式使能信号TM_EN可以经由第九焊盘526输入。测试模式使能信号TM_EN是在进入测试模式的实例中被使能的信号。在测试模式中，终止单元531将内部节点nd_IN驱动至的电平可以根据实施例被不同地设置。参见图6，说明了终止单元531的一个实施例。终止单元531可以配置有反相器IV5和PMOS晶体管P5。以这种方式配置的终止单元531随着PMOS晶体管P5在测试模式使能信号TM_EN由于进入测试模式而处于逻辑高电平的实例中被导通来将内部节点nd_IN驱动至电源电压VDDQ。经由内部节点nd_IN输入的数据选通信号DQS在测试模式下被驱动至逻辑高电平。在测试模式下用于将数据选通信号DQS驱动至电源电压VDDQ的驱动力可以被设置得小。参见图7，由于在进入测试模式时(即，时刻T11)测试模式使能信号TM_EN转换成逻辑高电平，所以数据选通信号DQS被驱动至逻辑高电平(即，时刻T11)。在一个实施例中，数据选通信号DQS被设置成在前同步时段(preamble period)tRPRE(即，时刻T12至时刻T13)和后同步时段(postamble period)tRPST(即，时刻T14至时刻T15)被驱动至逻辑低电平。用于将数据选通信号DQS在前同步时段tRPRE和后同步时段tRPST驱动至逻辑低电平的驱动力可以被设置成大于在测试模式下用于驱动数据选通信号DQS的驱动力。由于数据选通信号DQS在测试模式中被驱动至逻辑高电平，且在前同步时段tRPRE和后同步时段tRPST中被驱动至逻辑低电平，所以可以精确地测量前同步时段tRPRE和后同步时段tRPST。

在如上配置的半导体系统中，在第一半导体器件51的读取操作中，可以检查自第一半导体器件51输出的数据DQ的有效窗口。为了检查数据DQ的有效窗口，可以使用同步于延迟的数据选通信号DQS_d而输出数据DQ的方案和同步于自第三半导体器件54施加的外部数据选通信号DQS_EXT而输出数据DQ的方案。

在其中第二测试模式信号TM<3>(可以根据一个实施例被设置成逻辑高电平)处于逻辑低电平的实例中，由于延迟的数据选通信号DQS_d作为选中数据选通信号DQS_SEL输出，所以内部数据IDQ同步于被选中作为选中的数据选通信号DQS_SEL的延迟的数据选通信号DQS_d而作为输出数据DQ_OUT被输出。通过将内部数据选通信号IDQS延迟根据第一测试模式信号TM<1:2>的逻辑电平组合确定的延迟时段来产生延迟的数据选通信号DQS_d。因此，第三半导体器件54可以通过在改变第一测试模式信号TM<1:2>的逻辑电平组合的同时被自第二半导体器件52输入输出数据DQ_OUT来检查数据DQ的有效窗口。例如，当第一测试模式信号TM<1:2>的逻辑电平组合改变成'L,L'、'L,H'、'H,L'和'H,H',(即，低L,高H)时，通过顺序延迟预定时段来产生延迟的数据选通信号DQS_d，且第三半导体器件54可以通过检查其中输出数据DQ_OUT以预定逻辑电平(可以根据一个实施例设置成逻辑高电平或逻辑低电平)被输出的时段来检查数据DQ的有效窗口。

在其中第二测试模式信号TM<3>是逻辑高电平(可以根据一个实施例被设置成逻辑低电平)的实例中，由于外部数据选通信号DQS_EXT被输出作为选中的数据选通信号DQS_SEL，所以内部数据IDQ同步于被选中作为选中的数据选通信号DQS_SEL的外部数据选通信号DQS_EXT而被输出作为输出数据DQ_OUT。外部数据选通信号DQS_EXT自第三半导体器件54施加至第二半导体器件52。第三半导体器件54可以通过在顺序地改变外部数据选通信号DQS_EXT的输入时刻的同时检查其中输出数据DQ_OUT以预定逻辑电平被输出的时段来检查数据DQ的有效窗口。

如上所述，在根据一个实施例的半导体系统中，通过同步于在第二半导体器件52中产生的延迟的数据选通信号DQS_d或自第三半导体器件54施加至第二半导体器件52的外部数据选通信号DQS_EXT而产生内部数据IDQ，数据DQ的有效窗口可以被容易地检查。另外，由于设置终止单元531，所以可以精确地测量数据选通信号DQS的前同步时段tRPRE和后同步时段tRPST。

如在以上描述中显然的是，根据各种实施例，提供的优点在于可以使用设置在半导体器件和测试设备之间的设备来容易地检查和校正包括微凸焊盘的半导体器件的接口特性。

以上讨论的半导体系统和/或半导体器件(见图1至图7)在设计存储器件、处理器和计算机系统时特别有用。例如，参见图8，使用根据实施例的半导体系统和/或半导体器件的系统的框图被示出，且总体而言通过附图标记1000表示。系统1000可以包括一个或多个处理器或中央处理单元(“CPUs”)1100。CPU 1100可以单独使用或与其他CPU组合使用。尽管CPU 1100将主要表示单数，但本领域的技术人员将理解的是，可以实现具有任何数量的物理或逻辑CPU的系统。

芯片组1150可以可操作式耦接至CPU 1100。芯片组1150是CPU 1100于系统1000的其他部件(其可以包括存储器控制器1200、输入/输出(“I/O”)总线1250和盘驱动控制器1300)之间的信号的通信路径。根据系统的配置，许多不同信号中的任何一个可以经由芯片组1150传送，且本领域的技术人员将理解的是，遍及系统1000的信号的路由可以容易地被调整，而不需改变系统的基本性质。

如上所述，存储器控制器1200可以与芯片组1150可操作式耦接。存储器控制器1200可以包括以上参照图1至图7讨论的至少一个半导体系统和/或半导体器件。因而，存储器控制器1200可以经由芯片组1150接收从CPU 1100提供的请求。在可替选的实施例中，存储器控制器1200可以集成至芯片组1150中。存储器控制器1200可以可操作式耦接至一个或多个存储器件1350。在一个实施例中，存储器件1350可以包括以上参照图1至图7讨论的至少一个半导体系统和/或半导体器件，存储器件1350可以包括用于限定多个存储器单元的多个字线和多个位线。存储器件1350可以是许多工业标准存储器类型的任何一种，包括但不限于：单列直插式内存模块(“SIMM”)和双列直插式内存模块(“DIMM”)。此外，存储器件1350可以通过储存指令和数据两者来便于外部数据储存器件的安全移除。

芯片组1150还可以耦接至I/O总线1250。I/O总线1250可以用作自芯片组1150至I/O器件1410、1420和1430的信号的通信路径。I/O器件1410、1420和1430可以包括鼠标1410、视频显示器1420或键盘1430。I/O总线1250可以使用一些通信协议的任何一种来与I/O器件1410、1420和1430进行通信。此外，I/O总线1250可以集成至芯片组1150中。

盘驱动控制器1450(即，内部盘驱动)还可以可操作式耦接至芯片组1150。盘驱动控制器1450可以用作芯片组1150与一个或更多个内部盘驱动1450之间的通信路径。内部盘驱动1450可以通过储存指令和数据两者来便于外部数据储存器件的断连。盘驱动控制器1300和内部盘驱动1450可以使用几乎任何类型的通信协议(包括以上参照I/O总线1250提到的所有那些)来彼此通信或与芯片组1150通信。

重要的是，注意以上参照图8描述的系统1000仅仅是使用以上参照图1至图7讨论的半导体系统和/或半导体器件的系统的一个实例。在可替选的实施例中，诸如蜂窝电话或数字相机，部件可以与图8中说明的实施例不同。

尽管以上已描述了各种实施例，但本领域的技术人员将理解的是，描述的实施例仅是实例。因此，半导体器件和包括本文描述的半导体器件的半导体系统不应当基于描述的实施例而被限制。

通过以上实施例可以看出，本申请提供了以下的技术方案。

技术方案1.一种半导体系统，包括：

第一半导体器件，包括第一焊盘组；

第二半导体器件；以及

第三半导体器件，

其中，所述第二半导体器件包括：

第二焊盘组，与所述第一焊盘组电耦接；

第三焊盘组，被配置用于来自所述第三半导体器件的信号输入或至所述第三半导体器件的信号输出；

接口单元，与所述第一焊盘组电耦接；以及

选择性转接单元，配置成响应于测试模式使能信号而将所述第三焊盘组电耦接至所述第一焊盘组或电耦接至所述接口单元。

技术方案2.如技术方案1所述的半导体系统，其中，所述接口单元被配置成检测相位信息信号、且将所述相位信息信号输出至所述第三焊盘组，所述相位信息信号包括关于经由所述第三焊盘组输入的第一接口信号和第二接口信号的相位差的信息。

技术方案3.如技术方案2所述的半导体系统，其中，所述第一接口信号被设置成命令、地址、数据和数据选通信号之中的一种，以及所述第二接口信号被设置成时钟或数据选通信号中的任何一种。

技术方案4.如技术方案2所述的半导体系统，其中，所述接口单元包括：

相位检测单元，配置成接收经由所述第三焊盘组输入的所述第一接口信号和所述第二接口信号、检测所述第一接口信号和所述第二接口信号的所述相位差、以及产生所述相位信息信号；

第一传送单元，配置成经由所述第二焊盘组将所述第一接口信号传送至所述第一半导体器件；以及

第二传送单元，配置成经由所述第二焊盘组将所述第二接口信号传送至所述第一半导体器件。

技术方案5.如技术方案4所述的半导体系统，其中，所述第一半导体器件包括：

第一接收单元，配置成经由所述第一焊盘组接收从所述第一传送单元传送的所述第一接口信号；以及

第二接收单元，配置成经由所述第一焊盘组接收从所述第二传送单元传送的所述第二接口信号。

技术方案6.如技术方案1所述的半导体系统，其中，所述接口单元被配置成接收从所述第一半导体器件输出的数据和数据选通信号、同步于所述数据选通信号或外部数据选通信号而从所述数据产生内部数据、且将所述内部数据输出至所述第三焊盘组。

技术方案7.如技术方案6所述的半导体系统，其中，所述第一半导体器件被配置成通过响应于自外部输入的命令而执行读取操作来将所述数据和所述数据选通信号输出至所述第一焊盘组。

技术方案8.如技术方案6所述的半导体系统，其中，所述外部数据选通信号自所述第三半导体器件经由所述第三焊盘组被施加。

技术方案9.如技术方案6所述的半导体系统，其中，所述接口单元包括：

数据选通信号驱动单元，配置成同步于所述外部数据选通信号而接收所述数据选通信号且驱动内部数据选通信号；

延迟控制单元，配置成响应于第一测试模式信号而延迟所述内部数据选通信号，且产生延迟的数据选通信号；

多路复用器，配置成响应于第二测试模式信号而将所述外部数据选通信号或所述延迟的数据选通信号作为选中的数据选通信号输出；以及

数据驱动单元，配置成同步于所述选中的数据选通信号而接收所述数据且驱动所述内部数据。

技术方案10.如技术方案9所述的半导体系统，其中，所述内部数据选通信号和所述内部数据经由所述第三焊盘组被输出至所述第三半导体器件。

技术方案11.如技术方案10所述的半导体系统，其中，自所述第三半导体器件经由所述第三焊盘组施加所述第一测试模式信号和所述第二测试模式信号。

技术方案12.如技术方案9所述的半导体系统，其中，所述接口单元还包括：

终止单元，其与内部节点电耦接，且配置成在测试模式中将所述内部节点驱动至预置电平，

其中，所述数据选通信号经由所述内部节点输入。

技术方案13.一种半导体系统，包括：

第一半导体器件，包括第一焊盘组；

第二半导体器件；以及

第三半导体器件，

其中，所述第二半导体器件包括：

第二焊盘组，与所述第一焊盘组电耦接；

第三焊盘组，被配置用于来自所述第三半导体器件的信号输入以及至所述第三半导体器件的信号输出；

接口单元，配置成检测相位信息信号，且配置成将所述相位信息信号输出至所述第三焊盘组，所述相位信息信号包括关于经由所述第三焊盘组输入的第一接口信号和第二接口信号的相位差的信息。

技术方案14.如技术方案13所述的半导体系统，其中，所述第一接口信号被设置成命令、地址、数据和数据选通信号之中的一种，以及所述第二接口信号被设置成时钟或数据选通信号之中的任何一种。

技术方案15.如技术方案13所述的半导体系统，其中，所述接口单元包括：

相位检测单元，配置成接收经由所述第三焊盘组输入的所述第一接口信号和所述第二接口信号、检测所述第一接口信号和所述第二接口信号的所述相位差、且产生所述相位信息信号；

第一传送单元，配置成经由所述第二焊盘组将所述第一接口信号传送至所述第一半导体器件；以及

第二传送单元，配置成经由所述第二焊盘组将所述第二接口信号传送至所述第一半导体器件。

技术方案16.如技术方案15所述的半导体系统，其中，所述第一半导体器件包括：

第一接收单元，配置成经由所述第一焊盘组接收从所述第一传送单元传送的所述第一接口信号；以及

第二接收单元，配置成经由所述第一焊盘组接收从所述第二传送单元传送的所述第二接口信号。

技术方案17.一种半导体系统，包括：

第一半导体器件，包括第一焊盘组，且被配置成输出数据和数据选通信号；

第二半导体器件；以及

第三半导体器件，

其中，所述第二半导体器件包括：

第二焊盘组，与所述第一焊盘组电耦接；

第三焊盘组，被配置用于来自所述第三半导体器件的信号输入以及至所述第三半导体器件的信号输出；

接口单元，配置成：接收所述数据和所述数据选通信号，同步于所述数据选通信号或外部数据选通信号而从所述数据产生内部数据，且将所述内部数据输出至所述第三焊盘组。

技术方案18.如技术方案17所述的半导体系统，其中，自所述第三半导体器件经由所述第三焊盘组施加所述外部数据选通信号。

技术方案19.如技术方案17所述的半导体系统，其中，所述接口单元包括：

数据选通信号驱动单元，配置成同步于所述外部数据选通信号而接收所述数据选通信号且驱动内部数据选通信号；

延迟控制单元，配置成响应于第一测试模式信号而延迟所述内部数据选通信号，且产生延迟的数据选通信号；

多路复用器，配置成响应于第二测试模式信号而将所述外部数据选通信号或所述延迟的数据选通信号作为选中的数据选通信号输出；以及

数据驱动单元，配置成同步于所述选中的数据选通信号而接收所述数据且驱动所述内部数据。

技术方案20.如技术方案19所述的半导体系统，其中，所述接口单元还包括：

终止单元，其与内部节点电耦接，且被配置成在测试模式中将所述内部节点驱动至预置电平，

其中，所述数据选通信号经由所述内部节点输入。

Claims (20)

1.一种半导体系统，包括：

第一半导体器件，包括第一焊盘组；

第二半导体器件；以及

第三半导体器件，

其中，所述第二半导体器件包括：

第二焊盘组，与所述第一焊盘组电耦接；

第三焊盘组，被配置用于来自所述第三半导体器件的信号输入或至所述第三半导体器件的信号输出；

接口单元，与所述第一焊盘组电耦接；以及

选择性转接单元，配置成响应于测试模式使能信号而将所述第三焊盘组中的至少两个焊盘电耦接至所述第一焊盘组或电耦接至所述接口单元，其中当所述测试模式使能信号被使能时，所述选择性转接单元被配置成将所述第三焊盘组中的至少两个焊盘电耦接至所述接口单元，

其中，所述接口单元与所述第三焊盘组中的至少一个焊盘电耦接以将相位信息信号或内部数据输出至所述第三焊盘组。

2.如权利要求1所述的半导体系统，其中，所述接口单元被配置成检测相位信息信号、且将所述相位信息信号输出至所述第三焊盘组，所述相位信息信号包括关于经由所述第三焊盘组输入的第一接口信号和第二接口信号的相位差的信息。

3.如权利要求2所述的半导体系统，其中，所述第一接口信号被设置成命令、地址、数据和数据选通信号之中的一种，以及所述第二接口信号被设置成时钟或数据选通信号中的任何一种。

4.如权利要求2所述的半导体系统，其中，所述接口单元包括：

相位检测单元，配置成接收经由所述第三焊盘组输入的所述第一接口信号和所述第二接口信号、检测所述第一接口信号和所述第二接口信号的所述相位差、以及产生所述相位信息信号；

第一传送单元，配置成经由所述第二焊盘组将所述第一接口信号传送至所述第一半导体器件；以及

第二传送单元，配置成经由所述第二焊盘组将所述第二接口信号传送至所述第一半导体器件。

5.如权利要求4所述的半导体系统，其中，所述第一半导体器件包括：

第一接收单元，配置成经由所述第一焊盘组接收从所述第一传送单元传送的所述第一接口信号；以及

第二接收单元，配置成经由所述第一焊盘组接收从所述第二传送单元传送的所述第二接口信号。

6.如权利要求1所述的半导体系统，其中，所述接口单元被配置成接收从所述第一半导体器件输出的数据和数据选通信号、同步于所述数据选通信号或外部数据选通信号而从所述数据产生内部数据、且将所述内部数据输出至所述第三焊盘组。

7.如权利要求6所述的半导体系统，其中，所述第一半导体器件被配置成通过响应于自外部输入的命令而执行读取操作来将所述数据和所述数据选通信号输出至所述第一焊盘组。

8.如权利要求6所述的半导体系统，其中，所述外部数据选通信号自所述第三半导体器件经由所述第三焊盘组被施加。

9.如权利要求6所述的半导体系统，其中，所述接口单元包括：

数据选通信号驱动单元，配置成同步于所述外部数据选通信号而接收所述数据选通信号且驱动内部数据选通信号；

延迟控制单元，配置成响应于第一测试模式信号而延迟所述内部数据选通信号，且产生延迟的数据选通信号；

多路复用器，配置成响应于第二测试模式信号而将所述外部数据选通信号或所述延迟的数据选通信号作为选中的数据选通信号输出；以及

数据驱动单元，配置成同步于所述选中的数据选通信号而接收所述数据且驱动所述内部数据。

10.如权利要求9所述的半导体系统，其中，所述内部数据选通信号和所述内部数据经由所述第三焊盘组被输出至所述第三半导体器件。

11.如权利要求10所述的半导体系统，其中，自所述第三半导体器件经由所述第三焊盘组施加所述第一测试模式信号和所述第二测试模式信号。

12.如权利要求9所述的半导体系统，其中，所述接口单元还包括：

终止单元，其与内部节点电耦接，且配置成在测试模式中将所述内部节点驱动至预置电平，

其中，所述数据选通信号经由所述内部节点输入。

13.一种半导体系统，包括：

第一半导体器件，包括第一焊盘组；

第二半导体器件；以及

第三半导体器件，

其中，所述第二半导体器件包括：

第二焊盘组，与所述第一焊盘组电耦接；

第三焊盘组，被配置用于来自所述第三半导体器件的信号输入以及至所述第三半导体器件的信号输出；

接口单元，配置成检测相位信息信号，且配置成将所述相位信息信号输出至所述第三焊盘组，所述相位信息信号包括关于经由所述第三焊盘组输入的第一接口信号和第二接口信号的相位差的信息。

14.如权利要求13所述的半导体系统，其中，所述第一接口信号被设置成命令、地址、数据和数据选通信号之中的一种，以及所述第二接口信号被设置成时钟或数据选通信号之中的任何一种。

15.如权利要求13所述的半导体系统，其中，所述接口单元包括：

相位检测单元，配置成接收经由所述第三焊盘组输入的所述第一接口信号和所述第二接口信号、检测所述第一接口信号和所述第二接口信号的所述相位差、且产生所述相位信息信号；

第一传送单元，配置成经由所述第二焊盘组将所述第一接口信号传送至所述第一半导体器件；以及

第二传送单元，配置成经由所述第二焊盘组将所述第二接口信号传送至所述第一半导体器件。

16.如权利要求15所述的半导体系统，其中，所述第一半导体器件包括：

第一接收单元，配置成经由所述第一焊盘组接收从所述第一传送单元传送的所述第一接口信号；以及

第二接收单元，配置成经由所述第一焊盘组接收从所述第二传送单元传送的所述第二接口信号。

17.一种半导体系统，包括：

第一半导体器件，包括第一焊盘组，且被配置成输出数据和数据选通信号；

第二半导体器件；以及

第三半导体器件，

其中，所述第二半导体器件包括：

第二焊盘组，与所述第一焊盘组电耦接；

第三焊盘组，被配置用于来自所述第三半导体器件的信号输入以及至所述第三半导体器件的信号输出；

接口单元，配置成：接收所述数据和所述数据选通信号，同步于所述数据选通信号或外部数据选通信号而从所述数据产生内部数据，且将所述内部数据输出至所述第三焊盘组。

18.如权利要求17所述的半导体系统，其中，自所述第三半导体器件经由所述第三焊盘组施加所述外部数据选通信号。

19.如权利要求17所述的半导体系统，其中，所述接口单元包括：

数据选通信号驱动单元，配置成同步于所述外部数据选通信号而接收所述数据选通信号且驱动内部数据选通信号；

延迟控制单元，配置成响应于第一测试模式信号而延迟所述内部数据选通信号，且产生延迟的数据选通信号；

多路复用器，配置成响应于第二测试模式信号而将所述外部数据选通信号或所述延迟的数据选通信号作为选中的数据选通信号输出；以及

数据驱动单元，配置成同步于所述选中的数据选通信号而接收所述数据且驱动所述内部数据。

20.如权利要求19所述的半导体系统，其中，所述接口单元还包括：

终止单元，其与内部节点电耦接，且被配置成在测试模式中将所述内部节点驱动至预置电平，

其中，所述数据选通信号经由所述内部节点输入。

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