CN101729237A - 串行信号接收装置、串行发送系统、和串行发送方法 - Google Patents

Abstract

本发明提供了串行信号接收装置、串行发送系统、和串行发送方法。一种串行信号接收装置，包括：串并转换器，其将发送的串行信号转换为并行信号，其中，通过多个信号获得串行化的信号；存储单元，其存储指示了所述多个信号间的相位差的相位差信息；以及校正单元，其基于由存储单元存储的相位差信息来校正从串并转换器输出的并行信号的多个信号间的相位关系。

Description

串行信号接收装置、串行发送系统、和串行发送方法

技术领域

本发明涉及串行信号接收装置、串行发送系统、和串行发送方法。

背景技术

作为信息发送技术，已知串行发送技术和并行发送技术。在串行发送技术中，通过一条通信线路按次序(串行地)逐比特(信息的最小单位)发送信息。在并行发送技术中，通过多条通信线路一次并行地逐比特发送信息。

近来，已经频繁使用串行发送(串行传输)技术进行信息发送，尤其是G比特/秒(例如，2.5G比特/秒或更高速度)的高速串行发送。这是因为随着处理信息的设备(装置)的功能增强和图像质量的提高，信息发送量也就随之提高。

在使用并行发送技术进行信息发送的情况下，随着信息发送量变得越来越大，发送线路的数量增多，并且发送线路物理占用的区域增大。

通常，在串行发送系统的结构下，为了使发送侧并行输入的多个信号串行化，与采样时钟同步地对多个信号进行采样和锁存，并且将各个被锁存的信号按发送时钟串行发送，所述发送时钟的速度高于采样时钟的速度。

在这样的串行发送系统中，为了安全地对信号进行采样，已经提出了一种对选择用来对信号进行采样的最佳采样点进行控制的技术(例如，参考专利文献1(JP-A-2005-333649))。

在串行发送系统中，必须通过采样时钟对在发送侧并行输入的多个信号进行采样。采样时钟的周期对应于采样时间。因此，当采样时钟的时钟频率很低时，信号采样间隔变粗。因此，并行输入的多个信号间的相位关系改变，并且多个信号在该状态下被串行化，并被发送。因此，当在接收侧已经将串行信号转换为并行信号之后的多个信号间的相位关系不同于在发送侧并行输入的多个信号间的相位关系。

发明内容

本发明的一个目的在于提供串行信号接收装置、串行发送系统、和串行发送方法，其中，可在接收侧重构在发送侧并行输入的多个信号之间的相位关系。

[1]根据本发明的一个方面，一种串行信号接收装置，包括：串并转换器，其将发送的串行信号转换为并行信号，其中，通过多个信号获得串行化的信号；存储单元，其存储指示了所述多个信号间的相位差的相位差信息；以及校正单元，其基于由存储单元存储的相位差信息来校正从串并转换器输出的并行信号的多个信号间的相位关系。

[2]根据[1]所述的串行信号接收装置，所述多个信号中逻辑变化点最早到来的一个信号可以是基准信号，并且相位差信息可指示基准信号和其余信号中每一个信号之间的相位差。

[3]根据[2]所述的串行信号接收装置，校正单元可通过对用于发送串行信号的周期性信号的数量进行计数来矫正相位差。

[4]根据本发明的另一方面，一种串行发送系统包括：发送装置，其将并行输入的多个信号转换为串行信号，并且串行发送具有相位差信息的串行信号，所述相位差信息指示所述多个信号间的相位差；以及接收装置，其将从发送装置发送的串行信号转换为并行信号，并且基于从发送装置发送的相位差信息来校正并行信号的多个信号间的相位关系。

[5]根据[4]所述的串行发送系统，所述多个信号中逻辑变化点最早到来的一个信号可以是基准信号，并且相位差信息可指示基准信号和其余信号中每一个信号之间的相位差。

[6]根据[5]所述的串行发送系统，接收装置可通过对用于发送串行信号的周期性信号的数量进行计数来矫正相位差。

[7]根据[4]所述的串行发送系统，当使用通过将并行信号转换为具有最小单位数量的串行信号以执行发送的编码技术时，相位差信息可被插入不同于要被发送的信息的符号部分并被发送，所述串行信号的最小单位数量大于并行信号信息的最小单位数量。

[8]根据[5]所述的串行发送系统，当存在多个信号的多个组时，相位差信息可包括指示每一组的基准信号的信息。

[9]根据本发明的另一方面，一种串行发送方法包括以下步骤：将并行输入的多个信号转换为串行信号；发送具有相位差信息的串行信号，所述相位差信息指示所述多个信号间的相位差；将从发送侧发送的串行信号转换为并行信号；以及基于从发送侧发送的相位差信息来校正并行信号的多个信号间的相位关系。

根据[1]所述的串行信号接收装置，与不具有该结构的情况相比，即使在发送侧未对采样频率进行加速，在接收侧也可再现在发送侧并行输入的多个信号间的相位关系。

根据[2]所述的串行信号接收装置，与在已经输出多个信号的基准信号之后其余信号没有与基准信号相关联地延迟与相位差信息相对应的时间的发明相比较，能够容易地实现相位校正。

根据[3]所述的串行信号接收装置，与未对发送了串行信号的周期性信号的数量进行计数的发明相比较，可以以简单的配置实现相位校正。

根据[4]所述的串行发送系统，与不具有该结构的情况相比较，即使在发送侧未对采样频率进行加速，在接收侧也可再现在发送侧并行输入的多个信号间的相位关系。

根据[5]所述的串行发送系统，与在已经输出多个信号的基准信号之后其余信号没有与基准信号相关联地延迟与相位差信息相对应的时间的发明相比较，能够容易地实现相位校正。

根据[6]所述的串行发送系统，与未对发送了串行信号的周期性信号的数量进行计数的发明相比较，可以以简单的配置实现相位校正。

根据[7]所述的串行发送系统，由于可在接收侧将相位差信息与发送信息清楚地区分开，可安全地提取相位差信息。

根据[8]所述的串行发送系统，与不具有该结构的情况相比较，即使所述多个信号的多个组存在，也可在接收侧再现每一组中的多个信号间的相位关系。

根据[9]所述的串行发送系统，与不具有该结构的情况相比较，在接收侧可再现在发送侧并行输入的多个信号间的相位关系。

附图说明

基于下列附图详细描述本发明的示例性实施例，其中：

图1是示出了根据本发明的第一示例性实施例的串行发送系统的结构的略图的系统结构图；

图2是对根据第一示例性实施例的串行发送系统的操作进行说明的时序图；

图3是示出了根据本发明的第二示例性实施例的串行发送系统的结构的略图的系统结构图；

图4是示出8B10B编码的命令插入结构的视图；

图5是命令发送的概念图；以及

图6是示出串行发送系统的结构的略图的系统结构图，所述串行发送系统通过存储单元发送信号以吸收频率差。

具体实施方式

以下将参照附图来详细描述本发明的示例性实施例。

[第一示例性实施例]

系统结构

图1是示出了根据本发明的第一示例性实施例的串行发送系统的结构的略图的系统结构图。根据第一示例性实施例的串行发送系统包括发送装置10和接收装置20，并且发送装置10和接收装置20通过通信线路(发送线路)30彼此电连接。

多个信号从作为信息处理单元的CPU 40并行输入到发送装置10。而且，周期性信号，即，周期性产生的时钟信号CLK被作为系统时钟输入到发送装置10。

在此，将芯片选择信号CS、写信号WR、和信息信号DATA作为所述多个信号的示例。但是，这仅仅是示例性的，并且本发明不限于此。当信息信号DATA是像素信息时，用于限定线路的线路同步信号、用于限定页面的页面同步信号等被作为其它信号。

在此，芯片选择信号CS是用于指定针对多个输入/输出接口装置中哪个装置(芯片)执行处理的信号。写信号WR是用于命令由芯片选择信号CS选择的芯片写信息信号DATA的信号。

发送装置10包括三个锁存电路11、12、和13，时钟产生单元，和P至S转换器15，其中三个锁存电路11、12、和13与从CPU 40并行输入的信号的数量相对应，时钟产生单元用于产生将在下面描述的发送时钟。例如，PLL(锁相环)电路可被用作时钟产生单元。而且，P至S转换器15中的P表示并行信号，而S表示串行信号。

使用作为输入信号的芯片选择信号CS，锁存电路11与时钟信号CLK同步地锁存芯片选择信号CS。使用作为输入信号的写信号WR，锁存电路12与时钟信号CLK同步地锁存写信号WR。使用作为输入信号的信息信号DATA，锁存电路13与时钟信号CLK同步地锁存信息信号DATA。

即，通过同一时钟信号CLK将芯片选择信号CS、写信号WR、和信息信号DATA结合到发送装置10中，并且将芯片选择信号CS、写信号WR、和信息信号DATA分别锁存到锁存电路11、12、和13。因此，时钟信号CLK变成用于以相同的定时结合选择信号CS、写信号WR、和信息信号DATA的采样时钟。

PLL电路14通过对作为采样时钟的时钟信号CLK进行频率倍增来产生频率高于时钟信号CLK的发送时钟。所产生的发送时钟被提供给P至S转换器15。

P至S转换器15与由PLL电路14产生的发送时钟同步地按次序逐比特地对由锁存电路11、12、和13锁存的芯片选择信号CS、写信号WR、和信息信号DATA进行串行化。此时，串行信号还包括发送时钟信息。包括该发送时钟信息的串行信号被通过通信线路30发送到接收装置20。

接收装置20包括S至P转换器21、三个锁存电路22、23、和24、相位差信息存储单元25、和相位校正单元26。

S至P转换器21从发送装置10接收通过通信线路30串行发送的串行信号，并且提取插入在串行信号中的发送时钟信息作为控制时钟S-CLK。接下来，S至P转换器21将提取出的控制时钟S-CLK提供给相位校正单元26，并且将接收到的串行信号S与控制时钟S-CLK同步地转换为并行信号P。

S至P转换器21还基于控制时钟S-CLK产生具有与发送侧的采样时钟CLK的频率相同的频率的锁存时钟CDR-CLK，并且将锁存时钟CDR-CLK提供给锁存电路22、23、和24以及相位校正单元26。

锁存电路22、23、和24与锁存时钟CDR-CLK同步地对从S至P转换器21并行输出的芯片选择信号CS、写信号WR、和信息信号DATA分别进行锁存。这样，在同一定时从锁存电路22、23、和24输出芯片选择信号CS、写信号WR、和信息信号DATA，并且将它们提供给相位校正单元26。

相位差信息存储单元25预先存储作为校正信息的相位差信息。相位差信息指示从CPU 40并行输入到发送装置10的多个信号间的相位差，即，芯片选择信号CS、写信号WR、和信息信号DATA间的相位差。该相位差指的是芯片选择信号CS的逻辑改变点(从逻辑0(低电平)到逻辑1(高电平)或从逻辑1到逻辑0的改变点)、写信号WR的逻辑改变点、和信息信号DATA的第一信息起始点(其也可被认为是改变点)之间的时间间隔。

这里，当对芯片选择信号CS、写信号WR、和信息信号DATA彼此比较时，由于这些信号的功能的前述特性，使得芯片选择信号CS的逻辑改变点来得比写信号WR的逻辑改变点和信息信号DATA的第一信息起始点早。

因此，在该示例中，基于芯片选择信号CS的逻辑改变点，WR的逻辑改变点和该基准信号的改变点之间的时间间隔、和信息信号DATA的第一信息起始点和该基准信号的改变点之间的时间间隔被认为是多个信号间的相位差。由于该相位差是时间信息，因此该相位差可由具有恒定周期的控制时钟S-CLK的计数量(时钟周期数)来表示。控制时钟S-CLK具有与发送侧的发送时钟相同的频率。

这里，例如，基准信号以外的两个信号具有相同的相位。即，三个信号间的相位差信息是一个。然而，这仅仅是示例，并且还有基准信号以外的两个信号具有不同的相位的情况。在此情况下，两个其余信号和基准信号之间的两个相位差作为三个信号之间的相位差信息。

在发送侧，已经按规定确定从CPU 40并行输入到发送装置10的多个信号间的相位差。因此，通过将相位差转换为控制时钟S-CLK的时钟周期数，多个信号间的相位差信息可被获得为时钟周期数。当信号已被并行输入到发送装置10时，该时钟数信息被预先存储在相位差信息存储单元25中，作为指示多个信号间的相位关系的相位差信息。

相位校正单元26使用从相位差信息存储单元25给出的作为校正信息的相位差信息，来对通过锁存电路22、23、和24从S至P转换器21提供的芯片选择信号CS、写信号WR、和信息信号DATA进行相位校正处理。该相位校正处理基于校正信息执行，以使这些信号间的相位关系返回到这些信号并行输入到发送装置10时的相位关系。

具体而言，在该示例中，基于芯片选择信号CS，在芯片选择信号CS已被输出之后，按从相位差信息存储单元25给出的相位差信息控制时钟S-CLK计数到时钟周期数，即，写信号WR的输出和信息信号DATA的输出分别延迟根据时钟周期数的时间。在此，写信号WR的逻辑改变点和信息信号DATA的第一信息起始点具有相同的定时。

其后，在芯片选择信号CS、写信号WR、和信息信号DATA间的相位关系返回到这些信号从CPU 40并行输入到发送装置10时的相位关系的情况下，相位校正单元26输出芯片选择信号CS、写信号WR、和信息信号DATA。而且，相位校正单元26对控制时钟S-CLK进行分频，从而输出具有与发送侧的采样时钟CLK具有相同的周期的时钟信号CLK。

系统的操作

接下来，将参照图2的时序图来描述根据第一示例性实施例的具有上述结构的串行发送系统的操作。在图2的时序图中，示出了芯片选择信号CS和写信号WR的反转信号，即，反转的芯片选择信号xCS和反转的写信号xWR。

如图2所示，芯片选择信号xCS(CS)、写信号xWR(WR)、和信息信号DATA间的相位关系，即，它们的改变点间的相位关系在发送侧的采样周期之下，即，在采样时钟CLK的周期之下。在这样的相位关系中，如前所述，按采样时钟CLK的信号采样间隔变得比改变点之间的周期粗，从而出现了并行输入的多个信号间的相位关系改变的问题。

首先，在发送侧，从CPU 40到发送装置10，如图2A所示，具有按规定预先确定的相位关系的芯片选择信号CS、写信号WR、和信息信号DATA与采样时钟CLK一起并行输入。

在并行信号被发送装置10转换为串行信号(串行化)之后，通过通信线路30将并行信号串行发送到接收侧。其后，由接收装置20的S至P转换器21将串行信号S转换为并行信号P(并行化)。

此时，从S至P转换器21并行输出的反转芯片选择信号xCS、反转写信号xWR、和信息信号DATA被与控制时钟CDR-CLK的上升定时同步地分别锁存到锁存电路22、23、和24。因此，如图2B所示，反转芯片选择信号xCS的逻辑改变点、反转写信号xWR的逻辑改变点、和信息信号DATA的第一信息起始点同相。

对于同相的反转芯片选择信号xCS、反转写信号xWR、和信息信号DATA，相位校正单元26执行相位校正处理以使这些信号间的相位关系返回到当这些信号从CPU 40被并行输入到发送装置10时的相位关系。具体地讲，通过作为基准信号的反转芯片选择信号xCS，基于从相位差信息存储单元25给出的相位差信息，反转写信号xWR和信息信号DATA从基准信号移位了所定义的值。

由于通过该相位校正单元26的相位校正，使得当从接收侧输出反转芯片选择信号xCS、反转写信号xWR、和信息信号DATA时，如图2C所示，在保持当从CPU 40并行地将这些信号输入到发送装置10时的相位关系的状态下，通过发送线路将这些信号提供给后续装置。

由于芯片选择信号CS(xCS)、写信号WR(xWR)、和信息信号DATA将相位关系保持为并行输入时间，所以这些信号在没有反转相位关系的情况下被发送到后续装置，即使在由于接收装置20和后续装置之间的发送线路的布线长度的差而产生传播延迟的情况下也是如此。

[第二示例性实施例]

系统结构

图3是示出了根据本发明的第二示例性实施例的串行发送系统的结构的略图的系统结构图。在该图中，由相同的符号表示与图1中的部件相同的部件。根据第二示例性实施例的串行发送系统包括发送装置10A和接收装置20A，并且发送装置10A和接收装置20A通过通信线路30彼此电连接。

多个信号被从作为信号源的CPU 40并行输入到发送装置10A。这里将芯片选择信号CS、写信号WR、和信息信号DATA作为所述多个信号的示例，但是，这仅仅是示例性的。而且，周期性产生的时钟信号CLK也从CPU 40被输入到发送装置10A。

类似于根据第一示例性实施例的发送装置10，除了将从CPU 40并行输入的多个信号(并行信号)转换为串行信号并执行串行发送之外，发送装置10A还具有在串行信号中插入表示从CPU 40并行输入到发送装置10A的多个信号间的相位差的相位差信息并执行串行发送的功能。

更具体地讲，除了锁存电路11、12、和13、PLL电路14、和P至S转换器15之外，发送装置10A还包括相位差信息传输命令单元16。在此，三个信号，芯片选择信号CS、写信号WR、和信息信号DATA，也被作为所述多个信号的示例。然而，这仅仅是示例，并且本发明不限于此。

与第一示例性实施例中的情况相类似，锁存电路11、12、和13与采样时钟CLK同步地锁存从CPU 40并行输入的芯片选择信号CS、写信号WR、和信息信号DATA。PLL电路14通过对采样时钟CLK进行频率倍增来产生比采样时钟CLK频率高的发送时钟。

相位差信息被给到相位差信息传输命令单元16。相位差信息指示从CPU 40并行输入到发送装置10A的多个信号间的相位差，即，芯片选择信号CS、写信号WR、和信息信号DATA间的相位差。如前所述，该相位差指的是芯片选择信号CS的逻辑改变点、写信号WR的逻辑改变点、和信息信号DATA的第一信息起始点间的时间间隔。

在该示例中，基于芯片选择信号CS的逻辑改变点，WR的逻辑改变点和该基准信号的改变点之间的时间间隔、和信息信号DATA的第一信息起始点和该基准信号的改变点之间的时间间隔被认为是多个信号间的相位差。由于该相位差是时间信息，因此该相位差可由具有通过在PLL电路14中对采样时钟CLK进行频率倍增而获得的发送时钟的时钟周期数来表示。

已经按规定确定从CPU 40并行输入到发送装置10A的多个信号间的相位差。因此，通过将相位差转换为发送时钟的时钟周期数，多个信号间的相位差信息可按时钟周期数获得。当这些信号已被并行输入到发送装置10A时，该时钟数信息被给到相位差信息传输命令单元16，作为指示多个信号间的相位关系的相位差信息。

相位差信息传输命令单元16存储从外部给出的相位差信息(时钟数信息)，并且将相位差信息给到P至S转换器15作为当P至S转换器15将并行信号转换为串行信号并且发送该串行信号时的命令数据。当接收到该命令数据时，P至S转换器15将该命令数据插入到串行信号中，并且将其串行信号串行地发送到接收装置20A。以下将描述将指示相位差信息的命令数据插入到串行信号并且执行串行发送的具体示例。

与第一示例性实施例中的接收装置20相似，接收装置20A包括S至P转换器21、三个锁存电路22、23、和24、相位差信息存储单元25、和相位校正单元26。然而，第一示例性实施例中的相位差信息存储单元25预先存储了从外部给出的相位差信息。相反，第二示例性实施例中的接收装置20中的相位差信息存储单元25将从S至P转换器21接收到的串行信号中提取出的命令数据存储为相位差信息。

与第一示例性实施例中的情况相类似，S至P转换器21从发送装置10A接收通过通信线路30串行发送的串行信号，并且提取插入在作为控制时钟S-CLK的串行信号中的发送时钟信息。其后，S至P转换器21将提取出的控制时钟S-CLK提供给相位校正单元26，并且将接收到的串行信号S与控制时钟S-CLK同步地转换为并行信号P。

S至P转换器21还提取插入到串行信号中的命令数据，并且将提取出的命令数据给到相位差信息存储单元25。而且，S至P转换器21还基于控制时钟S-CLK产生具有与发送侧的采样时钟CLK相同的频率的锁存时钟CDR-CLK，并且将锁存时钟CDR-CLK提供给锁存电路22、23、和24、和相位校正单元26。

锁存电路22、23、和24与锁存时钟CDR-CLK同步地分别锁存从S至P转换器21并行输出的芯片选择信号CS、写信号WR、和信息信号DATA。这样，在同一定时从锁存电路22、23、和24输出芯片选择信号CS、写信号WR、和信息信号DATA，并且将它们提供给相位校正单元26。

相位校正单元26对在同一定时从S至P转换器21通过锁存电路22、23、和24提供的芯片选择信号CS、写信号WR、和信息信号DATA进行相位校正处理。该相位校正处理基于从相位差信息存储单元25给出的相位差信息执行，以使这些信号间的相位关系返回到这些信号并行输入到发送装置10A时的相位关系。

具体而言，在该示例中，基于芯片选择信号CS，在芯片选择信号CS已被输出之后，按从相位差信息存储单元25给出的相位差信息控制时钟S-CLK计数到时钟周期数，即，写信号WR的输出和信息信号DATA的输出分别延迟根据时钟周期数的时间。在此，写信号WR的逻辑改变点和信息信号DATA的第一信息起始点具有相同的定时。

控制时钟S-CLK是具有与发送侧所使用的发送时钟相同的周期的时钟。即，设置为发送时钟的时钟周期数的相位差信息代表控制时钟S-CLK的时钟周期数。因此，通过对控制时钟S-CLK计数，可根据由其时钟周期数确定的延迟时间执行相位校正。

其后，在芯片选择信号CS、写信号WR、和信息信号DATA间的相位关系返回到这些信号从CPU40并行输入到发送装置10A时的相位关系的情况下，相位校正单元26输出芯片选择信号CS、写信号WR、和信息信号DATA。而且，相位校正单元26对控制时钟S-CLK进行分频，从而输出具有与发送侧的采样时钟CLK具有相同的周期的时钟信号CLK。

系统的操作

根据第二示例性实施例的上述结构的串行发送系统的操作基本上与根据第一示例性实施例的串行发送系统的操作相同。第一示例性实施例和第二示例性实施例的差异如下所述。即，在根据第一示例性实施例的串行发送系统的情况下，基于预先由相位差信息存储单元25存储的相位差信息执行相位校正。相反，在根据第二示例性实施例的串行发送系统的情况下，相位差信息被作为命令数据插入到串行信号中，并且被从发送侧串行发送，并且在接收侧基于从命令数据获得的相位差信息执行相位校正。

在此，在串行发送系统中发送时钟的频率和多个信号间的相位关系与要被发送的信息无关而为恒定的情况下，当在接收侧执行相位校正时，不需要使用在每次接收时从串行信号提取出的相位差信息来执行相位校正处理，并且还可使用在相位差信息存储单元25中预先存储的相位差信息来执行相位校正处理。

然而，还有这样的串行发送系统，其中，发送时钟的频率和多个信号间的相位关系由于要被发送的信息的内容中的差异而改变。作为这种串行发送系统的例子，当要被发送的信息是图像信息时，存在发送时钟的频率和多个信号间的相位关系在单色图像信息和彩色图像信息之间不同的情况。

在这样的系统结构的情况下，较好的情况是：与发送时钟的频率和多个信号间的相位关系相对应的相位差信息的指令被从发送侧的相位差信息传输命令单元16给到P至S转换器15以执行串行发送，而在接收侧从接收到的串行信号提取相位差信息，并且使用提取出的相位差信息执行相位校正处理。

(相位差信息的串行发送)

作为将相位差信息插入到作为命令数据的串行信号并执行串行发送的方法，可想出各种方法。以下将描述这些方法中的一个示例。

在G比特/秒(例如，2.5G比特/秒或更高)的高速串行发送中，采用8B10B编码技术以使并行信号串行化。还有8B10B编码以外的编码技术，例如，4B5B编码和64B66B编码。8B10B编码技术是这样的系统：为了进行串行发送，将8比特并行信号转换为10比特串行信号，从而相同等级的状态未长时间持续。

在8B10B编码中，使用被称作K码的特殊符号。在8B10B编码中，K码不同于要被发送的信息。因此，可使用K码来发送命令数据(相位差信息)。在8B10B编码技术中，为了实现DC平衡，2比特数据被加到8比特数据的输入数据中以产生具有均等出现的逻辑“1”和“0”的10比特数据。

在使用8B10B编码的命令插入系统中，根据诸如PCI-EXPRESS的标准来分配符号。K28.5被分配给初始链路的空闲符号或设施；K27.7被分配给包的起始；并且K29.7被分配给包的末端。在此，包指的是具有固定大小的数据块。使用该8B10B编码的命令插入系统在普通数据发送部分的定时以外的定时发送命令数据。

图4示出8B10B编码的命令插入结构。在图4中，K27.7表示包的起始，并且在任意包起始定时产生。K29.7表示包末端，并且根据标准宽度产生。在图4所示的示例中，K28.1和K28.2被用于命令。

图5是命令发送的概念图。指示命令数据是否被插入到K码中的标识数据被给到发送侧。在标识数据指示命令数据插入的情况下，选择命令数据；并且在标识数据指示命令数据插入的情况下，普通数据被选择。接下来，执行8B/10B转换和并行/串行转换从而执行串行发送。此时，标识数据也被串行发送。

在接收侧，对接收到的数据信号进行10B/8B转换以返回到原始的8比特数据，并且进行串行/并行转换。此时，提取上述标识信息，并且执行符号判定。在标识数据指示命令数据插入的情况下，选择并输出命令数据；并且在标识数据未指示命令数据插入的情况下，选择并输出普通数据。此时选择的命令数据被给到图3中的相位差信息存储单元25作为相位差信息。

在示例性实施例中，尽管信息处理单元包括一个CPU的系统结构示例已被给出，但是，还有存在多个CPU的情况。在此情况下，存在每一组包括多个信号的多个组。作为该示例，存在发送图像信息的串行发送系统。在该系统的情况下，针对图像信息的各个色彩存在多个CPU，并且存在图像信息处理所需的多个信号。在与各个色彩相对应的多组信号中，多个信号间的相位关系不同。

在此情况下，针对从多个CPU输出的多个信号的每一组，基准信号是必需的。而且，基准信号和其它信号间的相位差信息对于每一组是必需的。在此情况下，在一个串行发送系统中，存在多个基准信号和用于针对每一基准信号校正其它信号的相位的相位差信息。

在串行发送系统的情况下，相位差信息包括多个信息，其中每一信息均指示针对从多个CPU输出的多个信号的每一组的基准信号。这里，考虑到在发送相位差信息时使用上述8B10B编码技术的情况，例如K28.1可被用于发送相位差信息，并且K28.2可被用于发送指示基准信号的信息。

而且，在示例性实施例中，作为将相位差信息作为命令数据插入到串行信号中并执行串行发送的串行发送方法的示例，使用8B10B解码技术的情况已经被描述，但是这仅仅是示例。例如，在使用作为具有固定大小的数据块的包的包通信中，还可考虑将命令数据插入到一个单位的包中以发送命令数据的方法，以及在包之间提供插入单元并将命令数据插入到该插入单元以发送命令数据的方法。

尽管已经参照示例性实施例描述了本发明，本发明的技术范围不限于在其第一和第二示例性实施例中所述的范围，而是可在不脱离本发明的范围的情况下，将各种改变或改善添加到第一和第二示例性实施例。而且，在本发明的技术范围中还覆盖了添加这样的改变或改善的示例性实施例。

[应用示例]

本发明还可应用于串行发送系统，在并行输入的多个信号中的每一个均具有的时钟(采样时钟)CLK与发送时钟的频率极为不同的情况下，该串行发送系统通过存储单元发送信号以吸收其频率差。图6示出了该串行发送系统的结构。在图6中，与图3中的部件相同的部件由相同的符号表示。

在发送装置10B中，在锁存电路11、12、和13随后的级中提供了存储单元51，并且在存储单元51和P至S转换器15之间提供了锁存电路52、53和54。在存储单元51中，临时存储了锁存到锁存电路11、12、和13的芯片选择信号CS、写信号WR、和信息信号DATA。

与从外部振荡器60提供并且频率高于采样时钟CLK的时钟clk同步地来将存储在存储单元51中的芯片选择信号CS、写信号WR、和信息信号DATA锁存到锁存电路52、53和54。外部振荡器60提供的时钟clk被PLL电路14频率倍增，并且被频率倍增的时钟被作为发送时钟提供给P至S转换器15。

由于发送时钟是通过对频率高于采样时钟CLK的时钟clk频率倍增而获得的时钟，所以发送时钟的频率极大地高于采样时钟CLK的频率。为了吸收发送时钟和采样时钟CLK之间的频率差，提供存储单元51。

在接收装置20B中，在锁存电路22、23、和24的连续级中提供存储单元55。在存储单元55中，从S至P转换器21并行输出的芯片选择信号CS、写信号WR、和信息信号DATA被与锁存时钟CDR-CLK同步地存储。

存储在存储单元55中的芯片选择信号CS、写信号WR、和信息信号DATA被与从外部振荡器70提供的时钟同步地并行输入到相位校正单元26。从外部振荡器70提供的时钟由PLL电路56进行频率倍增，从而变成具有与发送时钟相同的频率的时钟，并且把被频率倍增的时钟提供给相位校正单元26。

还是在具有上述结构的串行发送系统中，与根据第二示例性实施例的串行发送系统相类似，相位差信息被作为命令数据从发送侧插入到串行信号中以执行串行发送，并且在接收侧基于从命令数据获得的相位差信息执行相位校正。在此示例中，已经描述了第二示例性实施例被应用于具有上述结构的串行发送系统的情况，但是第一示例性实施例也可被应用于此。

为了说明和描述的目的已经提供了对本发明的示例性实施例的前述描述。这并非旨在彻底地将本发明限制到所公开的精确形式。显然，众多改变和变形对于本领域技术人员来说是清楚的。选择并描述所述实施例以便最好地声明本发明的原理和其实际应用，因此，使得其他本领域技术人员能够针对各个实施例理解本发明，并且各种改变适合于预期的实际用途。这旨在通过一些权利要求及其等同物来限定本发明的范围。

Claims (9)

1.一种串行信号接收装置，包括：

串并转换器，其将发送的串行信号转换为并行信号，其中，通过多个信号获得串行化的信号；

存储单元，其存储指示了所述多个信号间的相位差的相位差信息；以及

校正单元，其基于由存储单元存储的相位差信息来校正从串并转换器输出的并行信号的多个信号间的相位关系。

2.如权利要求1所述的串行信号接收装置，

其中，所述多个信号中逻辑变化点最早到来的一个信号是基准信号，并且

其中，相位差信息指示基准信号和其余信号中每一个信号之间的相位差。

3.如权利要求2所述的串行信号接收装置，

其中，校正单元通过对用于发送串行信号的周期性信号的数量进行计数来矫正相位差。

4.一种串行发送系统包括：

发送装置，其将并行输入的多个信号转换为串行信号，并且串行发送具有相位差信息的串行信号，所述相位差信息指示所述多个信号间的相位差；以及

接收装置，其将从发送装置发送的串行信号转换为并行信号，并且基于从发送装置发送的相位差信息来校正并行信号的多个信号间的相位关系。

5.如权利要求4所述的串行发送系统，

其中，所述多个信号中逻辑变化点最早到来的一个信号是基准信号，并且

其中，相位差信息指示基准信号和其余信号中每一个信号之间的相位差。

6.如权利要求4所述的串行发送系统，

其中，接收装置通过对用于发送串行信号的周期性信号的数量进行计数来矫正相位差。

7.如权利要求4所述的串行发送系统，

其中，当使用了通过将并行信号转换为具有最小单位数量的串行信号以执行发送的编码技术时，相位差信息被插入与要被发送的信息不同的符号部分并被发送，所述串行信号的最小单位数量大于并行信号信息的最小单位数量。

8.如权利要求5所述的串行发送系统，

其中，当存在多个信号的多个组时，相位差信息包括指示每一组的基准信号的信息。

9.一种串行发送方法，包括以下步骤：

将并行输入的多个信号转换为串行信号；

发送具有相位差信息的串行信号，所述相位差信息指示所述多个信号间的相位差；

将从发送侧发送的串行信号转换为并行信号；以及

基于从发送侧发送的相位差信息来校正并行信号的多个信号间的相位关系。

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