JPH11340839A - パラレル信号シリアル伝送装置 - Google Patents

Abstract

(57)【要約】 【課題】 伝播遅延時間が長く、電源投入順序などの伝
送装置の使用方法が制限され、ノイズなどの影響による
同期はずれを生じる。 【解決手段】 基準クロックを発生するクロック発生手
段１１、同期信号を発生する同期信号発生手段１２及
び、発生した同期信号を付加し、入力パラレル信号３を
シリアル信号に変換するセパレータビット付加並直列変
換手段１３を持つ送信部１と、受信シリアル信号からク
ロックを再生するクロック再生手段２１、シリアル信号
から同期信号を検出する同期信号検出手段２２及び、シ
リアル信号をパラレル信号に変換するセパレータビット
削除直並列変換手段２３を持つ受信部２と、シリアル信
号を伝送するシリアル信号伝送路４とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、パラレル信号をシ
リアル信号に変換して伝送するパラレル信号シリアル伝
送装置に関するものである。

【０００２】

【従来の技術】一般にパラレル信号を伝送する場合、転
送する信号の本数だけケーブルなどの伝送路を準備した
り、パラレル信号をシリアル信号に変換し、単一のケー
ブルなどの伝送路を用いて送り、受信側でシリアル信号
をパラレル信号に変換する方法が用いられていた。単一
のケーブルを用いて一方向に信号をシリアル伝送する場
合、送信側と受信側のビットの対応を正しくするため、
信号の同期をとる必要がある。任意のパラレル信号を伝
送し、自動的に同期が取れるようにするには、信号の取
り得る全ての状態以外の状態を同期信号としなければな
らない。すなわち、同期信号は、転送するパラレル信号
のビット数より長いものが必要になる。図８に、同期信
号とパラレルデータの信号を含む有効信号の関係を示
す。図８に示すように、同期信号が占める割合が大きく
なり、実際に有効な信号の転送に用いられる時間は半分
以下になる。

【０００３】シリアルデータ伝送装置の使用方法で、送
信側、受信側の電源投入順序を制限すれば、同期方法を
簡略化できる。しかし、操作手順を間違うと同期が取れ
ないという問題や、途中ノイズなどの外乱で同期が外れ
てしまうとやはり同期が取れなくなるという特性を持っ
ている。

【０００４】

【発明が解決しようとする課題】パラレル信号を転送す
る信号の本数だけケーブルなどの伝送路を用いて伝送す
る場合、伝送長が長い場合や、単一の伝送路に要する費
用が大きく伝送する信号数が多い場合は、パラレルの伝
送路を実現するために必要な費用は非常に大きくなる。
そのため、単一の伝送路を用いたシリアル伝送が有利に
なる。しかしながら、従来の技術で触れたように、同期
信号が信号伝送時間に占める割合が大きくなり、信号を
伝送する周期が長くなる。図９に、ある１本の信号（信
号Ａと呼ぶ）が変化したとき、その信号がシリアル伝送
で受信側に伝わる様子を示す。信号Ａがシリアル信号に
埋め込まれるのは、有効信号中の信号Ａのスロットとし
て示した部分である。従って、シリアル伝送を使って信
号を伝送する場合は、必ず比較的長い伝播遅延時間が存
在する。パラレル信号のシリアル伝送には、より短い伝
播遅延時間が要求されている。

【０００５】また、電源投入順序などの伝送装置の使用
方法を制限することなく、またノイズなどの影響による
同期はずれを無くし、安定した信号伝送を実現すること
も重要なポイントである。

【０００６】本発明は、従来のシリアル伝送におけるこ
のような課題を考慮し、比較的短い遅延時間を持ち、操
作が容易で安定した信号伝送が行えるパラレル信号シリ
アル伝送装置を提供することを目的とするものである。

【０００７】

【課題を解決するための手段】請求項１の本発明は、Ｎ
＋２ビットの同期信号を発生する同期信号発生手段及
び、その発生した同期信号を付加し、入力したパラレル
信号をＮビットづつの複数の組に分け、それらの組の間
にセパレータビットを付加し、シリアル信号に変換する
セパレータ付加並直列変換手段を有する送信部と、セパ
レータ付加並直列変換手段から出力されるシリアル信号
を伝送する伝送路と、その伝送路から受信したシリアル
信号から信号再生の基準となる時間位置を検出する同期
信号検出手段及び、その同期信号検出手段の出力を利用
して、受信したシリアル信号のセパレータビットを削除
しながらパラレル信号に変換するセパレータ削除直並列
変換手段を有する受信部とを備えたパラレル信号シリア
ル伝送装置である。

【０００８】この構成により、安定な同期特性を持つこ
とができ、同期に必要なビット数を削減でき、遅延時間
を短縮できる。

【０００９】請求項２の本発明は、入力したパラレル信
号をシリアル信号に変換する並直列変換手段及び、その
並直列変換手段の出力に対し、Ｎビットの期間、同期信
号の一部と一致するパターンを検出した場合、１ビット
のセパレータビットを付加するセパレータビット付加手
段及び、Ｎ＋２ビットの同期信号を発生する同期信号発
生手段及び、セパレータビット付加手段の出力と同期信
号発生手段の出力とを集合し、シリアル信号を発生する
直列信号集合手段を有する送信部と、その発生したシリ
アル信号を伝送する伝送路と、その伝送路から受信した
シリアル信号から信号再生の基準となる時間位置を検出
する同期信号検出手段及び、その同期信号検出手段の出
力を利用して、受信したシリアル信号にＮビットの期間
同期信号の一部と一致するパターンを検出した場合にセ
パレータビットを削除するセパレータビット削除手段及
び、そのセパレータビット削除手段の出力をパラレル信
号に変換する直並列変換手段を有する受信部とを備えた
パラレル信号シリアル伝送装置である。

【００１０】この構成により、安定な同期特性を持つこ
とができ、同期に必要なビット数を削減でき、遅延時間
を短縮できる。

【００１１】請求項３の本発明は、入力したパラレル信
号をシリアル信号に変換する並直列変換手段及び、その
並直列変換手段の出力の後半部分に同期信号の一部と一
致する信号成分を検出する同期信号成分検出回路及び、
その検出された信号成分に一致する部分を除いた期間の
同期信号を発生する部分同期信号発生手段及び、並直列
変換手段の出力と部分同期信号発生手段との出力を集合
し、シリアル信号を発生する直列信号集合手段を有する
送信部と、その発生したシリアル信号を伝送する伝送路
と、その伝送路から受信したシリアル信号から信号再生
の基準となる時間位置を検出する同期信号検出手段及
び、その同期信号検出手段の出力を利用して、受信した
シリアル信号をパラレル信号に変換する直並列変換手段
を有する受信部とを備えたパラレル信号シリアル伝送装
置である。

【００１２】この構成により、安定な同期特性を持つこ
とができ、同期に必要なビット数を削減でき、遅延時間
を短縮できる。

【００１３】

【発明の実施の形態】以下に、本発明をその実施の形態
を示す図面に基づいて説明する。 （実施の形態１）図１は、本発明にかかる実施の形態１
のパラレル信号シリアル伝送装置のブロック図である。
図１において、１は送信部、２は受信部であり、それら
送信部１及び受信部２は、シリアル伝送路４により接続
されている。送信部１は、動作の基準となるクロックを
発生するクロック発生手段１１、同期信号を発生する同
期信号発生手段１２及び、発生した同期信号を付加し、
入力パラレル信号３をシリアル信号に変換してシリアル
信号伝送路４に出力するセパレータビット付加並直列変
換手段１３により構成されている。また、受信部２は、
受信したシリアル信号からクロックを再生するクロック
再生手段２１、受信したシリアル信号から同期信号を検
出する同期信号検出手段２２及び、検出した同期信号を
用いて、受信したシリアル信号をパラレル信号に変換す
るセパレータビット削除直並列変換手段２３により構成
されている。

【００１４】次に、上記実施の形態１のパラレル信号シ
リアル伝送装置の動作について、図面を参照しながら説
明する。

【００１５】まず、送信側を説明する。クロック発生手
段１１は、シリアル信号の信号遷移を制御するために用
いると同時に他の機能ブロックのクロックとしても用い
られるクロックを発生する。セパレータビット付加並直
列変換手段１３は、入力パラレル信号３をＮビットづつ
の組に分け、それら組の間にセパレータビットを付加し
ながら入力パラレル信号３をシリアル信号に変換する。
セパレータビット付加並直列変換手段１３は、同期信号
発生手段１２の出力を合わせてシリアル信号として出力
する。

【００１６】ここでは、入力パラレル信号３のビット数
を８、Ｎを４として説明する。同期信号はＮ＋２ビッ
ト、すなわち６ビットで表現でき、”０００００１”と
する。またセパレータビットは”１”とする。セパレー
タビットによって入力パラレル信号の連続する”０”を
Ｎビット以下に分断し、同期信号のＮ＋１ビットの連続
する”０”と区別できるようにしている。例えば、パラ
レル入力信号を全て”０”だとすると、セパレータビッ
トを含めたセパレータ付加直並列変換手段１３の出力
は、”００００１００００”となる。同期信号を合わせ
ると、”００００１０００００００００１”がシリアル
信号伝送路４を通る信号となる。このように、従来より
も同期信号を加えたときのビット数が少なくなる。

【００１７】次に、受信側の説明をする。図１におい
て、クロック再生手段２１は、シリアル信号伝送路４か
ら受信したシリアル信号からクロックを再生する。クロ
ック再生手段２１は、ＰＬＬ（フェーズ・ロックド・ル
ープ）技術を使って実現できる。クロック再生手段２１
で再生されたクロックは、信号を受信するためのクロッ
クとして用いられる。同期信号検出手段２２はシリアル
信号の中の同期信号を検出し、セパレータビット削除直
並列変換手段２３を制御し、パラレル信号へ変換するデ
ータ位置を確定する。パラレル信号への変換において
は、出力するパラレル信号としては不要なセパレータビ
ットを捨てる。

【００１８】同期信号発生手段１２とセパレータビット
付加並直列変換手段１３の具体的な回路例を図４に、タ
イムチャートを図５に示す。図４において、３１は６ビ
ットのシフトレジスタ、３２は９ビットのシフトレジス
タ、３３は出力シリアル信号、３４はロード、３５はク
ロック、３６は入力パラレル信号である。また、図５に
おいて、４１はクロック、４３は出力シリアル信号、４
４はロード、４５はタイムスロットを表す。ここでは以
前に述べたように、Ｎを４、パラレル信号のビット数を
８としてある。

【００１９】６ビットシフトレジスタ３１は、パラレル
信号のロードが可能なシフトレジスタで、同期信号発生
手段１２に相当する。ＰＩ０からＰＩ５がパラレル入力
で、ＬＤ端子がハイ、すなわちロード３４がハイになる
とパラレル信号がロードされる。シリアルの出力端子Ｓ
０には、ロード３４がハイになるとクロックのプラスエ
ッジでＰＩ０が出力される。ロード３４がローになる
と、クロック３５のプラスエッジで順にロードしたパラ
レル信号がシフトされていく。

【００２０】９ビットシフトレジスタ３２はシリアル入
力ＳＩを持ち、６ビットシフトレジスタ３１のシリアル
出力端子ＳＯに接続される。従って、６ビットシフトレ
ジスタ３１と９ビットシフトレジスタ３２は直列に接続
され、全体で１５ビットのシフトレジスタを形作ってい
る。９ビットシフトレジスタ３２は、ビット数を除き６
ビットシフトレジスタ３１と同じ機能を持っている。な
お、９ビットシフトレジスタ３２は、セパレータビット
付加並直列変換手段１３に相当する。９ビットシフトレ
ジスタ３２のパラレル入力には、入力パラレル信号３６
とセパレータビットを入力する。図４には示していない
がこの例では、Ｃ１に”０”、Ｃ２に”１”、Ｃ３に”
１”、Ｃ４に”０”、Ｃ５に”０”、Ｃ６に”０”、Ｃ
７に”０”、Ｃ８に”０”が入力されているとする。

【００２１】図５は、図４の動作を説明するタイムチャ
ートを示す。図５において、４１はクロック、４３は出
力シリアル信号、４４はロード、４５はタイムスロット
を示す。タイムスロット４５は、１クロック期間がどの
信号に割り当てられているかを示し、ＳＹは同期信号、
ＳＰはセパレータビット、Ｃ１からＣ８はパラレル信号
を表している。また、タイムスロットにはＴ１からＴ１
５までの番号を振っている。図５の例では、同期信号
を”０００００１”、先に説明したようにＣ１からＣ８
までを”０１１０００００”、セパレータビットを”
１”としてある。図５のロード４４は、Ｔ１のクロック
４１のプラスエッジにおいてハイ、他の期間は”０”で
ある。

【００２２】ロード３４がハイであれば、６ビットシフ
トレジスタ３１と９ビットシフトレジスタ３２はパラレ
ル入力をロードし、９ビットシフトレジスタ３２のＳＯ
には、９ビットシフトレジスタ３２のＰＩ０に入力され
た信号が現れる。Ｔ２では全体がシフトされＰＩ１の信
号が現れる。このように９ビットシフトレジスタ３２の
ＳＯには、９ビットシフトレジスタ３２と６ビットシフ
トレジスタ３１のロードされた内容が順に現れ、出力シ
リアル信号４３に示すような信号を出力する。なお、同
期信号発生手段１２とセパレータビット付加並直列変換
手段１３には、図４に示した２つのシフトレジスタ以外
にロード３４を発生する回路も必要である。以上のよう
にして９ビットシフトレジスタ３２に入力された入力パ
ラレル信号３６は、シリアル信号に変換されてＳＯ端子
から出力シリアル信号３３として出力される。

【００２３】同期信号検出手段２２とセパレータビット
削除直並列変換手段２３の具体的な回路例を図６に示
す。図６において、５１は６ビットシフトレジスタ、５
２は９ビットシフトレジスタ、５３は６ビットの比較
器、５４は８ビットパラレルレジスタ、５５は入力シリ
アル信号、５６はクロック、５７は出力パラレル信号で
ある。

【００２４】６ビットシフトレジスタ５１は、シリアル
入力と６ビットのパラレル出力を持っており、シリアル
入力ＳＩに加えられた信号は、クロック５６のプラスエ
ッジでパラレル出力ＰＯ０に現れ、クロック５６の次以
降のプラスエッジでＰＯ１、ＰＯ２へと順にシフトされ
ていく。９ビットシフトレジスタ５２は、シリアル入力
と９ビットのパラレル出力を持っており、機能は６ビッ
トシフトレジスタ５１とビット数を除き同じである。６
ビットシフトレジスタ５２のパラレル出力ＰＯ５は、９
ビットシフトレジスタ５２のシリアル入力ＳＩに加えら
れる。９ビットシフトレジスタ５２のパラレル出力はＰ
Ｏ４を除き８ビットパラレルレジスタ５４の入力に接続
される。ＰＯ４はセパレータビットに該当する。

【００２５】８ビットパラレルレジスタ５４の出力は出
力パラレル信号５７である。６ビットシフトレジスタ５
１のパラレル出力は６ビット比較器５３の入力に接続さ
れる。６ビット比較器５３の他方の比較入力には同期信
号のパターンである”０００００１”を加えてある。６
ビット比較器５３の出力は、両方の比較入力、Ａ０から
Ａ５とＢ０からＢ５が一致すると出力ＣＭＰがハイにな
る。このＣＭＰ出力は８ビットパラレルレジスタ５４の
ロードを制御するＬＤ入力に加えられ、この信号がハイ
になるとパラレル入力Ｄ０からＤ７の信号が、Ｑ０から
Ｑ７に現れる。９ビットシフトレジスタ５２と８ビット
パラレルレジスタ５４は、セパレータビット削除直並列
変換手段２３に、６ビットシフトレジスタ５１と６ビッ
ト比較器５３は同期信号検出手段２２にそれぞれ相当す
る。

【００２６】６ビットシフトレジスタ５１に同期信号
の”０００００１”が現れると、６ビット比較器５３の
ＣＭＰ出力がハイになる。そうすると、８ビットパラレ
ルレジスタ５４は９ビットシフトレジスタ５２の出力を
ロードし、Ｑ０からＱ７の出力に伝播する。こうして、
入力シリアル信号がパラレル信号に変換される。なお、
９ビットシフトレジスタ５２のＰＯ４出力は、セパレー
タビットに該当するので、８ビットパラレルレジスタ５
４には加えられず、そのデータは捨てられる。

【００２７】上記実施の形態では、パラレル信号のビッ
ト数を８、セパレータビットを挿入する元のデータの長
さＮを４として説明した。図１０には、パラレル信号ビ
ット長を８、１２、１６、３２、６４、１２８、２５６
ビットに、セパレータビットを挿入する元のデータの長
さＮ（表ではセパレータ長と表記）を４、６、８、１
２、１６ビットにした場合の、同期信号とセパレータビ
ットの総数を示した。図１０の中の太い文字で示した箇
所は、同期信号とセパレータビットに必要なビット数が
最小になる組で、扱うパラレル信号のビット長により、
最適なセパレータ長が存在することを示している。

【００２８】なお、上記実施の形態では、同期信号のパ
ターンとセパレータビットの例を一つ使って動作を説明
したが、他のパターンの組み合わせも存在する。

【００２９】また、上記実施の形態では、時間的にデー
タの後ろに同期信号を付加した例を示したが、同期信号
をデータの前に置くことも可能である。この場合送信部
では同期信号発生手段１２とセパレータビット付加並直
列変換手段１３の信号経路に対する相対位置を前後すれ
ば実現できる。また同様に受信部では、同期信号検出手
段２２とセパレータビット削除直並列変換手段２３の信
号経路に対する相対位置を前後すれば実現できる。 （実施の形態２）図２は、本発明にかかる実施の形態２
のパラレル信号シリアル伝送装置のブロック図である。
図２において、１は送信部、２は受信部であり、それら
送信部１及び受信部２は、シリアル伝送路４により接続
されている。送信部１は、動作の基準となるクロックを
発生するクロック発生手段１１、同期信号を発生する同
期信号発生手段１２、入力パラレル信号３をシリアル信
号に変換する並直列変換手段１４、並直列変換手段の出
力信号にセパレータビットを付加するセパレータビット
付加手段１５及び、そのセパレータビット付加手段１５
の出力と同期信号発生手段１２の出力とを集合してシリ
アル信号伝送路４に出力する直列信号集合手段１６によ
り構成されている。また、受信部２は、受信したシリア
ル信号からクロックを再生するクロック再生手段２１、
受信したシリアル信号から同期信号を検出する同期信号
検出手段２２、検出した同期信号を用いて、受信したシ
リアル信号からセパレータビットを削除するセパレータ
ビット削除手段２４及び、そのセパレータビット削除手
段２４の出力信号をパラレル信号に変換する直並列変換
手段２５により構成されている。

【００３０】次に、上記実施の形態２のパラレル信号シ
リアル伝送装置の動作について、図面を参照しながら説
明する。

【００３１】まず、送信側を説明する。クロック発生手
段１１は、シリアル信号の信号遷移を制御するために用
いると同時に他の機能ブロックのクロックとしても用い
られるクロックを発生する。実施の形態１に示した方法
との相違点は、実施の形態１では、固定的にセパレータ
ビットを挿入しているが、本実施の形態２では、データ
の並びを判断し、その判断結果に基づいてセパレータビ
ットを挿入する点が異なる。セパレータビットの挿入規
則を例えば「”０”がＮ回連続すればセパレータビッ
ト”１”を挿入する」としたものである。

【００３２】例えば、セパレータビット挿入規則を「”
０”が４回連続するとセパレータビット”１”を挿入す
る」とし、パラレル信号を８ビット、入力パラレル信号
３を”０１１０００００”とする。そうすると、セパレ
ータビットが挿入された信号は”０１１００００１０”
となる。送信部１において、並直列変換手段１４は入力
パラレル信号３をシリアル信号に変換し、セパレータビ
ット付加手段１５はそのシリアル信号を検査し、連続す
る４つの”０”を検出したならばセパレータビット”
１”を挿入する。直列信号集合手段１６は、セパレータ
ビット付加手段１５の出力と、同期信号発生手段１２が
発生するＮ＋２ビットの同期信号、例えば”０００００
１”を集合し、１つのシリアル信号を作り出す。

【００３３】次に、受信側の説明をする。図２におい
て、クロック再生手段２１は、シリアル信号伝送路４か
ら受信したシリアル信号からクロックを再生する。クロ
ック再生手段２１は、ＰＬＬ（フェーズ・ロック・ドル
ープ）技術を使って実現できる。クロック再生手段２１
で再生されたクロックは、信号を受信するためのクロッ
クとして用いられる。同期信号検出手段２２はシリアル
信号の中の同期信号を検出する。セパレータビット削除
手段２４は、受信したシリアル信号を検査してセパレー
タビット削除規則「”０”がＮ回連続した後のセパレー
タビット”１”は削除する」を実行する。送信部１の説
明の例にしたがって説明すると、「”０”が４回連続し
た後のセパレータビット”１”は削除する」という規則
となる。シリアル信号”０１１００００１０”は”１
１”の後に”０”が４回連続し、”１”が続くので、こ
の”１”は削除する。従って”０１１０００００”を得
ることができる。直並列変換手段２５はセパレータビッ
トが削除されたシリアル信号をパラレル信号に変換し、
出力パラレル信号５を作り出す。

【００３４】本実施の形態２は、前述の実施の形態１に
比べ、データの内容を判断してセパレータビットを挿入
するため、不必要なセパレータビットの挿入によるデー
タビット長の増加が少ない点が特長である。図１１に、
パラレル信号ビット長を８、１２、１６、３２、６４、
１２８、２５６ビットに、セパレータビットを挿入する
元のデータの長さＮ（表ではセパレータ長と表記）を
４、６、８、１２、１６ビットにした場合の、同期信号
とセパレータビットの総数を示した。「６−７」と表記
してある部分は、左側の数値が最小のビット数、右側が
最大のビット数を示している。 （実施の形態３）図３は、本発明にかかる実施の形態３
のパラレル信号シリアル伝送装置のブロック図である。
図３において、１は送信部、２は受信部であり、それら
送信部１及び受信部２は、シリアル伝送路４により接続
されている。送信部１は、動作の基準となるクロックを
発生するクロック発生手段１１、入力パラレル信号３を
シリアル信号に変換する並直列変換手段１４、その並直
列変換手段１４の出力信号の後半部分で同期信号の一部
分と一致する信号成分を検出する同期信号成分検出手段
１７、その同期信号成分検出手段１７の検出結果に基づ
いて、その同期信号の一部分と一致する信号成分を除い
た残りの部分の同期信号を発生する部分同期信号発生手
段１８及び、その部分同期信号発生手段１８の出力と並
直列変換手段１４の出力とを集合してシリアル信号伝送
路４に出力する直列信号集合手段１９により構成されて
いる。また、受信部２は、受信したシリアル信号からク
ロックを再生するクロック再生手段２１、受信したシリ
アル信号から同期信号を検出する同期信号検出手段２
２、その同期信号検出手段２２の出力に基づいて、受信
したシリアル信号をパラレル信号に変換する直並列変換
手段２６により構成されている。

【００３５】次に、上記実施の形態３のパラレル信号シ
リアル伝送装置の動作について、図面を参照しながら説
明する。

【００３６】本実施の形態３は、信号に含まれる同期信
号と同じ部分を積極的に同期信号として利用する点が特
長である。図７に、データの一部を同期信号として使う
例を示す。データが８ビットで”０１１０００００”、
同期信号を１０ビットの”０００００００００１”とす
る。データの後半部分の”０００００”は同期信号の先
頭の部分として使うと、全体は１３ビットとなり５ビッ
トの削減ができる。

【００３７】まず、送信側を説明する。クロック発生手
段１１は、シリアル信号の信号遷移を制御するために用
いると同時に他の機能ブロックのクロックとしても用い
られる。並直列変換手段１４は、入力パラレル信号３を
シリアル信号に変換する。同期信号成分検出手段１７
は、並直列変換手段１４が変換したシリアル信号の中に
含まれる同期信号として利用できる部分の長さを検出す
る。検出した結果は、図７のＪに相当する部分の長さで
ある。この検出結果は、部分同期信号発生手段１８に送
られる。部分同期信号発生手段１８は、同期信号として
利用できる部分の長さを除いた同期信号を発生する。図
７ではＳに相当する部分である。直列信号集合手段１９
は並直列変換手段１４の出力と、部分同期信号発生手段
１８の出力を合わせて、一つのシリアル信号を作り出
し、シリアル信号伝送路４にシリアル信号を送出する。

【００３８】次に、受信側の説明をする。クロック再生
手段２１は、シリアル信号伝送路４から受信したシリア
ル信号からクロックを再生する。クロック再生手段２１
は、ＰＬＬ（フェーズ・ロック・ドループ）技術を使っ
て実現でき、再生されたクロックは、信号を受信するた
めのクロックとして用いられる。同期信号検出手段２２
はシリアル信号の中の同期信号を検出する。直並列変換
手段２６は、シリアル信号を、同期信号検出手段２２の
出力で決定された位置で、出力パラレル信号５に変換す
る。

【００３９】本実施の形態は、信号の特定パターンの発
生頻度が多い場合にビット削減の効果が大きい方法であ
る。なお、前述した実施の形態１や実施の形態２の方法
と組み合わせることも可能である。

【００４０】このように、本発明のパラレル信号シリア
ル伝送装置は、送信側には、シリアル伝送に必要な同期
信号発生手段や直並列変換手段と、同期信号との識別が
可能になるように、セパレータビットを付加する機構
や、有効なデータ中に同期信号として利用できる部分を
見つけ、実効的に同期信号の長さを減少させる機構を構
成し、受信側には同期信号を検出する同期信号検出手段
と、直並列変換手段、セパレータビットを削除する手段
を構成したものである。

【００４１】この構成により、パラレル信号をシリアル
信号に変換した信号には存在し得ない同期信号を用いる
ため、同期乱れが発生しても、最低一周期の期間で同期
が修復でき、かつ同期信号の長さを短縮することができ
るため遅延時間が短いパラレル信号シリアル伝送装置が
得られる。

【００４２】

【発明の効果】以上述べたところから明らかなように本
発明は、比較的短い遅延時間を持ち、操作が容易で安定
した信号伝送が行えるパラレル信号シリアル伝送装置を
提供できる。

【図面の簡単な説明】

【図１】本発明にかかる第１の実施の形態のパラレル信
号シリアル伝送装置のブロック図である。

【図２】本発明にかかる第２の実施の形態のパラレル信
号シリアル伝送装置のブロック図である。

【図３】本発明にかかる第３の実施の形態のパラレル信
号シリアル伝送装置のブロック図である。

【図４】上記第１の実施の形態における同期信号発生手
段とセパレータビット付加並直列変換手段の具体的な回
路例を示す図である。

【図５】上記図４の動作をあらわしたタイムチャートで
ある。

【図６】上記第１の実施の形態における同期信号検出手
段とセパレータビット削除直並列変換手段の具体的な回
路例を示す図である。

【図７】上記第３の実施の形態におけるデータの一部を
同期信号として使う例を示す図である。

【図８】同期信号とパラレルデータの信号を含む有効信
号の関係を示すタイムチャートである。

【図９】信号が変化したとき、その信号がシリアル伝送
で受信側に伝わる様子を示すタイムチャートである。

【図１０】上記第１の実施の形態におけるパラレル信号
ビット長と、セパレータビットを挿入する元のデータの
長さＮに対する同期信号とセパレータビットの総数の関
係を示す図である。

【図１１】上記第２の実施の形態におけるパラレル信号
ビット長と、セパレータビットを挿入する元のデータの
長さＮに対する同期信号とセパレータビットの総数の関
係を示す図である。

【符号の説明】

１ 送信部 ２ 受信部 ３ 入力パラレル信号 ４ シリアル信号伝送路 ５ 出力パラレル信号 １１ クロック発生手段 １２ 同期信号発生手段 １３ セパレータビット付加並直列変換手段 １４ 並直列変換手段 １５ セパレータビット付加手段 １６、１９ 直列信号集合手段 １７ 同期信号成分検出手段 １８ 部分同期信号発生手段 ２１ クロック再生手段 ２２ 同期信号検出手段 ２３ セパレータビット削除直並列変換手段 ２４ セパレータビット削除手段 ２５、２６ 直並列変換手段 ３１、５１ ６ビットシフトレジスタ ３２、５２ ９ビットシフトレジスタ ５３ ６ビット比較器 ５４ ８ビットパラレルレジスタ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 Ｎ＋２ビットの同期信号を発生する同期
   信号発生手段及び、その発生した同期信号を付加し、入
   力したパラレル信号をＮビットづつの複数の組に分け、
   それらの組の間にセパレータビットを付加し、シリアル
   信号に変換するセパレータ付加並直列変換手段を有する
   送信部と、前記セパレータ付加並直列変換手段から出力
   されるシリアル信号を伝送する伝送路と、その伝送路か
   ら受信した前記シリアル信号から信号再生の基準となる
   時間位置を検出する同期信号検出手段及び、その同期信
   号検出手段の出力を利用して、前記受信したシリアル信
   号のセパレータビットを削除しながらパラレル信号に変
   換するセパレータ削除直並列変換手段を有する受信部と
   を備えたことを特徴とするパラレル信号シリアル伝送装
   置。
2. 【請求項２】 入力したパラレル信号をシリアル信号に
   変換する並直列変換手段及び、その並直列変換手段の出
   力に対し、Ｎビットの期間、同期信号の一部と一致する
   パターンを検出した場合、１ビットのセパレータビット
   を付加するセパレータビット付加手段及び、Ｎ＋２ビッ
   トの同期信号を発生する同期信号発生手段及び、前記セ
   パレータビット付加手段の出力と前記同期信号発生手段
   の出力とを集合し、シリアル信号を発生する直列信号集
   合手段を有する送信部と、その発生したシリアル信号を
   伝送する伝送路と、その伝送路から受信した前記シリア
   ル信号から信号再生の基準となる時間位置を検出する同
   期信号検出手段及び、その同期信号検出手段の出力を利
   用して、前記受信したシリアル信号にＮビットの期間同
   期信号の一部と一致するパターンを検出した場合にセパ
   レータビットを削除するセパレータビット削除手段及
   び、そのセパレータビット削除手段の出力をパラレル信
   号に変換する直並列変換手段を有する受信部とを備えた
   ことを特徴とするパラレル信号シリアル伝送装置。
3. 【請求項３】 入力したパラレル信号をシリアル信号に
   変換する並直列変換手段及び、その並直列変換手段の出
   力の後半部分に同期信号の一部と一致する信号成分を検
   出する同期信号成分検出回路及び、その検出された信号
   成分に一致する部分を除いた期間の同期信号を発生する
   部分同期信号発生手段及び、前記並直列変換手段の出力
   と前記部分同期信号発生手段との出力を集合し、シリア
   ル信号を発生する直列信号集合手段を有する送信部と、
   その発生したシリアル信号を伝送する伝送路と、その伝
   送路から受信したシリアル信号から信号再生の基準とな
   る時間位置を検出する同期信号検出手段及び、その同期
   信号検出手段の出力を利用して、前記受信したシリアル
   信号をパラレル信号に変換する直並列変換手段を有する
   受信部とを備えたことを特徴とするパラレル信号シリア
   ル伝送装置。