JP2010098561A - 直列信号の受信装置、直列伝送システムおよび直列伝送方法 - Google Patents

Abstract

【課題】送信側で並列入力された複数の信号同士の位相関係を受信側で再現できるようにする。
【解決手段】送信装置１０Ａにおいて、位相差情報転送指示部１５から与えられる位相差情報をＰ→Ｓ変換部１５でコマンドデータとして直列信号に挿入してシリアル伝送する。そして、受信装置２０Ａにおいて、Ｓ→Ｐ変換部２１で直列信号から抽出したコマンドデータから得られる位相差情報に基づいて位相補正部２６で位相補正を行う。
【選択図】図３

Description

本発明は、直列信号の受信装置、直列伝送システムおよび直列伝送方法に関する。

情報の伝送技術として、１本の通信回線を用いて、情報を１ビット（情報の最小単位）ずつ順番に（直列的に）伝送する直列伝送（シリアル伝送）技術と、複数の通信回線を用いて情報を一度に複数ビットずつ並列的に伝送する並列伝送（パラレル伝送）技術とが知られている。

近年、直列伝送（直列転送）技術、特にＧビット／ｓ、例えば２．５Ｇビット／ｓ以上の高速直列伝送技術を用いた情報の伝送が頻繁に行われるようになってきた。これは、情報を扱う機器（装置）の高機能化・高画質化に伴って情報の伝送量が大容量になってきたためである。

並列伝送技術を用いた情報の伝送の場合には、情報の伝送量が多くなると、伝送線路の線数が増大して伝送路の物理的な占有面積が増大する。

通常、直列伝送システムは、送信側で並列入力される複数の信号を直列化するために当該複数の信号を取り込み用クロック（サンプリングクロック）に同期して取り込んで保持し、その保持した各信号を取り込み用クロックよりも高速な伝送用クロックで順次伝送する構成となっている。

このような直列伝送システムにおいて、従来、信号の取り込み（サンプリング）を確実に行えるようにするために、信号をサンプリングするための最適なサンプリング点を選択するように制御する技術が提案されている（例えば、特許文献１参照）。

特開２００５−３３３６４９号公報

直列伝送システムでは、送信側で並列入力される複数の信号を一旦取り込み用クロックで取り込む必要がある。取り込み用クロックの周期はサンプリング時間に相当する。したがって、取り込み用クロックのクロック周波数が低いと、信号の取り込み間隔が粗くなるために、並列入力された複数の信号同士の位相関係が崩れ、その状態で直列化されて伝送されることになる。その結果、受信側で直列信号を並列信号に変換した後の複数の信号同士の位相関係が、送信側で並列入力された複数の信号同士の位相関係と異なることが生じる。

そこで、本発明は、送信側で並列入力された複数の信号同士の位相関係を受信側で再現可能な直列信号の受信装置、直列伝送システムおよび直列伝送方法を提供することを目的とする。

請求項１記載の直列信号の受信装置は、
複数の信号が直列化されて伝送される直列信号を並列信号に変換する直列−並列変換部と、
前記複数の信号同士の位相差情報を保持する保持部と、
前記直列−並列変換部から出力される前記並列信号の各信号同士の位相関係を、前記保持部に保持されている前記位相差情報に基づいて補正する補正部と
を備える。

請求項２記載の直列信号の受信装置は、請求項１記載の直列信号の受信装置において、
前記位相差情報は、前記複数の信号のうち、論理の変化点が一番早く到来する信号を基準信号とし、当該基準信号に対する残りの信号の位相差を示す。

請求項３記載の直列信号の受信装置は、請求項２記載の直列信号の受信装置において、
前記補正部は、前記直列信号を伝送する周期的な信号の個数を計数することによって前記位相差を補正する。

請求項４記載の直列伝送システムは、
並列入力される複数の信号を直列信号に変換し、当該直列信号を前記複数の信号同士の位相差情報と共に直列伝送する送信装置と、
前記送信装置から伝送される前記直列信号を並列信号に変換し、当該並列信号の各信号同士の位相関係を、前記送信装置から伝送される前記位相差情報に基づいて補正する受信装置と
を備える。

請求項５記載の直列伝送システムは、請求項４記載の直列伝送システムにおいて、
前記位相差情報は、前記複数の信号のうち、論理の変化点が一番早く到来する信号を基準信号とし、当該基準信号に対する残りの信号の位相差を示す。

請求項６記載の直列信号の受信装置は、請求項５記載の直列伝送システムにおいて、
前記補正部は、前記直列信号を伝送する周期的な信号の個数を計数することによって前記位相差を補正する。

請求項７記載の直列伝送システムは、請求項４記載の直列伝送システムにおいて、
前記位相差情報は、並列信号の情報の最小単位の数よりも多い最小単位数の直列信号に変換して伝送する符号技術を用いる際に、伝送する情報と区別されている符号部分に挿入されて伝送される。

請求項８記載の直列伝送システムは、請求項５記載の直列伝送システムにおいて、
前記位相差情報は、前記複数の信号の組が複数存在する場合に、各組ごとに前記基準信号を示す情報を含む。

請求項９記載の直列伝送システムは、
並列入力される複数の信号を直列信号に変換し、当該直列信号を前記複数の情報同士の位相差情報と共に直列伝送する一方、
送信側から伝送される前記直列信号を並列信号に変換し、当該並列信号の各信号同士の位相関係を、送信側から伝送される前記位相差情報に基づいて補正する。

請求項１記載の直列情報の受信装置によれば、本構成を有していない場合に比較して、送信側のサンプリング周波数を高速化しなくても、送信側で並列入力された複数の信号同士の位相関係を受信側で再現可能となる。

請求項２記載の直列信号の受信装置によれば、複数の信号のうち、基準信号を出力した後当該基準信号に対して残りの信号を位相差情報に対応した時間だけ遅延させない発明と比較して位相補正を容易に実現可能となる。

請求項３記載の直列信号の受信装置によれば、直列信号を伝送する周期的な信号の個数を計数しない発明と比較して簡単な構成で位相補正を実現可能となる。

請求項４記載の直列伝送システムによれば、本構成を有していない場合に比較して、送信側のサンプリング周波数を高速化しなくても、送信側で並列入力された複数の信号同士の位相関係を受信側で再現可能となる。

請求項５記載の直列伝送システムによれば、複数の信号のうち、基準信号を出力した後当該基準信号に対して残りの信号を位相差情報に対応した時間だけ遅延させない発明に比較して位相補正を容易に実現可能となる。

請求項６記載の直列伝送システムによれば、直列信号を伝送する周期的な信号の個数を計数しない発明と比較して簡単な構成で位相補正を実現可能となる。

請求項７記載の直列伝送システムによれば、受信側では位相差情報を伝送情報と明確に区分できるため位相差情報を確実に抽出可能となる。

請求項８記載の直列伝送システムによれば、本構成を有していない場合に比較して、複数の信号の組が複数存在していても、受信側で各組ごとに複数の信号同士の位相関係を再現可能となる。

請求項９記載の直列伝送システムによれば、本構成を有していない場合に比較して、送信側で並列入力された複数の信号同士の位相関係を受信側で再現可能となる。

以下、本発明の実施の形態について図面を参照して詳細に説明する。

［第１実施形態］
（システムの構成）
図１は、本発明の第１実施形態に係る直列伝送システムの構成の概略を示すシステム構成図である。第１実施形態に係る直列伝送システムは、送信装置１０および受信装置２０を有し、送信装置１０と受信装置２０とが通信回線（伝送線路）３０を介して電気的に接続された構成となっている。

送信装置１０には、情報処理部としての例えばＣＰＵ４０から複数の信号が並列に入力される。送信装置１０にはＣＰＵ４０からさらに、周期的な信号、即ち周期的に発するクロック信号ＣＬＫがシステムクロックとして入力される。

ここでは、複数の信号として、例えば、チップ選択信号ＣＳ、書き込み信号ＷＲおよび情報信号ＤＡＴＡの３つの信号を挙げる。ただし、これは一例に過ぎず、これに限られるものではない。他の信号としては、例えば、情報信号ＤＡＴＡが画素情報の場合には、行を規定するライン同期信号や、ページを規定するページ同期信号等が挙げられる。

ここで、チップ選択信号ＣＳは、複数存在する入出力インタフェースのデバイスに対して、どのデバイス（チップ）を対象に処理を行うかを指定する信号である。書き込み信号ＷＲは、チップ選択信号ＣＳによって選択されたチップに情報信号ＤＡＴＡを書き込むことを指示する信号である。

送信装置１０は、ＣＰＵ４０から並列入力される信号数に対応して設けられた３個のラッチ回路１１，１２，１３と、後述する伝送用クロックを生成するためのクロック生成部と、Ｐ→Ｓ変換部１５とを有する構成となっている。ここでは、クロック生成部として、例えばＰＬＬ(Phase Locked Loop;位相ロックループ）回路を用いている。また、Ｐ→Ｓ変換部１５のＰは並列信号（パラレル信号）を意味し、Ｓは直列信号（シリアル信号）を意味している。

ラッチ回路１１は、チップ選択信号ＣＳを入力とし、当該チップ選択信号ＣＳをクロック信号ＣＬＫに同期してラッチ（保持）する。ラッチ回路１２は、書き込み信号ＷＲを入力とし、当該書き込み信号ＷＲをクロック信号ＣＬＫに同期してラッチする。ラッチ回路１３は、情報信号ＤＡＴＡを入力として、当該情報信号ＤＡＴＡをクロック信号ＣＬＫに同期してラッチする。

すなわち、チップ選択信号ＣＳ、書き込み信号ＷＲおよび情報信号ＤＡＴＡは、同じクロック信号ＣＬＫによって送信装置１０に取り込まれてラッチ回路１１，１２，１３にラッチされる。したがって、クロック信号ＣＬＫは、チップ選択信号ＣＳ、書き込み信号ＷＲおよび情報信号ＤＡＴＡを同じタイミングで取り込むための取り込み用クロック（サンプリングクロック）となる。

ＰＬＬ回路１４は、取り込み用クロックであるクロック信号ＣＬＫを逓倍することにより、クロック信号ＣＬＫよりも周波数が高い伝送用クロックを生成する。この生成された伝送用クロックは、Ｐ→Ｓ変換部１５に供給される。

Ｐ→Ｓ変換部１５は、ラッチ回路１１，１２，１３にラッチされたチップ選択信号ＣＳ、書き込み信号ＷＲおよび情報信号ＤＡＴＡを、ＰＬＬ回路１４で生成された伝送用クロックに同期して１ビットずつ順番に直列化する。このとき、直列信号には伝送用クロック情報も含まれる。この伝送用クロック情報を含む直列信号は、通信回線３０を通して受信装置２０に伝送される。

受信装置２０は、Ｓ→Ｐ変換部２１と、３個のラッチ回路２２，２３，２４と、位相差情報保持部２５と、位相補正部２６とを有する構成となっている。

Ｓ→Ｐ変換部２１は、送信装置１０から通信回線３０を通してシリアル伝送される直列信号を受信するとともに、当該直列信号に挿入されている伝送用クロック情報を制御用クロックＳ−ＣＬＫとして抽出する。そして、Ｓ→Ｐ変換部２１は、抽出した制御用クロックＳ−ＣＬＫを位相補正部２６に供給するとともに、当該制御用クロックＳ−ＣＬＫに同期して、受信した直列信号Ｓを並列信号Ｐに変換する。

Ｓ→Ｐ変換部２１はさらに、制御用クロックＳ−ＣＬＫを基に送信側の取り込み用クロックＣＬＫと同じ周波数のラッチ用クロックＣＤＲ−ＣＬＫを生成し、ラッチ回路２２，２３，２４および位相補正部２６に供給する。

ラッチ回路２２，２３，２４は、Ｓ→Ｐ変換部２１から並列に出力されるチップ選択信号ＣＳ、書き込み信号ＷＲおよび情報信号ＤＡＴＡを、ラッチ用クロックＣＤＲ−ＣＬＫに同期してラッチする。これにより、チップ選択信号ＣＳ、書き込み信号ＷＲおよび情報信号ＤＡＴＡは、ラッチ回路２２，２３，２４から同じタイミングで出力され、位相補正部２６に供給される。

位相差情報保持部２５にはあらかじめ、ＣＰＵ４０から送信装置１０に並列入力される複数の信号同士、即ちチップ選択信号ＣＳ、書き込み信号ＷＲおよび情報信号ＤＡＴＡの相互間の位相差を表わす位相差情報が補正情報として保持される。ここで言う位相差とは、チップ選択信号ＣＳの論理の変化点（論理０（低電位）から論理１（高電位）、または論理１から論理０への変化点）と、書き込み信号ＷＲの論理の変化点と、情報信号ＤＡＴＡの一番目の情報開始点（変化点と捉えることもできる）との間の時間的なずれである。

ここで、チップ選択信号ＣＳ、書き込み信号ＷＲおよび情報信号ＤＡＴＡを比較した場合、先述したこれらの信号の持つ機能の性質から、チップ選択信号ＣＳの論理の変化点が書き込み信号ＷＲの論理の変化点および情報信号ＤＡＴＡの一番目の情報開始点よりも時間的に早く到来する。

そこで、本例では、チップ選択信号ＣＳの論理の変化点を基準とし、当該基準信号の変化点に対する書き込み信号ＷＲの論理の変化点と、情報信号ＤＡＴＡの一番目の情報開始点との時間的なずれを複数の信号同士の位相差とする。この位相差は時間情報であることから、一定周期の制御用クロックＳ−ＣＬＫの計数個数（クロック数）で表わすことができる。制御用クロックＳ−ＣＬＫは、送信側の伝送用クロックと同じ周波数である。

ここでは、基準信号に対して残りの２つの信号が同位相の場合を例に挙げている。この場合、３つの信号同士の位相差情報は１つということになる。ただし、これは一例に過ぎず、基準信号に対して残りの２つの信号の位相が異なる場合もある。この場合は、３つの信号同士の位相差情報は、基準信号に対する残りの２つの信号の各々の２つとなる。

送信側において、ＣＰＵ４０から送信装置１０に並列入力される複数の信号同士の位相差は仕様で決まっている。したがって、当該位相差を制御用クロックＳ−ＣＬＫのクロック数に換算することで、複数の信号同士の位相差情報としてクロック数を得ることができる。そして、このクロック数情報が送信装置１０に並列入力されたときの複数の信号同士の位相関係を示す位相差情報として位相差情報保持部２５にあらかじめ保持される。

位相補正部２６は、Ｓ→Ｐ変換部２１からラッチ回路２２，２３，２４を経由して同じタイミングで供給されるチップ選択信号ＣＳ、書き込み信号ＷＲおよび情報信号ＤＡＴＡに対して、位相差情報保持部２５から与えられる位相差情報を補正情報として用いて、当該補正情報に基づいて送信装置１０に並列入力されたときの位相関係に戻すための位相補正処理を行う。

具体的には、本例の場合、チップ選択信号ＣＳを基準とし、当該チップ選択信号ＣＳを出力した後、位相差情報保持部２５から与えられる位相差情報、即ちクロック数だけ制御用クロックＳ−ＣＬＫを計数し、そのクロック数に応じた時間だけ遅延することで、書き込み信号ＷＲおよび情報信号ＤＡＴＡを出力する。ここでは、書き込み信号ＷＲの論理の変化点と情報信号ＤＡＴＡの一番目の情報開始点とが同じタイミングであるとしている。

そして、位相補正部２６は、ＣＰＵ４０から送信装置１０に並列入力されたときの位相関係に戻した状態でチップ選択信号ＣＳ、書き込み信号ＷＲおよび情報信号ＤＡＴＡを出力するとともに、制御用クロックＳ−ＣＬＫを分周することによって送信側の取り込み用クロックＣＬＫと同じ周期のクロック信号ＣＬＫを出力する。

（システムの動作）
続いて、上記構成の第１実施形態に係る直列送信システムの動作について、図２のタイミングチャートを用いて説明する。図２のタイミングチャートには、チップ選択信号ＣＳおよび書き込み信号ＷＲについてはそれらの反転信号、即ち反転チップ選択信号ｘＣＳおよび反転書き込み信号ｘＷＲを示している。

図２から明らかなように、チップ選択信号ｘＣＳ（ＣＳ）、書き込み信号ｘＷＲ（ＷＲ）および情報信号ＤＡＴＡの位相関係、即ち各変化点間の位相差は、送信側のサンプリング周期、即ち取り込み用クロックＣＬＫの周期以下である。このような位相関係にある場合、前にも述べたように、取り込み用クロックＣＬＫによる信号の取り込み間隔が変化点間周期よりも粗くなるために、並列入力の複数の信号同士の位相関係が崩れるという問題が発生する。

先ず、送信側において、ＣＰＵ４０から送信装置１０に対して、図２（Ａ）に示すように、あらかじめ仕様で決められた位相関係を持つチップ選択信号ＣＳ、書き込み信号ＷＲおよび情報信号ＤＡＴＡが取り込み用クロック（サンプリングクロック）ＣＬＫと共に並列入力される。

この並列信号は、送信装置１０で直列信号に変換（シリアル化）された後、通信回線３０を通して受信側にシリアル伝送される。そして、受信装置２０のＳ→Ｐ変換部２１において、直列信号Ｓから並列信号Ｐに変換（パラレル化）される。

このとき、Ｓ→Ｐ変換部２１から並列出力される反転チップ選択信号ｘＣＳ、反転書き込み信号ｘＷＲおよび情報信号ＤＡＴＡは、制御用クロックＣＤＲ−ＣＬＫの立ち上がりタイミングに同期してラッチ回路２２，２３，２４にそれぞれラッチされる。よって、図２（Ｂ）に示すように、反転チップ選択信号ｘＣＳおよび反転書き込み信号ｘＷＲの各論理の変化点と、情報信号ＤＡＴＡの一番目の情報開始点の位相が揃っている。

この位相が揃った反転チップ選択信号ｘＣＳ、反転書き込み信号ｘＷＲおよび情報信号ＤＡＴＡに対して、位相補正部２６において、ＣＰＵ４０から送信装置１０に並列入力されたときの位相関係に戻すための位相補正処理が行われる。具体的には、反転チップ選択信号ｘＣＳを基準とし、位相差情報保持部２５から与えられる位相差情報に基づいて当該基準信号に対して反転書き込み信号ｘＷＲおよび情報信号ＤＡＴＡを規定値だけ移相（シフト）する。

この位相補正部２６での位相補正により、受信側から出力されるときに、図２（Ｃ）に示すように、反転チップ選択信号ｘＣＳ、反転書き込み信号ｘＷＲおよび情報信号ＤＡＴＡは、ＣＰＵ４０から送信装置１０に並列入力されたときの位相関係に保った状態で伝送配線を経由して後段のデバイスに対して供給される。

チップ選択信号ＣＳ（ｘＣＳ）、書き込み信号ＷＲ（ｘＷＲ）および情報信号ＤＡＴＡは、並列入力のときの位相関係を保っていることで、受信装置２０と後段のデバイスとの間の伝送配線の配線長差による伝搬遅延があったとしても、位相関係が逆転することなく後段のデバイスに伝達される。

［第２実施形態］
（システムの構成）
図３は、本発明の第２実施形態に係る直列伝送システムの構成の概略を示すシステム構成図であり、図中、図１と同等部分には同一符号を付している。第２実施形態に係る直列伝送システムは、送信装置１０Ａおよび受信装置２０Ａを有し、送信装置１０Ａと受信装置２０Ａとが通信回線３０を介して電気的に接続された構成となっている。

送信装置１０Ａには、信号源としての例えばＣＰＵ４０から複数の信号が並列に入力される。ここでも、複数の信号として、例えば、チップ選択信号ＣＳ、書き込み信号ＷＲおよび情報信号ＤＡＴＡの３つの信号を挙げる。ただし、これは一例に過ぎない。送信装置１０ＡにはＣＰＵ４０からさらに、周期的に発するクロック信号ＣＬＫも入力される。

送信装置１０Ａは、第１実施形態に係る送信装置１０と同様に、ＣＰＵ４０から並列入力される複数の信号（並列信号）を直列信号に変換して直列伝送する機能に加えて、ＣＰＵ４０から送信装置１０に並列入力される複数の信号同士の位相差を表わす位相差情報を直列信号に挿入して伝送する機能を持っている。

より具体的には、送信装置１０Ａは、３個のラッチ回路１１，１２，１３、ＰＬＬ回路１４およびＰ→Ｓ変換部１５に加えて、位相差情報転送指示部２６を有する構成となっている。ここでも、複数の信号として、例えば、チップ選択信号ＣＳ、書き込み信号ＷＲおよび情報信号ＤＡＴＡの３つの信号を挙げる。ただし、これは一例に過ぎず、これに限られるものではない。

第１実施形態の場合と同様に、ラッチ回路１１，１２，１３は、ＣＰＵ４０から並列入力されるチップ選択信号ＣＳ、書き込み信号ＷＲおよび情報信号ＤＡＴＡを、取り込み用クロック（サンプリングクロック）ＣＬＫに同期してラッチする。ＰＬＬ回路１４は、取り込み用クロックＣＬＫを逓倍することにより、当該クロックＣＬＫよりも周波数が高い伝送用クロックを生成する。

位相差情報転送指示部１６には、ＣＰＵ４０から送信装置１０Ａに並列入力される複数の信号同士、即ちチップ選択信号ＣＳ、書き込み信号ＷＲおよび情報信号ＤＡＴＡの相互間の位相差を表わす位相差情報が与えられる。ここで言う位相差は、先述したように、チップ選択信号ＣＳの論理の変化点と、書き込み信号ＷＲの論理の変化点と、情報信号ＤＡＴＡの一番目の情報開始点との間の時間的なずれである。

そして、本例では、チップ選択信号ＣＳの論理の変化点を基準とし、当該変化点に対する書き込み信号ＷＲの論理の変化点と、情報信号ＤＡＴＡの一番目の情報開始点との時間的なずれを複数の信号同士の位相差とする。この位相差は時間情報であることから、ＰＬＬ回路１４で取り込み用クロックＣＬＫを逓倍して得られる伝送用クロックのクロック数で表わすことができる。

ＣＰＵ４０から送信装置１０Ａに並列入力される複数の信号同士の位相差は仕様で決まっていることから、当該位相差を伝送用クロックのクロック数に換算することで、複数の信号同士の位相差情報としてクロック数を得ることができる。そして、このクロック数情報が送信装置１０Ａに並列入力されたときの複数の信号同士の位相関係を示す位相差情報として位相差情報転送指示部１６に与えられる。

位相差情報転送指示部１６は、外部から与えられる位相差情報（クロック数情報）を保持しておき、Ｐ→Ｓ変換部１５で並列信号を直列信号に変換し、当該直列信号を伝送する際に、Ｐ→Ｓ変換部１５に位相差情報をコマンドデータとして与える。このコマンドデータを受けて、Ｐ→Ｓ変換部１５は当該コマンドデータを直列信号に挿入して受信装置２０Ａへ直列伝送する。位相差情報を表わすコマンドデータを直列信号に挿入してシリアル伝送する具体例については後述する。

受信装置２０Ａは、第１実施形態の受信装置２０と同様に、Ｓ→Ｐ変換部２１と、３個のラッチ回路２２，２３，２４と、位相差情報保持部２５と、位相補正部２６とを有する構成となっている。ただし、第１実施形態の受信装置２０における位相差情報保持部２５は、外部から与えられる位相差情報をあらかじめ保持しておく構成となっていた。これに対して、本実施形態の受信装置２０Ａにおける位相差情報保持部２５は、Ｓ→Ｐ変換部２１において受信した直列信号から抽出されるコマンドデータを位相差情報として保持する構成となっている。

第１実施形態の場合と同様に、Ｓ→Ｐ変換部２１は、送信装置１０から通信回線３０を通してシリアル伝送される直列信号を受信するとともに、当該直列信号に挿入されている伝送用クロック情報を制御用クロックＳ−ＣＬＫとして抽出する。そして、Ｓ→Ｐ変換部２１は、抽出した制御用クロックＳ−ＣＬＫを位相補正部２６に供給するとともに、当該制御用クロックＳ−ＣＬＫに同期して、受信した直列信号Ｓを並列信号Ｐに変換する。

Ｓ→Ｐ変換部２１はさらに、直列信号に挿入されているコマンドデータを抽出して位相差情報保持部２５に与えるとともに、制御用クロックＳ−ＣＬＫを基に送信側の取り込み用クロックＣＬＫと同じ周波数のラッチ用クロックＣＤＲ−ＣＬＫを生成し、ラッチ回路２２，２３，２４および位相補正部２６に供給する。

ラッチ回路２２，２３，２４は、Ｓ→Ｐ変換部２１から並列に出力されるチップ選択信号ＣＳ、書き込み信号ＷＲおよび情報信号ＤＡＴＡを、ラッチ用クロックＣＤＲ−ＣＬＫに同期してラッチする。これにより、チップ選択信号ＣＳ、書き込み信号ＷＲおよび情報信号ＤＡＴＡは、ラッチ回路２２，２３，２４から同じタイミングで出力され、位相補正部２６に供給される。

位相補正部２６は、Ｓ→Ｐ変換部２１からラッチ回路２２，２３，２４を経由して同じタイミングで供給されるチップ選択信号ＣＳ、書き込み信号ＷＲおよび情報信号ＤＡＴＡに対して、位相差情報保持部２５から与えられる位相差情報に基づいて、送信装置１０に並列入力されたときの位相関係に戻すための位相補正処理を行う。

具体的には、本例の場合、チップ選択信号ＣＳを基準とし、当該チップ選択信号ＣＳを出力した後、位相差情報保持部２５から与えられる位相差情報、即ちクロック数だけ制御用クロックＳ−ＣＬＫを計数し、そのクロック数に応じた時間だけ遅延することで、書き込み信号ＷＲおよび情報信号ＤＡＴＡを出力する。ここでも、第１実施形態の場合と同様に、書き込み信号ＷＲの論理の変化点と情報信号ＤＡＴＡの一番目の情報開始点とが同じタイミングであるとしている。

なお、制御用クロックＳ−ＣＬＫは、送信側で用いる伝送用クロックと同じ周期のクロックである。すなわち、伝送用クロックのクロック数として設定された位相差情報は、制御用クロックＳ−ＣＬＫのクロック数を表わす。したがって、制御用クロックＳ−ＣＬＫを計数することにより、そのクロック数によって決まる遅延時間に応じて位相補正を行うことができる。

そして、位相補正部２６は、ＣＰＵ４０から送信装置１０に並列入力されたときの位相関係に戻した状態でチップ選択信号ＣＳ、書き込み信号ＷＲおよび情報信号ＤＡＴＡを出力するとともに、制御用クロックＳ−ＣＬＫを分周することによって送信側の取り込み用クロックＣＬＫと同じ周期のクロック信号ＣＬＫを出力する。

（システムの動作）
上記構成の第２実施形態に係る直列送信システムの動作については、基本的に、第１実施形態に係る直列送信システムの動作と同じであり、違いは次の点にある。すなわち、第１実施形態に係る直列送信システムの場合は、位相差情報保持部２５にあらかじめ保持されている位相差情報に基づいて位相補正を行うようにしている。これに対して、第２実施形態に係る直列送信システムの場合は、送信側から位相差情報をコマンドデータとして直列信号に挿入してシリアル伝送し、受信側で当該コマンドデータから得られる位相差情報に基づいて位相補正を行うようにしている。

ここで、伝送用クロックの周波数や複数の信号同士の位相関係が、伝送する情報に関係なく一定の直列伝送システムの場合は、受信側での位相補正に当たっては、受信の度に直列信号から抽出された位相差情報を用いて位相補正処理を行わなくても、あらかじめ位相差情報保持部２５に保持されている位相差情報を用いて位相補正処理を行うようにすることも可能である。

ただし、伝送する情報の内容の違いなどにより、伝送用クロックの周波数や複数の信号同士の位相関係が変化する直列伝送システムもある。一例として、伝送する情報が画像情報の場合には、白黒画像情報と色画像情報とで伝送用クロックの周波数や複数の信号同士の位相関係が異なる場合がある。

このようなシステム構成の場合には、送信側の位相差情報転送指示部１６からＰ→Ｓ変換部１５に対して、伝送用クロックの周波数や複数の信号同士の位相関係に対応した位相差情報を指示してシリアル伝送を行う一方、受信側では受信した直列信号から位相差情報を抽出し、当該位相差情報を用いて位相補正処理を行うようにすれば良い。

（位相差情報のシリアル伝送）
位相差情報をコマンドデータとして直列信号に挿入してシリアル伝送する方法としては種々考えられる。その一例について以下に説明する。

Ｇビット／ｓ、例えば２．５Ｇビット／ｓ以上の高速直列伝送では、並列信号を直列化するために８Ｂ１０Ｂ符号技術が採用されている。８Ｂ１０Ｂ以外にも、４Ｂ５Ｂや６４Ｂ６６Ｂの符号技術もある。８Ｂ１０Ｂ符号技術は、８ビットの並列信号を、同じレベルが長く連続しない１０ビットの直列信号に変換してシリアル伝送する方式である。

８Ｂ１０Ｂ符号では、Ｋ符号という特殊符号が用いられる。８Ｂ１０Ｂ符号において、Ｋ符号は伝送する情報と区別されている。したがって、Ｋ符号をコマンドデータ（位相差情報）の送信用として使うことができる。８Ｂ１０Ｂ符号技術は、８ビットのデータに２ビットを付加した１０ビットで直流伝送とならず、論理“１”，“０”の出現が同等になるような符合を８ビットのデータに割り当てたものである。

８Ｂ１０Ｂ符号を使用したコマンドの挿入方式には、ＰＣＩ−ＥＸＰＲＥＳＳのような規格に従って符号が割り当てられており、ｉｄｌｅ符号や初期リンク確立はＫ２８．５、パケットの開始はＫ２７．７、パケットの終了はＫ２９．７などとなっている。ここに、パケットとは、情報をまとめて一定の大きさとしたものを言う。この８Ｂ１０Ｂ符号を使用したコマンドの挿入方式は、通常データ伝送部以外のタイミングでコマンドデータを伝送させる方式である。

図４に、８Ｂ１０Ｂ符号のコマンド挿入構造を示す。図４において、Ｋ２７．７はパケットの開始を示し、任意のパケット開始タイミングより発行される。Ｋ２９．７はパケットの終了を示し、規格幅に従って発行される。図４に示す例では、Ｋ２８．１、Ｋ２８．２をコマンド用として使用している。

図５は、コマンド伝送の概念図である。送信側において、Ｋ符号にコマンドデータを挿入するか否かを示す識別情報が与えられ、当該識別情報がコマンドデータ挿入であればコマンドデータを選択し、コマンドデータ挿入でなければ通常データを選択する。そして、８Ｂ１０Ｂ変換および並列／直列変換してシリアル伝送をする。このとき、識別情報もシリアル伝送される。

受信側において、受信した直列信号を１０Ｂ８Ｂ変換して元の８ビットデータに戻すとともに、直列／並列変換を行う。このとき、上記識別情報を抽出して符号判定を行い、当該識別情報がコマンドデータ挿入であればコマンドデータを選択して出力し、コマンドデータ挿入でなければ通常データを選択して出力する。このとき選択されたコマンドデータが図３の位相差情報保持部２５に対して位相差情報として与えられる。

なお、本実施形態では、情報処理部が１つのＣＰＵからなるシステム構成の場合を例に挙げて説明したが、ＣＰＵが複数存在する場合もある。この場合、複数の信号の組が複数存在することになる。一例として、画像情報を伝送する直列伝送システムが挙げられる。このシステムの場合、画像情報の色ごとにＣＰＵが複数存在するとともに、画像情報の処理に必要な複数の信号が存在する。そして、各色に対応した複数の信号の組ごとに複数の信号同士の位相関係が異なる。

この場合、複数のＣＰＵから出力される複数の信号の組ごとに基準信号が必要となり、また当該基準信号に対する残りの信号の位相差情報が組ごとに必要となる。この場合、複数の基準信号と、当該複数の基準信号の各々に対して残りの信号の位相を補正する位相差情報とが一つの直列伝送システム内に存在することになる。

この直列伝送システムの場合には、位相差情報には、複数のＣＰＵから出力される複数の信号の組ごとに基準となる基準信号を示す情報が複数含まれることになる。ここで、位相差情報の伝送に上述した８Ｂ１０Ｂ符号技術を用いる場合を考えると、例えば、Ｋ２８．１を位相差情報の伝送に、Ｋ２８．２を基準信号を示す情報の伝送に用いることが可能である。

また、本実施形態では、位相差情報をコマンドデータとして直列信号に挿入してシリアル伝送する方法として、８Ｂ１０Ｂ符号技術を用いる場合を例に挙げて説明したが、これは一例に過ぎない。例えば、情報をまとめて一定の大きさとしたパケットを用いたパケット通信において、パケットの一部にコマンドデータを挿入して伝送する方法や、パケットとパケットの間に挿入箇所を設けて、当該箇所にコマンドデータを挿入して伝送する方法なども考えられる。

以上、本発明について実施形態を用いて説明したが、本発明の技術的範囲は、第１、第２実施形態に記載の範囲には限定されるものではなく、発明の要旨を逸脱しない範囲で第１、第２実施形態に多様な変更または改良を加えることができ、そのような変更または改良を加えた形態も本発明の技術的範囲に含まれる。

［適用例］
本発明は、並列入力される複数の信号が持つクロック（取り込み用クロック）ＣＬＫと伝送用クロックの周波数が極端に大きく異なる場合に、その周波数差の吸収のために記憶部を介して信号を伝達する直列伝送システムにも適用可能である。当該直列伝送システムの構成を図６に示す。図６において、図３と同等部分には同一符号を付して示している。

送信装置１０Ｂにおいて、ラッチ回路１１，１２，１３の後段に記憶部５１が設けられ、当該記憶部５１とＰ→Ｓ変換部１５との間にラッチ回路５２，５３，５４が設けられている。記憶部５１には、ラッチ回路１１，１２，１３にラッチされたチップ選択信号ＣＳ、書き込み信号ＷＲおよび情報信号ＤＡＴＡが一時的に記憶される。

記憶部５１に記憶されたチップ選択信号ＣＳ、書き込み信号ＷＲおよび情報信号ＤＡＴＡは、外部の発振器６０から供給される、取り込み用クロックＣＬＫよりも高い周波数のクロックｃｌｋに同期してラッチ回路５２，５３，５４にラッチされる。外部の発振器６０から供給されるクロックｃｌｋは、ＰＬＬ回路１４で逓倍されて伝送用クロックとしてＰ→Ｓ変換部１５に供給される。

ここで、伝送用クロックは、取り込み用クロックＣＬＫよりも高い周波数のクロックｃｌｋを逓倍したクロックであることから、その周波数は取り込み用クロックＣＬＫの周波数よりも極めて高い。この伝送用クロックと取り込み用クロックＣＬＫとの周波数差を吸収するために記憶部５１が設けられている。

受信装置２０Ｂにおいて、ラッチ回路２２，２３，２４の後段に記憶部５５が設けられている。記憶部５５には、Ｓ→Ｐ変換部２１から並列に出力されるチップ選択信号ＣＳ、書き込み信号ＷＲおよび情報信号ＤＡＴＡがラッチ用クロックＣＤＲ−ＣＬＫに同期して記憶される。

記憶部５５に記憶されたチップ選択信号ＣＳ、書き込み信号ＷＲおよび情報信号ＤＡＴＡは、外部の発振器７０から与えられるクロックに同期して位相補正部２６に並列入力される。外部の発振器７０から与えられるクロックは、ＰＬＬ回路５６で伝送用クロックと同じ周波数のクロックに逓倍されて位相補正部２６に与えられる。

上記構成の直列伝送システムにおいても、第２実施形態に係る直列伝送システムと同様に、送信側から位相差情報をコマンドデータとして直列信号に挿入してシリアル伝送し、受信側で当該コマンドデータから得られる位相差情報に基づいて位相補正を行うことができる。ここでは、上記構成の直列伝送システムに対して第２実施形態を適用する場合を例に挙げたが、第１実施形態を適用することも可能である。

本発明の第１実施形態に係る直列伝送システムの構成の概略を示すシステム構成図である。 第１実施形態に係る直列伝送システムの動作説明に供するタイミングチャートである。 本発明の第２実施形態に係る直列伝送システムの構成の概略を示すシステム構成図である。 ８Ｂ１０Ｂ符号のコマンド挿入構造を示す図である。 コマンド伝送の概念図である。 周波数差の吸収のために記憶部を介して信号を伝達する直列伝送システムの構成の概略を示すシステム構成図である。

符号の説明

１０，１０Ａ，１０Ｂ…送信装置、１１，１２，１３…ラッチ回路、１４…ＰＬＬ回路、１５…Ｐ→Ｓ変換部、１６…位相差情報転送指示部、２０，２０Ａ，２０Ｂ…受信装置、２１…Ｓ→Ｐ変換部、２２，２３，２４…ラッチ回路、２５…位相差情報保持部、２６…位相補正部、３０…通信回線（伝送線路）、４０…ＣＰＵ、５１，５５…記憶部、５２，５３，５４…ラッチ回路、６０，７０…発振器

Claims (9)

1. 複数の信号が直列化されて伝送される直列信号を並列信号に変換する直列−並列変換部と、
   前記複数の信号同士の位相差情報を保持する保持部と、
   前記直列−並列変換部から出力される前記並列信号の各信号同士の位相関係を、前記保持部に保持されている前記位相差情報に基づいて補正する補正部と
   を備える直列信号の受信装置。
2. 前記位相差情報は、前記複数の信号のうち、論理の変化点が一番早く到来する信号を基準信号とし、当該基準信号に対する残りの信号の位相差を示す
   請求項１記載の直列信号の受信装置。
3. 前記補正部は、前記直列信号を伝送する周期的な信号の個数を計数することによって前記位相差を補正する
   請求項２記載の直列信号の受信装置。
4. 並列入力される複数の信号を直列信号に変換し、当該直列信号を前記複数の信号同士の位相差情報と共に直列伝送する送信装置と、
   前記送信装置から伝送される前記直列信号を並列信号に変換し、当該並列信号の各信号同士の位相関係を、前記送信装置から伝送される前記位相差情報に基づいて補正する受信装置と
   を備える直列伝送システム。
5. 前記位相差情報は、前記複数の信号のうち、論理の変化点が一番早く到来する信号を基準信号とし、当該基準信号に対する残りの信号の位相差を示す
   請求項４記載の直列伝送システム。
6. 前記補正部は、前記直列信号を伝送する周期的な信号の個数を計数することによって前記位相差を補正する
   請求項５記載の直列伝送システム。
7. 前記位相差情報は、並列信号の情報の最小単位の数よりも多い最小単位数の直列信号に変換して伝送する符号技術を用いる際に、伝送する情報と区別されている符号部分に挿入されて伝送される
   請求項４記載の直列伝送システム。
8. 前記位相差情報は、前記複数の信号の組が複数存在する場合に、各組ごとに前記基準信号を示す情報を含む
   請求項５記載の直列伝送システム。
9. 並列入力される複数の信号を直列信号に変換し、当該直列信号を前記複数の情報同士の位相差情報と共に直列伝送する一方、
   送信側から伝送される前記直列信号を並列信号に変換し、当該並列信号の各信号同士の位相関係を、送信側から伝送される前記位相差情報に基づいて補正する
   直列伝送方法。

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