JP2002521917A - 高速シリアルデータ通信システム - Google Patents

高速シリアルデータ通信システム

Info

Publication number
JP2002521917A
JP2002521917A JP2000561732A JP2000561732A JP2002521917A JP 2002521917 A JP2002521917 A JP 2002521917A JP 2000561732 A JP2000561732 A JP 2000561732A JP 2000561732 A JP2000561732 A JP 2000561732A JP 2002521917 A JP2002521917 A JP 2002521917A
Authority
JP
Japan
Prior art keywords
signal
data
transition
signals
value
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000561732A
Other languages
English (en)
Inventor
ベステン ゲリット ダブリュー デン
マーセリヌス ジェイ エム ペルグロム
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Philips Electronics NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Philips Electronics NV filed Critical Philips Electronics NV
Publication of JP2002521917A publication Critical patent/JP2002521917A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0008—Synchronisation information channels, e.g. clock distribution lines
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/24—Testing correct operation
    • H04L1/245—Testing correct operation by using the properties of transmission codes
    • H04L1/246—Testing correct operation by using the properties of transmission codes two-level transmission codes, e.g. binary
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0054—Detection of the synchronisation error by features other than the received signal transition
    • H04L7/0066—Detection of the synchronisation error by features other than the received signal transition detection of error based on transmission code rule

Abstract

(57)【要約】 シリアル通信システム(100)は、送信回路(110)からそれぞれのパラレル信号キャリアを介して受信回路(120)に第１及び第２信号(130、140)をそれぞれトランスポートするための通信媒体を含む。送信回路(110)は、クロック信号(150)に同期して、クロック信号(150)とデータメッセージの(複数の)データビット(160)との組合せを第１及び第２信号(130、140)としてシリアルに表現する。データビット境界で、送信回路(110)は、伝送されるデータビットが第１の値をもつ場合、第１信号(130)の遷移を生じさせ、データビットが異なる第２の値をもつ場合、第２信号(140)の遷移を生じさせる。受信回路(120)は、第１及び第２信号の信号遷移を検出し例えばXOR関数を使用して組み合わせることによってクロック信号を回復させ、第１及び第２信号(130,140)からデータメッセージを回復させる手段を含む。

Description

【発明の詳細な説明】
【０００１】 この発明は、通信媒体を介して相互接続される少なくとも１つの送信回路及び
少なくとも１つの受信回路を有するシリアル通信システムであって、前記通信媒
体は少なくとも、前記送信回路から前記受信回路に第１及び第２信号をそれぞれ
トランスポートするための第１及び第２のパラレル信号キャリアを備え、前記送
信回路は、前記第１または前記第２信号のいずれかの信号遷移がデータ項目境界
で生じるように、クロック信号に同期して、該クロック信号とデータメッセージ
の(複数の)データ項目との組み合わせを前記第１及び前記第２信号としてシリア
ルに表現する手段を含み、前記受信回路は、前記第１及び前記第２信号の信号遷
移を検出し組み合わせることによってクロック信号を回復させ、該第１及び/又
は該第２信号から前記データメッセージを回復させる手段を含むシリアル通信シ
ステムに関連する。
【０００２】 本発明はさらに、通信媒体を介して相互接続される少なくとも１つの送信回路
と少なくとも１つの受信回路との間でシリアル通信を行う方法であって、前記通
信媒体は、前記送信回路から前記受信回路に第１及び第２信号をそれぞれトラン
スポートするための第１及び第２のパラレル信号キャリアを少なくとも備え、デ
ータ項目境界で前記第１または前記第２信号のいずれかに遷移が生じるように、
クロック信号及びデータメッセージの(複数の)データ項目の組み合わせを該第１
及び該第２信号として該クロック信号に同期してシリアルに符号化し、前記送信
回路からそれぞれの前記信号キャリアを介して前記第１及び前記第２信号を出力
し、それぞれの前記信号キャリアから前記受信回路に前記第１及び前記第２信号
を入力し、前記第１及び前記第２信号の信号遷移を検出し組み合わせることによ
ってクロック信号を回復させ、該第１及び第２信号を復号化して該第１及び/又
は該第２信号から前記データメッセージを回復させることを含む方法に関連する
。
【０００３】 このようなシリアル通信システム及び方法は、米国特許第5,341,371号の明細
書に記載されている。このシステムは、それぞれデータ信号及びストローブ(str
obe)信号と呼ばれる２つのパラレル信号を介して送信回路及び受信回路を接続す
る高速通信インタフェースを開示している。クロックの制御下で、データメッセ
ージのデータビットはシリアルに出力される。データビットは従来通りバイナリ
形式で表現される。この場合、0データビットは低い信号レベルとして、1データ
ビットは高い信号レベルとして伝送される。データが変わるときのみ、データ信
号に遷移が生じる。1/2期間のクロック信号が使用され、このクロック信号の両
端が使用される。この1/2期間クロック信号は、ストローブ信号で表現される。
データ信号上に遷移が無いとき、送信機はストローブ信号上にのみ信号の遷移を
生じさせる。受信機は、ストローブ信号とデータ信号の両方からの遷移情報を組
み合わせることによりクロック信号を回復させる。受信機は、回復されたクロッ
クの制御下でデータ信号をサンプリングすることによりデータビットを取り出す
。
【０００４】 既知のシステムは、バスを介して情報がトークン形式で転送される高水準の通
信プロトコルを開示している。トークンはパリティ・ビットから始まり、その後
に続く１ビットは、トークンが１データバイトを運ぶのか又は制御のために使用
されるのかを示す。こうして、1データバイトは、10ビット・トークンを使用し
て転送される。このシステムは、１つのメッセージが１または複数バイトからな
る可変長メッセージの転送を可能にする。Nバイト・メッセージは、各々が１デ
ータバイトを運ぶ一連のＮ個のトークンとして送信される。メッセージの終わり
を示すために、３ビットの特別なパケット終わり又はメッセージ終わりトークン
が送信される。
【０００５】 本発明の目的は、代替の低コストの高速通信システムと、そのようなシステム
内で使用するための送信及び受信装置、並びに通信方法を提供することである。
【０００６】 本発明の目的を達成するため、このシステムは、データメッセージのデータ項
目dの関数f(d)が第１の値をもつ場合、データ項目dに先行するデータ項目境界で
第１信号の遷移を生じさせ、上記f(d)が異なる第２の値をもつ場合、データ項目
境界で第２信号の遷移を生じさせるように送信回路が動作することを特徴とする
。こうしてシステムが達成され、f(d)を表すために両方の信号を同様の相補的な
方法で使用して、システムの対称性を強化している。f(d)の２進値は、どの信号
の中で遷移が生じるかを決める。データメッセージの転送の間、それぞれのデー
タビット境界で常に信号の一方がレベルを変えるので、クロックの回復が可能で
ある。この回復は、例えば単純なXOR演算に基づくものである。データメッセー
ジの転送の間、両方の信号は概して、名目上のクロック周波数の1/2でレベルを
変え(遷移はデータビット境界でのみ生じる)、低周波数信号を保証する。データ
メッセージの転送の間、両方の信号がデータビット境界でレベルを変えることは
回避される。
【０００７】 関数f(d)の値は単にデータビットそのもの(f(d)=d)であり、データビットの符
号化/復号化のための追加の論理を必要としない。代替として、システムのビッ
トレートに否定的な影響を及ぼさない単純な２進論理を使用することができる。
例えばf(d)は、データビットdと、あらかじめ決められたコードワードの少なく
とも1ビットとの２進の組合せ(例えばXOR)である。コードワードは、例えばシス
テムの安全性を高めるために使用することができる。より安全かつ確実なシステ
ムの場合には、関数f(d)は、ストリーム暗号のような高度化された暗号原則に基
づくものでありうるが、これは、ビットレートに影響を及ぼすことがある。
【０００８】 従属項２に定義するような実施形態において、受信機は、第１又は第２信号の
どちらに遷移が生じているかを検出することによってf(d)の値を判断する。この
ために、受信機は、一方又は両方の信号の立ち上がり/立ち下がり端を検出する
ための手段を含むことができる。回復されたクロックによって示されるようにデ
ータビット境界と実質的に一致する瞬間において、信号の一方でエッジが検出さ
れない場合、これは、エッジが他方の信号で生じているにちがいないことを示唆
すると考えることができる。このように、システムの対称性によって、遷移が信
号の一方で生じているかどうかを検出すれば十分である。
【０００９】 従属項３に定義するような更なる実施形態では、回復されたクロック信号を使
用して、信頼できる単純な方法で信号をサンプリングする。２つの連続するサン
プルの安定した信号レベルを比較して、遷移が生じたかどうかを単純な方法で判
断する。
【００１０】 従属項５に定義するような更なる実施形態において、エラー検出は、両方の信
号からデータを回復させその結果を比較することによって実施される。このよう
に、パリティ・ビットを用いることなく特定の伝送エラー(例えば１ビット・エ
ラー)を検出することが可能である。これは、プロトコルを簡潔にし、先行技術
システムと比較してバス上の１ビット位置を節約する。
【００１１】 従属項６に定義するような更なる実施形態では、サンプルのシリアル・ストリ
ームを並列ワードに変換した後に連続するサンプルを比較することによって遷移
が生じたかどうかを判断する。このように、上記の比較は、時間がそれほど重要
ではなく、比較的低い周波数で実施することができる。
【００１２】 従属項９に定義するような更なる実施形態において、システムは、、例えばオ
ーディオ又はビデオ・データを転送する場合のようにデータメッセージ(ワード
とも呼ぶ)のストリームを転送するのに好適であるように構成される。このシス
テムは、ワードの終わりの単なる検出に同期する方法でそのようなデータを転送
することが可能である。ワード境界(開始/終了)を表すために、信号の１又は複
数の遷移の欠如が使用される。原則として、そのような検出は、最後の遷移の後
に続く２以上のデータビット期間の後に実施することができる。さらに、遷移の
間の「ギャップ」は非常に単純な方法で生成し検出することができる。これは、
特別な3ビット・トークンが生成され検出されることを必要とする米国特許第5,3
42,371号のシステムと比べて遜色がない。さらに、本発明に従うシステムは、ビ
ット境界において可変ワード長を許しており、ワード長を８ビットの倍数に限定
しない。これは、本発明に従うシステムをオーディオ又はビデオ・データの転送
に特に適したものにする。この場合一般には、バイト境界で並べられないデータ
ワードが使用される。
【００１３】 この通信システムは、特にオーディオ/ビデオ・データの低コストで高速な伝
送を可能にすることが分かるであろう。低コストの送信回路及び受信回路を用い
た具体化によって、秒あたり500メガビット以上の伝送レートを容易に達成する
ことができる。このように、このシステムは、例えば信号プロセッサをA/D又はD
/A変換器に接続するコンシューマ・エレクトロニクス機器の中で使用するのに非
常に適している。このシステムはさらに、CE装置を接続したり、コンピュータを
周辺装置(例えばモニタ、プリンタ、スキャナ及びカメラ)に結合するために使用
することができる。
【００１４】 本発明の目的を達成するため、送信装置は、前記第１又は前記第２信号のいず
れかの信号遷移がデータ項目境界で生じるように、クロック信号に同期して、該
クロック信号とデータメッセージの(複数の)データ項目との組み合わせを、受信
回路に転送するため第１及び第２信号としてシリアルに表現する手段を含む送信
回路を備え、データメッセージのデータ項目dの関数f(d)が第１の値をもつ場合
、前記データ項目dに先行するデータ項目境界において前記第１信号の遷移を生
じさせ、前記関数f(d)が異なる第２の値をもつ場合、前記データ項目境界におい
て前記第２信号の遷移を生じさせるように前記送信回路が動作することを特徴と
する。
【００１５】 本発明の目的を達成するために、受信装置は、送信回路から第１及び第２信号
を受信し、前記第１及び前記第２信号の信号遷移を検出し組み合わせることによ
ってクロック信号を回復させ、前記第１及び/又は第２信号からデータメッセー
ジを回復させる手段を含む受信回路を備えており、
【００１６】 前記受信回路は、実質的に、回復されたクロック信号に基づくデータビット境
界において、遷移が前記第１又は前記第２信号の中で生じたかどうかを判断し、
前記第１信号の中で遷移が生じた場合、第１の値をもつデータ項目が受信され、
前記第２信号の中で遷移が生じる場合、異なる第２の値をもつデータ項目が受信
されたと判断するように動作することを特徴とする。
【００１７】 本発明の目的を達成するため、この方法は、符号化が、データメッセージのデ
ータ項目dの関数f(d)が第１の値をもつ場合、データ項目dに先行するデータ項目
境界で前記第１信号の遷移を生じさせ、関数f(d)が異なる第２の値をもつ場合、
前記データ項目境界で前記第２信号の遷移を生じさせることを特徴とする。
【００１８】 本発明の上記及びその他の側面は、図面に示す実施例を参照することによって
明らかになるであろう。 図１は、本発明に従うシステム100のブロック図を示
す。このシステムは、送信回路110及び受信回路120を含む。送信回路110は、２
つの個別の出力112及び114上に第１信号130及び第２信号140を生成するための符
号器手段を含む。第１信号130及び第２信号140が協働して、クロック信号150と
、該クロック信号150に同期するデータ信号160とを表す。図１の例では、送信回
路110は、別個のクロック信号150及びデータ信号160をそれぞれ受信するための
入力116及び118を含む。例として、DSP、A/D変換器又は復号器からオーディオま
たはビデオデータを受信することができる。同様に、コンピュータ内のプロセッ
サ又は記憶コントローラから汎用データを受信することもできる。代替として、
送信回路110は、クロック及び/又はデータを内部で生成してもよいことが分かる
であろう。あるいは、送信回路110は、例えばメモリから並列形式のデータを受
信し、クロック信号150又は内部クロックの制御下でその並列データをシリアル
ストリームに変換することができる。受信回路120は、第１信号130及び第２信号
140をそれぞれ受信するための入力122及び124を含む。受信回路120は、元のクロ
ック信号150及びデータ信号160を表現するクロック信号170及びデータ信号180を
取り出すために第１及び第２信号を復号する復号器手段を含む。受信回路120は
、取り出された信号を、例えばDSP、プロセッサ、D/A変換器又はI/Oコントロー
ラに出力するための出力126及び128を含む。受信回路120は、取り出された信号
の一方又は両方を内部で処理する(例えばシリアルデータをパラレルデータに変
換してメモリに記憶し、クロック信号を廃棄する)ための手段を含むこともでき
る。
【００１９】 送信回路110及び受信回路120を１つの装置(例えばコンピュータまたはＣＥ装
置)の中に設けて当該装置内でデータ転送することができることが分かるであろ
う。そのような構成において、これらの回路は、データのソース又はシンクの各
々と一体化されることが好ましい。例えば、送信回路110はA/D変換器と一体化す
ることができ、受信回路120はD/A変換器と一体化することができるのに対し、DS
Pは、送信回路110及び受信回路120を両方とも含むことができる。同じ装置内で
使用する場合、第１信号130及び第２信号140は、適当な配線ドライバを使用する
PCB上のそれぞれの配線を通して送信回路110から受信回路120へ送ることができ
る。本発明によるシステムは、MDP(マルチ・ダイ・パッケージ)またはMCM(マル
チ・チップ・モジュール)上のダイの間の通信に使用することもできる。代替と
して、それぞれの回路は、外部の通信媒体を使用する別個の装置に設けてもよい
。媒体は、第１及び第２信号を運ぶための２つのパラレル・キャリアを供給する
。そのようなキャリアは、例えば電気導体によって形成することができる。高速
外部伝送のため、各キャリアについて異なる伝送が用いられることが好ましい。
周波数変調のような他の技法を使用して２つの並列伝送チャネルを得ることがで
きることは明らかであろう。有線通信媒体の代わりに、ワイヤレス媒体を使用す
ることもできる。多様な媒体について適当なドライバが利用可能であるが、それ
は本発明の一部ではない。
【００２０】 図２は信号形式を示す。図2Aは、送信回路110に供給されるクロック信号150及
びデータ信号160の一例を示す(これらの信号は受信回路120によって信号170及び
180として出力することができる)。1/2周波数のクロック信号150が図示されてい
る(完成したクロック・パルスは、２データビット期間続く。クロック周波数は
、データビットレートの半分である)。そのようなクロック信号の両端を使用す
る。完全な周波数のクロック信号を使用しても良いことが分かるであろう。しか
し、詳しく後述するように、図示される1/2周波数クロック信号で動作する送信
回路110及び受信回路120を使用して電力消費を低減することが有利である。図2A
のデータ信号160は、クロック信号150に同期する従来通りの２進形式で示されて
いる。
【００２１】 図2Bは、本発明によるシステム内で交換されるような符号化された信号130及
び140をそれぞれ示している。次に伝送されるデータビットdが２進値「0」をも
つ場合、送信回路110は、第１信号130のレベルの遷移を生じさせる。他方、デー
タビットdが２進値「1」を持つ場合、送信回路110は、第２信号140のレベルの遷
移を生じさせる。遷移は、クロック信号150に同期して生じる(図示するクロック
信号のエッジによってトリガされる)。クロック信号150のすべてのエッジは、信
号130及び140の組み合わせによって表わされる。１データビット期間の中では信
号130及び140のどちらにおいても他の遷移は生じない。さらに、それぞれのクロ
ックエッジは、１ビット期間の間に一度だけ表現され最小周波数伝送を可能にす
る。
【００２２】 データメッセージ(ワード)の第１のデータビットについて、信号130及び140の
初期レベルを選択することができることが分かるであろう。例えば、デフォルト
のレベルを選択することができる。このような方法は、特に、異なる送信回路に
よって連続するメッセージが発生されうる場合に有用である。しかし、1つの送
信回路が、後述するようなワード分離技法を使用して分離される可変長データメ
ッセージのストリームを生成する場合には、最後のメッセージが終了するレベル
を初期レベルとして保持することが好ましい。このようにして、追加の時間及び
遷移を必要とするそれぞれのレベルのデフォルト・レベルへのリセットの必要が
回避される。図2Bでは、信号は両方とも初期の「低」レベルにあると仮定する。
「低」及び「高」は、システムに影響を及ぼすことなく逆にすることができるこ
とが分かるであろう。
【００２３】 図2Aのデータメッセージを例に挙げると、 メッセージワード： 1 1 0 0 0 1 0 0 1 0 1 1 1 1 0 0 本発明による符号化は以下に示す信号を供給する。ここで、Tは遷移を示し、N
は、遷移がないことを示す： 第１信号： N N T T T N T T N T N N N N T T 第２信号の遷移情報は単にこの逆である。
【００２４】 低レベルから始まる場合、これは以下のレベルを生じさせる。ここで、Lは低
レベルを示し、Hは高レベルを示す： 第１信号： L L H L H H L H H L L L L L H L 第２信号： H L L L L H H H L L H L H L L L これは、図2Bに示す信号レベルに対応する。 図2において、データビット「0」は、第１信号130の遷移を生じさせる。信号1
30と信号140は共に同等に交換することができ、この場合、データビット「1」が
信号130の遷移を生じさせることが分かるであろう。さらに、２進データを伝送
する代わりに、より多くのレベルをもつデータを同じ概念を用いて伝送すること
ができることを理解されたい。例えば、４値のデータ項目(２ビットの組み合わ
せ)を４つのパラレル信号を使用して転送することができ、このとき、各信号が
それぞれの値の1つに割り当てられる(すなわち信号の遷移は対応する値を示す)
。代替として、各々が３つの信号レベルをもつ２つのパラレル信号を使用するこ
ともできる。このようなシステムでは、「0」は、第１信号上の１レベル変化を
使用して表現することができ、「1」は、第１信号上の２レベル変化によって、
「2」は、第２信号上の１レベル変化によって、「3」は、第２信号上の２レベル
変化によって表現することができる。L(低)、M(中)及びH(高)によって示される
３つのレベルを使用する場合、１レベル変化は、LからMへ、MからHへ、HからLへ
の変化(周期的変化)によって表現することができる。同様に、２レベル変化は、
LからHへ、MからLへ、HからMへの変化によって表現することができる。４値を表
すための２つの信号の使用は、クロック信号の周波数を再び半分にする。簡潔に
するため、図2Bの信号については説明の残りの部分で言及する。
【００２５】 送信回路110の符号器は、多様な方法で具体化することができる。第２信号140
の低レベルを「0」とする場合、以下の表は、第２信号の既存のレベル及び伝送
されるデータビットから如何にして第２信号の新しいレベルを導くことができる
かを示す。
【表１】
【００２６】 上記の表は、第２信号140の新しいレベルが単に既存のレベルと伝送されるデ
ータビットとの排他的論理和(XOR)として得られることを示す。
【００２７】 第２信号140がレベルを変える場合、第１信号130はレベルを変えないことを思
い出されたい。メッセージの伝送を開始する前に、両方の信号が同じ初期レベル
にあると仮定すると、メッセージの第１データビット(b0と番号を付す)について
第１信号130として伝送されるレベルは、第２信号140のレベルの逆である。第２
ビット(b1)については、信号の一方が変化することによって両方の信号を等しく
する。これは、残りのビットについても続く。このように、第２信号の「偶数」
の番号を付されたレベル(すなわちb0、b2、b4…を表すレベル)を反転させ、「奇
数」の番号を付されたレベル(すなわちb1、b3、b5…を表すレベル)をそのまま保
持することによって、第１信号130を導き出すことができる。このように信号を
互いに導き出す方法は、米国特許第5,341,371号の明細書に示される符号化に関
しても利用することができることに注意されたい。
【００２８】 上記の表に示した方法と同様にして、既存の第１信号レベル及び伝送されるデ
ータビットから新しい第１信号のレベルを導き出すことができることが分かるで
あろう。
【００２９】 受信回路120内の復号器は、両方の信号130及び140の中のエッジを検出するこ
とによってクロック信号150を取り出すことができる。代替として、図2Bに示す
符号化において、択一的に、第１信号130と第２信号140との排他的論理和(XOR)
を求めることによってクロック信号150を簡単に取り出すこともできる。データ
信号160は、第１信号130に遷移が生じているか、すなわち「0」データビットを
表しているか、又は、第２信号140が「1」ビットを表しているかどうかを検出す
ることによって取り出すことができる。この取り出しは、エッジ検出を利用する
ことによって実施することもできる。この場合、クロック信号が受信回路内で他
の目的のために使用されたり受信端で他の機能のために使用されないならば、ク
ロック信号を個別に取り出す必要がない。また、この取り出しは、取り出された
クロック信号を使用して信号の一方(または両方)をサンプリングし、連続してサ
ンプリングされた２つの値を使用して遷移が生じたかどうかを判断することによ
り実施することができる。例えば、連続するサンプルをXOR論理を使用して比較
することができる。サンプルが同一である場合、XOR論理は「0」を形成する。そ
うでなければ「1」が形成される。XOR論理が使用される場合、第２信号140がサ
ンプリングされることが好ましい。この場合、信号遷移は、「1」ビットが伝送
されたことを示す。このように、XOR論理は、データビットを直接生成する。第
１信号130がサンプリングされる場合には、追加のインバータが必要である(ある
いはXORゲートとインバータの代わりにXNORゲートを使用してもよい)。信号のい
ずれか一方をサンプリングすれば十分であることが明らかであろうが、エラー検
出の理由で、両方の信号をサンプリングしその結果を比較してもよい。この比較
は、信号サンプルがデータビットに変換された後に行われることが好ましい。変
換/復号化はいずれにしろ必要であるので、このように両方の信号のそれぞれの
サンプルを比較するための追加の論理は必要でない。
【００３０】 本発明によるシステムは、１つの送信機が1つの受信機にデータを送信するポ
イント・ツー・ポイントの一方向通信システムとして使用することができる。こ
のシステムはさらに、1つの送信機及び１または複数の受信機をもつ１対多数の
分散システムとして使用することもできる。原則として、２以上の送信機を使用
することもできる。そのような状況では、2またはそれ以上の送信機によって発
信される伝送が衝突することを回避するため、より高水準の機構が必要とされる
。そのような状況を回避し又は処理するために、トークン・パッシング、CSMA/C
D又はビット・アービトレーションといったな多様な技法が知られている。この
ように、本発明による伝送方式は、双方向のマルチマスター・システムの中で使
用することもできる。
【００３１】 特に、本発明によるシステムが、例えばオーディオ/ビデオ・データの場合に
一般的であるようにデータメッセージ(ワード)のストリームを転送するために使
用される場合、以下のワード分離技法を利用することが有利である。最後の遷移
から少なくとも１データビット期間、新しい遷移が起こらない場合、送信回路11
0は、メッセージ・ストリームのメッセージが遷移の間のギャップによって分離
されることを保証する。この「遅延期間」の間、送信回路は、第１及び第２信号
を実質的に一定のレベルに保つ。この結果、クロック信号の１つのエッジも信号
の中に表されない。少なくとも１ビット期間の遅延は、クロック信号150を基準
に計測される。受信回路120は、最後の遷移から１データビット期間が満了した
直後のクロック端の欠如を検出する。原則として、１ビット期間の遅延で十分で
あるが、受信回路を簡単に/信頼性をもって具体化するために２ビット期間の遅
延を用いることが好ましい。２ビット遅延の使用は、(例えばより短い遅延期間
の場合の1/2ビット許容の代わりに)１ビット許容(tolerance)をもつ具体化を可
能にする。さらに、クロックパリティは同じままである。従って、１つのNビッ
トワードは、バス上のN+2データビット期間を使用して伝送される。信号は、完
了したばかりのメッセージの最終ビットの間に伝送される一定レベルに保持され
ることが好ましい。特に、連続するワードを異なる送信機によって伝送すること
ができるシステムにおいては、最後のメッセージに依存しないデフォルトの一定
レベルを用いることが有益である。しかしこれは、メッセージの最後のビットが
伝送された後にこのデフォルト・レベルへの遷移を必要とするので、遅延持続時
間を１ビットだけ長くする。一定レベルが使用される場合、このレベル自身を使
用して、先行する又は後続のワードに関して追加の情報を提供することが好まし
い。例えば、第１及び/又は第２信号の一定のレベルを使用して、同期を可能に
しながらストリームの特定のワードを識別することができる。オーディオの場合
、(複数の)一定レベルを使用して、左、右、中央または周辺というような多様な
オーディオ・ワードを識別することが好ましい。
【００３２】 本発明による可変長ワードの提示は、原則として、あらゆる数のデータビット
のデータメッセージの伝送を可能にする。データビットの数は、例えば８ビット
の倍数に制限されない。実際の具体化において、受信回路を簡単に実現するには
、例えば最小２ないし４ビットの長さが必要である。例えば、最小の２ビットが
保証される場合、サンプリング・レジスタの最初の２つのサンプリング・セルを
リセットする必要がなくなり(それらは上書きされる)、サンプリング・レジスタ
の残りのセルのほぼ２つのデータビットのリセット期間を与える。クロック・ロ
ッキング回路の具体化に依存して、一連の小さなワードのワード終わりを信頼性
をもって検出することができるように、最小数である４データビット(すなわち
４つの遷移)を用いて正確なロッキングを行うことが好ましい。好ましくは、メ
ッセージ(ワード)は、まず最上位ビット(MSB)と共に送信される。このように、
送信機及び受信機は、異なるワード長を簡単な方法で支援することができる。例
えば、送信機は、20ビットのオーディオ・ワードまたは32ビットのビデオ・ワー
ドを使用することができるのに対し、受信機は、16ビットのオーディオ・ワード
又は24ビットのビデオ・ワードしか支援せず、あるいはその逆もありうる。送信
回路は単に、ワードのすべてのビットを転送し、その後にワードの終わりを示す
。受信回路120が、実際に転送されるよりも大きいサイズのワードを支援する場
合、受信回路120は、シリアルからパラレルに変換した後、データビットが受信
されなかった(複数の)最下位ビットがデフォルト値(例えば「0」)にセットされ
ることを保証する。これは、最初にパラレル受信レジスタをクリアし、新しく受
信されたワードのデータビットでレジスタを満たし、それをレジスタのMSB(最上
位ビット)から開始することによって実現されることが好ましい。これは、レジ
スタのLSB記憶セルを自動的にリセット値のままにする。受信回路120がワード終
わりの表示を受信することに応じて、レジスタが読み出される。この読み出しの
後に、再びレジスタのリセットが続く。シーケンスのすべてのメッセージが同じ
サイズであることがあらかじめ分かっている場合、この最後のクリアリングは必
要でない。レジスタの使用されたMSBセル内のデータは自動的に上書きされ、不
使用の(複数の)LSBセルは、デフォルト値のままであるからである。他方、受信
回路120が、実際に転送されるものよりも小さいサイズのワードを支援する場合
、受信回路120は、支援される数のサンプリング値(またはデータビット、すなわ
ち復号化されたサンプル)を受信した後、それ以上のサンプルまたはデータビッ
トを記憶しないようにする。これは、例えば所望の数のサンプル/データビット
が記憶された後、クロック信号が更なる記憶動作を引き起こさないようにするカ
ウンタを使用することによって実現することができる。この機能は、後述するよ
うにシリアルからパラレルへの変換の一部として簡単に達成することができる。
【００３３】 ワード終わりを示す技法は多様な方法で具体化することができる。例えば、ワ
ード終わり(及び選択的にワード開始)を示す「ワード選択」信号が送信回路110
に供給されると仮定する。この信号は、要求される遅延期間それぞれの出力への
符号化された信号の供給を停止させるために利用される。この結果として、出力
は、最後のデータビットについて使用されたものと同じ一定レベルに保持される
。受信回路120において、取り出されたクロック信号と１データビット期間遅延
されたクロック信号との比較を制御するために遅延ロック・ループを使用するこ
とが好ましい。比較の結果としてクロック信号の中で遷移が生じていないことが
示される場合、この信号はワードの終わりを示す。
【００３４】 図3、図4及び図5は、送信回路110及び受信回路120の好ましい実施例のブロッ
ク図を示す。図示される実施例は、1/2クロック周波数で動作し、受信機におい
て可変長ワード及びワードの自動末端切り捨て(truncating)/補完を支援し、並
列に符号化/復号化を実施する(低周波数のコード化を可能にする)。これらの機
能は個別に使用することができることが分かるであろう。さらに、根本的な原則
は、米国特許第5,341,371号の明細書に示されるコード化/符号化に同等に適用す
ることができることを理解されたい。
【００３５】 図3は、送信回路110の好ましい実施例のブロック図を示す。このブロック図に
ついて、送信回路110内のワードは、N個のデータビット300を含み、これらは送
信回路110の入力データ・レジスタ310に並列に記憶されると仮定する。要求され
る場合、データビットのシリアル・ストリームはまず、パラレルレジスタ310へ
の記憶のために既知の方法で変換することができる。さらに、クロック信号clk3
02及び反転されたクロック信号clkn304が利用できると仮定する。1/2周波数クロ
ックの使用を可能にするため、両方のクロック信号が使用される。更なるワード
clk信号306が利用できるものと仮定する。この信号は、受信回路110への信号300
を介するワードのすべてのデータビットの供給の終わりを直接または間接的に示
す。図示する実施例では、ワードclk信号306を使用して並列形式でデータをクロ
ックし、入力されたデータ・レジスタ310に記憶する。従って、ワードclk信号30
6はさらに、データビットがパラレル入力データ・レジスタ310から取り出され、
論理320によってN個の符号化された値(信号レベル)に符号化され、２つのシフト
レジスタ330及び340に分けられることを制御するために使用される。この例では
、奇数番号を付された符号化された値は、「奇数」シフトレジスタ340に記憶さ
れ、偶数番号を付された符号化された値は、「偶数」シフトレジスタ330に記憶
される。マルチプレクサ350及び360は、符号化された値を個々の符号化された値
130及び140として供給する。マルチプレクサ350及び360はそれぞれ、奇数シフト
レジスタ340又は偶数シフトレジスタ330から符号化された値を抽出するため、1/
2周波数clk302及びclkn304の制御下で切り替えられる。2つの相補シフトレジス
タを使用することによって、1/2周波数クロック信号を利用して完全な周波数の
データストリームを出力することができる。図示する例では、論理320による符
号化は、第２信号140に関する信号レベルを生成する。詳しく上述したように、
これらの信号の偶数番号が付された信号レベル(番号付けはビット0から始まると
ものとする)を反転させるインバータ370を使用することによって、第１信号130
に関する信号レベルを簡単に導き出すことができる。
【００３６】 ワード同期ジェネレータ380は、ワードclk信号306によって示されるワード終
わりに応じて、クロック信号がシフトレジスタ330及び340をシフトしないように
する。図示する例において、ワードのサイズは、その瞬間にマルチプレクサ350
及び360が奇数レジスタ340に切り替えられるものであると仮定する。このレジス
タは、最後に出力されるレベルを保持するために１つの追加のセル342をもって
おり、これは、新しいワードに関するレベルがロードされる間はクリアされない
。このようにして、信号レベル130及び140は一定に保たれる。マルチプレクサ35
0及び360は、クロック信号の制御下で切り替えられる。これは、ワード終わりの
後の切替をディスエーブルするため、ワード同期ジェネレータ380の制御下では
行われないようにすることができる。奇数サイズ及び偶数サイズの両方のワード
が送信回路110によって伝送される場合、レジスタ330及び340は共に保持セル(ho
lding cell)を含むことが好ましい分かるであろう。次のワードの第１のデータ
ビットに関するレベルを適切に符号化するために、第２信号130の保持されてい
る出力レベルが、信号390として符号器論理320へ帰還される。これは、ワード間
で第１及び第２信号の最後の出力レベルが保持されると仮定する。従って、新し
いワードは、最後のワードに関連して符号化される。ワードの終わりが信号の固
定のデフォルトレベル(例えば低レベル)を用いて表される場合には、帰還信号39
0は必要でない。
【００３７】 図4は、符号化ブロック320を示す。詳しく上述したように、第２信号140につ
いて、次のレベルはそれぞれ、現在のレベルと、転送されるデータビットとのXO
Rとして生成される。biが、データビットdiに関する第２信号140のレベルを示す
場合、図4に示すように、i=1ないしN-1についてbi+1=XOR(bi,di+1)である。図3
の例に従って、b0は、d0と、第２信号140の現在のレベルを表す帰還信号390との
XORとして求められる。
【００３８】 図５は、受信回路120の好ましい実施例のブロック図を示す。1/2期間のクロッ
ク信号は、XOR関数410を使用して第１信号130及び第２信号140から取り出される
。遅延制御ループ420は、回復されたクロック信号を２データビット期間(すなわ
ち完全な１クロック期間)だけ遅延させる遅延ライン422を含む。ワード終わり検
出器430は、回復されたクロック及び遅延されたクロックを使用して、回復され
たクロック内のエッジが落ちていること(ワードの終わりを表す)を検出する。そ
れに応じて、ワード選択信号(ws)が生成され、その結果、イネーブル値がポイン
タ・シフトレジスタ440にロードされる。回復されたクロック信号の制御下で、
イネーブル値は、シフトレジスタ440の中でシフトされる。第２信号140のレベル
をサンプリングし保持するために、シフトレジスタ内のイネーブル値の位置に依
存して、パラレルサンプル・レジスタ450のサンプラーの１つがイネーブルされ
る。ワード選択信号はさらにシフトレジスタ440のリセットを制御して、短いワ
ードが受信される場合原則としてシフトレジスタ440内のあらゆる位置にありう
るイネーブル値を除去する。シフトレジスタ440のリセットが完了した後にのみ
新しいイネーブル値がロードされる。代替として、シフトレジスタ440の最初の(
複数の)セルはリセットされない。ワード選択信号の制御下で、サンプリングさ
れたレベルは、復号器460を通してパラレル出力レジスタ470へ並列に転送される
。連続するデータワードが異なる長さをもつ場合、サンプル・レジスタ450は部
分的または完全にリセットされる。そうでない場合は、次のワードの新しいサン
プルによって再ロードされることが約束されるサンプル・レジスタの位置をリセ
ットする必要はない。取り出されたデータ480は、出力レジスタ470から出力され
る。別のサンプル490を使用して、第２信号140の最後にサンプリングされたレベ
ルを保持する。このサンプリングされたレベルは、メッセージの第１のビットを
復号化するために信号495として復号器460に供給される。復号化自体は単純であ
る。サンプル・レジスタ450に記憶されるサンプリングされたレベルが、b0ない
しbN(b0はMSBデータビットを表す)の番号を付される場合、対応するデータビッ
トd0ないしdNは、以下のように取り出される。第２信号140のレベルの変化が、
「1」データビットを示すことを思い出されたい。実際上データビット値は、第
２信号140の２つの連続するサンプリングされたレベルのXORとして取り出するこ
とができる。従って、biが、データビットdiに関する第２信号140のレベルを示
す場合、di+1=XOR(bi,bi+1)である(ここでi=1ないしN-1)。ワードの最初のレベ
ルが、直前のワードの最後のレベルに関連してコード化されると仮定すると、d0 は、b0と信号495とのXORとして取り出すことができる。回復されたクロック信号
と、サンプラーに供給され符号化されたデータを表すレベルとの異なる伝搬遅延
を補償するため、任意の遅延415を追加することができる。ラッチ435は、ワード
終わり/リセットの同期を保証する。ワード選択信号は、ワード終わりをトリガ
し、さらにサンプル・レジスタ450及びシフトレジスタ440のいくつかのセルをリ
セットさせる。リセットは、シフトレジスタ440の中のイネーブル値によって終
了されることが好ましい。図示する実施例では、それぞれのメッセージは、少な
くとも２データビットを含むと仮定される。従って、シフトレジスタ440及びサ
ンプル・レジスタ450の最初の２つのセルはリセットされる必要がない。イネー
ブル値がシフト・レジスタ440の第２セルにシフトされると、シフトレジスタ440
からラッチ435へ信号を供給することによってリセットが終えられることが保証
される。
【００３９】 上記の実施例について、符号器及び復号器は、データビットdiを信号130及び1
40上の信号レベルとして直接的に表現し、その中でXOR関数を使用して、データ
ビットを符号化された信号に及びその逆に変換すると説明した。他の２進論理を
使用してもよいことが分かるであろう。従って、より一般的な形式では、送信回
路110は、データメッセージのデータビットdの関数f(d)が第１の値(例えば「0」
)をもつ場合、データビットdに先行するデータビット境界で第１信号110の遷移
を生じさせ、関数f(d)が異なる第２の値(例えば「1」)をもつ場合、データビッ
ト境界で第２信号の遷移を生じさせる。このような関数は、非常に簡単であり符
号化/復号化と一体化させることができる。例えば、関数f(d)は、データビットd
と、あらかじめ決められたコードワードの１又は複数のビットとの２進の組合せ
でありうる。伝送されるデータワードと同じ長さのコードワードを利用する場合
、関数fは、XOR関数を使用してそれぞれのデータビットとコードワードの対応す
るビットとを組み合わせることができる。そのような２進関数を使用するとき、
実際上、第１信号110は、伝送されるデータビットがコードワードの対応するビ
ットに等しいことを表し、第２信号120は、データビットがコードワード・ビッ
トに等しくないことを表すことができる。代替の関数を使用しても良いことが分
かるであろう。さらに、特に３以上の信号または３以上の信号レベルを使用して
データを転送する場合は、３以上の値で出力を供給する関数を使用することがで
きる。
【図面の簡単な説明】
【図１】本発明に従うシステム１００のブロック図。
【図２】本発明に従う信号符号化を示す図。
【図３】好ましい送信回路のブロック図。
【図４】本発明に従う符号化を示す図。
【図５】好ましい受信回路のブロック図。
【符号の説明】
１００ シリアル通信システム １１０ 送信回路 １２０ 受信回路
───────────────────────────────────────────────────── フロントページの続き (71)出願人 Ｇｒｏｅｎｅｗｏｕｄｓｅｗｅｇ １， 5621 ＢＡ Ｅｉｎｄｈｏｖｅｎ， Ｔｈ ｅ Ｎｅｔｈｅｒｌａｎｄｓ Ｆターム(参考） 5K032 AA04 CA17 DB18 DB19 5K034 AA10 DD01 HH08 5K047 AA15 HH42 MM27 MM53

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 通信媒体を介して相互接続される少なくとも１つの送信回路
    及び少なくとも１つの受信回路を有するシリアル通信システムであって、前記通
    信媒体は、前記送信回路から前記受信回路に第１及び第２信号をそれぞれトラン
    スポートするための第１及び第２のパラレル信号キャリアを少なくとも備え、前
    記送信回路は、前記第１又は前記第２の信号のいずれかの信号遷移がデータ項目
    境界で生じるように、クロック信号に同期して、該クロック信号とデータメッセ
    ージの１つまたは複数のデータ項目との組合せを前記第１及び第２信号としてシ
    リアルに表現する手段を有し、前記受信回路は、前記第１及び前記第２信号の信
    号遷移を検出し組み合わせることによって前記クロック信号を回復させ、該第１
    及び/又は該第２信号から前記データメッセージを回復させる手段を有する、シ
    リアル通信システムであって、 前記送信回路は、前記データメッセージのデータ項目dの関数f(d)が第１の値
    をもつ場合、該データ項目dに先行するデータ項目境界で前記第１信号の遷移を
    生じさせ、前記関数f(d)が異なる第２の値をもつ場合、前記データ項目境界で前
    記第２信号の遷移を生じさせるように動作することを特徴とする、シリアル通信
    システム。
  2. 【請求項２】 前記受信回路は、前記第１及び/又は前記第２信号の中に信
    号遷移が生じているかどうかを検出し、この検出の結果に依存して前記関数f(d)
    の値を判断する手段を有することを特徴とする、請求項１に記載のシリアル通信
    システム。
  3. 【請求項３】 前記データ項目はデータビットであり、前記受信回路は第１
    のデータビット回復手段を備え、前記第１のデータビット回復手段は、 前記回復されたクロック信号に同期して前記第１信号をサンプリングし、 時間ti+1でサンプリングされたサンプリング値bi+1を、時間ti+1の直前の時間
    tiでサンプリングされたサンプリング値biと比較し、 bi≠bi+1の場合、データビットdi+1の前記関数f(di+1)は前記第１の値をもち
    、bi=bi+1の場合、前記関数f(di+1)は前記第２の値をもつと判断すること、 を特徴とする請求項１に記載のシリアル通信システム。
  4. 【請求項４】 前記データ項目はデータビットであり、前記受信回路は第２
    のデータビット回復手段を備え、前記第２のデータビット回復手段は、 前記回復されたクロック信号に同期して前記第２信号をサンプリングし、 時間ti+1でサンプリングされたサンプリング値bi+1を、時間ti+1の直前の時間
    tiでサンプリングされたサンプリング値biと比較し、 bi=bi+1の場合、データビットdi+1の前記関数f(di+1)は前記第１の値をもち、
    bi≠bi+1の場合、前記関数f(di+1)は前記第２の値をもつと判断すること、 を特徴とする請求項１に記載のシリアル通信システム。
  5. 【請求項５】 前記受信回路は、前記第１のデータビット回復手段によって
    判断される前記関数f(di+1)が前記第２のデータビット回復手段によって判断さ
    れる前記関数f(di+1)と異なる場合、エラーが生じたと検出するように動作する
    エラー検出手段を有することを特徴とする、請求項３又は請求項４に記載のシリ
    アル通信システム。
  6. 【請求項６】 前記受信回路は、複数のシリアル・サンプルをパラレル・サ
    ンプルワードに変換し、前記パラレル・サンプルに関して前記サンプリング値bi +1 と前記サンプリング値biとの比較を実施する手段を有することを特徴とする、
    請求項３、４又は５に記載のシリアル通信システム。
  7. 【請求項７】 f(d)=dであることを特徴とする、請求項１に記載のシリアル
    通信システム。
  8. 【請求項８】 関数f(d)は、前記データビットdと、あらかじめ決められた
    コードワードの少なくとも１ビットとの２進の組合せであることを特徴とする、
    請求項１に記載のシリアル通信システム。
  9. 【請求項９】 前記送信回路は、ストリーム内のあるメッセージの伝送を終
    了した後、前記クロック信号によって示される少なくとも１データビット期間の
    遅延期間の間、前記第１及び前記第２信号を実質的にそれぞれの一定レベルに保
    ち、前記遅延期間が満了した後に前記ストリーム内の後続のメッセージの伝送を
    可能にすることによって可変長データメッセージのストリームを伝送する手段を
    有し、前記受信回路は、実質的に２データ項目期間以上の間、前記第１及び前記
    第２信号の両方に信号遷移が生じていないかどうか判断し、信号遷移が生じてい
    ない場合、メッセージは終了したと判断する手段を有することを特徴とする、請
    求項１に記載のシリアル通信システム。
  10. 【請求項１０】 第１又は第２信号の信号遷移がデータ項目境界で生じるよ
    うに、クロック信号に同期して、該クロック信号とデータメッセージの１つ又は
    複数のデータ項目との組み合わせを第１及び第２信号としてシリアルに表現し、
    パラレル信号キャリアを介して受信回路に転送する手段を有する送信回路を備え
    る送信装置であって、 前記送信回路は、前記データメッセージのデータ項目dの関数f(d)が第１の値
    をもつ場合、該データ項目dに先行するデータ項目境界で前記第１信号の遷移を
    生じさせ、前記関数f(d)が異なる第２の値をもつ場合、前記データ項目境界で前
    記第２信号の遷移を生じさせるように動作することを特徴とする、請求項１ない
    し請求項９のいずれか１項に記載のシステムの中で使用するための送信装置。
  11. 【請求項１１】 送信回路からパラレル信号キャリアを介して第１及び第２
    信号を受信し、前記第１及び前記第２信号の信号遷移を検出し組み合わせること
    によってクロック信号を回復させ、前記第１及び/又は第２信号からデータメッ
    セージを回復させる手段を有する受信回路を備える受信装置であって、 前記受信回路は、前記回復されたクロック信号から導き出されるように、実質
    的にデータビット境界で、前記第１又は前記第２信号の遷移が生じているかどう
    かを判断し、前記第１信号に遷移が生じている場合、第１の値をもつデータ項目
    が受信され、前記第２信号に遷移が生じている場合、異なる第２の値をもつデー
    タ項目が受信されたと判断するように動作することを特徴とする、請求項１ない
    し請求項１０のいずれか１項に記載のシステムの中で使用する受信装置。
  12. 【請求項１２】 通信媒体を介して相互接続される少なくとも１つの送信回
    路と少なくとも１つの受信回路との間のシリアル通信方法であって、前記通信媒
    体は、前記送信回路から前記受信回路に第１及び第２信号をそれぞれトランスポ
    ートするための第１及び第２のパラレル信号キャリアを備え、 第１又は第２信号のいずれかの信号遷移がデータ項目境界で生じるように、ク
    ロック信号に同期して、該クロック信号とデータメッセージの１つ又は複数のデ
    ータ項目との組み合わせを第１及び第２信号としてシリアルに符号化し、 前記送信回路からそれぞれの前記信号キャリアを介して前記第１及び前記第２
    信号を出力し、 それぞれの前記信号キャリアから前記受信回路に前記第１及び第２信号を入力
    し、 前記第１及び前記第２信号の信号遷移を検出し組み合わせることによってクロ
    ック信号を回復させ、該第１及び/又は該第２信号から前記データメッセージを
    回復させて、前記第１及び第２信号を復号化する、 ことを含むシリアル通信方法であって、 前記符号化は、前記データメッセージのデータ項目dの関数f(d)が第１の値を
    もつ場合、該データ項目dに先行するデータ項目境界で前記第１信号の遷移を生
    じさせ、関数f(d)が異なる第２の値をもつ場合、前記データ項目境界で前記第２
    信号の遷移を生じさせることを特徴とする方法。
JP2000561732A 1998-07-24 1999-07-07 高速シリアルデータ通信システム Pending JP2002521917A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
EP98202487.9 1998-07-24
EP98202487 1998-07-24
PCT/EP1999/004765 WO2000005848A1 (en) 1998-07-24 1999-07-07 High-speed serial data communication system

Publications (1)

Publication Number Publication Date
JP2002521917A true JP2002521917A (ja) 2002-07-16

Family

ID=8233969

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000561732A Pending JP2002521917A (ja) 1998-07-24 1999-07-07 高速シリアルデータ通信システム

Country Status (7)

Country Link
US (1) US6549595B1 (ja)
EP (1) EP1038377B1 (ja)
JP (1) JP2002521917A (ja)
KR (1) KR100648742B1 (ja)
DE (1) DE69934663T2 (ja)
TW (1) TW391116B (ja)
WO (1) WO2000005848A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7578282B2 (en) 2006-01-27 2009-08-25 Denso Corporation Apparatus for processing sensor signal from knock sensor of internal combustion engine

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6272193B1 (en) * 1999-09-27 2001-08-07 Genesis Microchip Corp. Receiver to recover data encoded in a serial communication channel
WO2002051081A2 (en) * 2000-12-20 2002-06-27 Koninklijke Philips Electronics N.V. Encoding system for transmitting data and clock signals jointly across two wires
US6839862B2 (en) * 2001-05-31 2005-01-04 Koninklijke Philips Electronics N.V. Parallel data communication having skew intolerant data groups
US7061939B1 (en) 2001-06-13 2006-06-13 Juniper Networs, Inc. Source synchronous link with clock recovery and bit skew alignment
US7167476B1 (en) 2002-04-12 2007-01-23 Juniper Networks, Inc. Systems and methods for routing data in a network device
US7627029B2 (en) 2003-05-20 2009-12-01 Rambus Inc. Margin test methods and circuits
US7590175B2 (en) * 2003-05-20 2009-09-15 Rambus Inc. DFE margin test methods and circuits that decouple sample and feedback timing
US7434084B1 (en) * 2005-03-10 2008-10-07 Cisco Technology, Inc. Method and apparatus for eliminating sampling errors on a serial bus
US8422615B2 (en) 2007-03-02 2013-04-16 Nxp B.V. Fast powering-up of data communication system
WO2008114205A2 (en) 2007-03-20 2008-09-25 Nxp B.V. Fast powering-up of data communication system
US7466247B1 (en) 2007-10-04 2008-12-16 Lecroy Corporation Fractional-decimation signal processing
US9473333B2 (en) * 2008-02-11 2016-10-18 International Business Machines Corporation Communications system via data scrambling and associated methods
TWI416329B (zh) * 2009-01-06 2013-11-21 Starchips Technology Inc 串列傳輸裝置及其訊號傳輸方法
DE102012108696B4 (de) * 2012-09-17 2020-08-06 Wago Verwaltungsgesellschaft Mbh Datenbusteilnehmer und Verfahren zur Synchronisation von Datenbusteilnehmern

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL7313756A (ja) 1972-10-11 1974-04-16
US3961367A (en) * 1974-07-03 1976-06-01 Rca Corporation Self-clocking, error correcting low bandwidth digital recording system
US4369516A (en) * 1980-09-15 1983-01-18 Motorola, Inc. Self-clocking data transmission system
JPS57176866A (en) * 1981-04-24 1982-10-30 Sony Corp Encoder of binary signal
US4680787A (en) * 1984-11-21 1987-07-14 Motorola, Inc. Portable radiotelephone vehicular converter and remote handset
US4928289A (en) * 1988-12-19 1990-05-22 Systran Corporation Apparatus and method for binary data transmission
GB9011700D0 (en) 1990-05-25 1990-07-18 Inmos Ltd Communication interface
US5216714A (en) * 1991-12-13 1993-06-01 3Com Corporation Method and apparatus for controlling the spectral content of a data stream
US5570089A (en) * 1994-02-16 1996-10-29 International Business Machines Corporation Method and apparatus for providing data stream for cost effective transmission links
JPH10322404A (ja) * 1997-05-19 1998-12-04 Sharp Corp シリアルデータ通信方法および装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7578282B2 (en) 2006-01-27 2009-08-25 Denso Corporation Apparatus for processing sensor signal from knock sensor of internal combustion engine

Also Published As

Publication number Publication date
TW391116B (en) 2000-05-21
KR100648742B1 (ko) 2006-11-23
US6549595B1 (en) 2003-04-15
DE69934663T2 (de) 2007-10-25
EP1038377A1 (en) 2000-09-27
WO2000005848A1 (en) 2000-02-03
KR20010030642A (ko) 2001-04-16
EP1038377B1 (en) 2007-01-03
DE69934663D1 (de) 2007-02-15

Similar Documents

Publication Publication Date Title
US7627182B2 (en) Method and apparatus for varied format encoding and decoding of pixel data
JP2002521917A (ja) 高速シリアルデータ通信システム
EP0813153A2 (en) Serial-to-parallel converter in a data communication system
US20080244120A1 (en) Multi-protocol serial interface apparatus and system-on-chip apparatus including the same
US20150234774A1 (en) Coexistence of legacy and next generation devices over a shared multi-mode bus
EP0417072A1 (en) An encoder/decoder system and methodology utilizing conservative coding with block delimiters, for serial communication
US6947493B2 (en) Dual phase pulse modulation decoder circuit
JP5365132B2 (ja) 直列信号の受信装置、直列伝送システム、直列伝送方法、直列信号の送信装置
US6985546B2 (en) Transmitting circuit and method thereof, receiving circuit and method thereof, and data communication apparatus
US7102553B2 (en) Signal transmission method and signal transmission device
US7342984B1 (en) Counting clock cycles over the duration of a first character and using a remainder value to determine when to sample a bit of a second character
JP2003304225A (ja) データリカバリ回路
JP2005210695A (ja) データ伝送方式およびデータ伝送回路
WO2008109858A2 (en) Data encoding in a clocked data interface
US6970527B2 (en) Transmitting circuit and method thereof, receiving circuit and method thereof, and data communication apparatus
US8166219B2 (en) Method and apparatus for encoding/decoding bus signal
CN109831192B (zh) 用于传送器、接收器的物理层电路及其方法、及通讯系统
US20030076562A1 (en) High speed optical transmitter and receiver with a serializer with a minimum frequency generator
US20230087104A1 (en) Signal processing circuit and reception device
US10031547B2 (en) CCIe receiver logic register write only with receiver clock
KR100684564B1 (ko) 프레임 동기화 방법, 장치 및 이를 위한 기록매체
JPH04152728A (ja) フォーマット変換回路
JPS63234454A (ja) 複号化用標本化クロツク再生方式
JPH11184672A (ja) シリアルデータ保持回路
KR20000040531A (ko) 아이 트리플 이 1394 직렬 버스 인터페이스를 위한 고속 피지컬칩 시스템 및 그의 데이타 송/수신 방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060706

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20070323

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20080424

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20081225

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090106

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20090602