KR20010030642A - 고속 직렬 데이터 통신시스템 - Google Patents

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KR20010030642A
KR20010030642A KR1020007002991A KR20007002991A KR20010030642A KR 20010030642 A KR20010030642 A KR 20010030642A KR 1020007002991 A KR1020007002991 A KR 1020007002991A KR 20007002991 A KR20007002991 A KR 20007002991A KR 20010030642 A KR20010030642 A KR 20010030642A
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롤페스 요하네스 게라투스 알베르투스
코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Abstract

직렬 통신 시스템(100)은 각 제 1 신호(130) 및 제 2 신호(140)를 송신 회로(110)로부터 각 병렬 신호 캐리어를 통해 수신 회로(120)로 전송하기 위한 통신 매체를 포함한다. 클럭 신호(150)와 동기하여, 송신 회로(110)는 제 1 신호(130) 및 제 2 신호(140)로서 데이터 메시지의 클럭 신호(150) 및 데이터 비트(들)(160)의 조합을 직렬로 나타낸다. 데이터 비트 경계에서, 송신 회로(110)는 전송할 데이터 비트가 제 1 값을 가지는 경우에 제 1 신호의 천이를 초래하고, 데이터 비트가 상이한 제 2 값을 가지는 경우에 제 2 신호(140)의 천이를 초래한다. 수신 회로(120)는 예를 들어, XOR 함수를 사용하여 제 1 신호(130) 및 제 2 신호(140)의 신호 천이를 검출 및 조합하므로써 클럭 신호를 복구하고, 제 1 신호(130) 및/또는 제 2 신호(140)로부터 데이터 메시지를 복구하기 위한 수단을 포함한다.

Description

고속 직렬 데이터 통신시스템{HIGH-SPEED SERIAL DATA COMMUNICATION SYSTEM}
이러한 직렬 통신 시스템 및 방법은 미국 특허출원 제 5,341,371 호로부터 알 수 있다. 이 시스템은 데이터 신호 및 스트로브 신호로 각각 지칭되는 두 병렬 신호를 통해 송신 회로 및 수신 회로를 연결하는 고속 통신 인터페이스를 개시한다. 클럭의 제어하에, 데이터 메시지의 데이터 비트는 직렬로 출력된다. 데이터 비트는 통상적인 이진 형태로 제공되는 데, 여기서, 0 데이터 비트는 로우(low) 신호 레벨로서 송신되고, 1 데이터 비트는 하이(high) 신호 레벨로서 송신된다. 천이는 데이터가 변경될 때만 데이터 신호에서 발생된다. 1/2 주기 클럭 신호는 클럭 신호의 두 에지를 모두 사용시에 나타난다. 송신기는 데이터 신호에서 천이가 없을 때 스트로브 신호상에 신호 천이만을 초래한다. 수신기는 스트로브 신호 및 데이터 신호의 모두로부터 천이 정보를 조합하므로써 클럭 신호를 복구한다. 수신기는 복구된 클럭의 제어하에 데이터 신호를 샘플링하므로써 데이터 비트를 검색한다.
기지의 시스템은 보다 높은 레벨의 통신 프로토콜을 개시하는 데, 여기서, 정보는 토큰의 형태로 버스를 통해 전달된다. 토큰은 패리티 비트로써 시작하고, 뒤이어, 토큰이 데이터 바이트를 운반하는 지 혹은 제어를 목적으로 사용되는 지의 여부를 나타내는 비트가 있다. 결과적으로, 데이터 바이트는 10 비트 토큰을 사용하여 전송된다. 시스템은 하나 또는 그 이상의 바이트로 구성된 가변 길이 메시지의 전송을 허용한다. N 바이트 메시지는 각각이 하나의 데이터 바이트를 운송하는 연속된 N 토큰으로서 송신된다.
발명이 이루고자 하는 기술적 과제
본 발명의 목적은 대안인 저가의 고속 통신 시스템, 이러한 시스템에 사용하기 위한 송신 및 수신 장치, 그리고, 통신 방법을 제공하는 데 있다.
본 발명의 목적을 성취하기 위하여, 시스템은 송신 회로가 데이터 항목 d의 함수 f(d)가 제 1 값을 가지는 경우에 데이터 메시지의 데이터 항목 d을 선행하는 데이터 항목 경계에서 제 1 신호의 천이를 일으키기 위해 동작하고, 함수 f(d)가 상이한 제 2 값을 가지는 경우에 데이터 항목 경계에서 제 2 신호의 천이를 일으키기 위해 동작하는 것을 특징으로 한다. 이런 방식으로 시스템을 성취하는 데, 여기서, 두 신호는 f(d)를 나타내기 위해 유사하고 상보적인 방식으로 사용되어 시스템의 대칭성을 증대시킨다. f(d)의 이진값은 신호에서 천이가 발생되는 지를 결정한다. 데이터 메시지의 전송 동안 항상 각 데이터 비트 경계에서 신호들중의 하나가 레벨을 변경하므로, 클럭의 복구가 가능하다. 예를 들면, 복구는 단순한 XOR 연산을 기반으로 할 수 있다. 데이터 메시지의 전송 동안 평균적으로 두 신호가 저 주파수 신호를 보장하면서 1/2 공칭 클럭 주파수에서 변경된다(천이는 데이터 비트 경계에서만 일어난다). 데이터 메시지 전송 동안, 한 데이터 비트 경계에서 두 신호가 레벨을 변경하는 것은 방지한다.
함수 f(d)의 값은 단순히 데이터 비트 그자체 (f(d)=d)일 수 있으므로, 데이터 비트를 인코딩/디코딩하기 위한 부가적인 논리부가 필요없다. 이 대신에, 시스템의 비트율에 부정적인 영향을 미치지 않는 단순한 이진 논리부를 사용할 수 있다. 예를 들면, f(d)는 데이터 비트 d와 사전결정된 코드워드(codeword)의 적어도 하나의 비트와의 XOR과 같은 이진 조합일 수 있다. 예를 들면, 코드워드는 시스템의 보안을 증대시키는 데 사용될 수 있다. 보다 안전한 시스템을 위하여, 함수 f(d)은 스트림 사이퍼(a stream cipher)와 같은 보다 향상된 암호 원리를 근거로 할 수 있다. 그러나, 이것은 비트율에 영향을 준다.
청구항 제 2 항에서 정의된 바와 같은 실시예에서, 수신기는 제 1 신호 또는 제 2 신호에서 천이가 발생되었는 지를 검출하므로써 f(d)의 값을 결정한다. 이를 위하여, 수신기는 한 신호 또는 두 신호에서 상승/하강 에지를 검출하기 위한 수단을 포함할 수 있다. 복구된 클럭에 의해 지시되는 바와 같이 데이터 비트 경계와 사실상 일치하는 순간에, 한 신호에서 에지가 검출되지 않는 다면, 이것은 다른 신호에서 에지가 발생되어야 함을 의미하는 것으로 볼 수 있다. 이와 같이, 시스템의 대칭성으로, 하나의 신호에서만 천이가 발생되었지의 여부를 검출하는 것으로 충분하다.
청구항 제 3 항에서 정의된 바와 같은 다른 실시예에서, 복구된 클럭 신호를 사용하여 신뢰할만한 단순한 방식으로 신호를 샘플링한다. 두 연속된 샘플의 안정된 신호 레벨을 비교하여 천이가 발생되었는 지의 여부를 단순한 방식으로 결정한다.
청구항 제 5 항에 정의된 바와 같은 또다른 실시예에서, 두 신호로부터 데이터를 복구하고 결과를 비교하므로써 에러 검출을 수행한다. 이런 방식으로, 패리티 비트를 사용하지 않고서도 1 비트 에러와 같은 소정의 전송 에러를 검출할 수 있다. 이것은 종래 시스템에 비하여 프로토콜을 단순화시키고, 버스상에 비트 위치를 저장한다.
청구항 제 6 항에 정의된 바와 같은 또다른 실시예에서, 샘플의 직렬 스트림 을 병렬 워드로 변환한 후에 연속된 샘플을 비교하므로써 천이가 발생되었는 지의 여부를 결정한다. 이런 방식으로, 비교는 시간상 덜 중요하게 되며, 저 주파수에서 수행될 수 있다.
청구항 제 9 항에 정의된 바와 같은 또다른 실시예에서, 예를 들면, 음성(audio) 또는 영상(video) 데이터를 전송하는 경우에서와 같이, 시스템은 데이터 메시지열을 전송하기에 상당히 적합하도록 만들어진다. 시스템은 워드의 끝을 단순히 검출하므로써 동기 방식으로 이러한 데이터를 전송할 수 있다. 신호에서 하나 또는 그이상의 천이가 없다는 것은 워드의 경계(시작/종료)를 가리키는 데 사용된다. 원리상, 이러한 검출은 마지막 천이 이후의 하나의 데이터 비트 주기 정도의 지속후에 수행될 수 있다. 또한, 천이에서 "갭(gap)"이 발생될 수 있고, 상당히 단순한 방식으로 이를 검출할 수 있다. 이것은 미국특허출원 제 5,342,371 호에 개시된 시스템과 유리하게 비교할 수 있는 데, 여기서, 특별한 3비트 토큰을 발생 및 검출할 필요가 있다. 또한, 본 발명에 따르는 시스템은 비트 경계에서 가변 워드 길이를 허용하고, 8비트 배수로 제한된 워드 길이를 제약하지 않는 다. 이것은 본 발명에 따르는 시스템이 음성 또는 영상 데이터를 전송하기에 특히 적합하도록 만들며, 여기서, 바이트 경계에서 정렬되지 않는 데이터 워드를 일반적으로 사용한다.
통신 시스템은 특히 음성/영상 데이터의 저가의 고속 전송을 허용한다는 것을 알아야 한다. 저가의 송신 및 수신 회로를 사용한 구현에 따라, 초당 500 메가비트 이상의 전송율을 쉽게 성취할 수 있다. 이와 같이, 시스템은 예를 들면, 신호 처리기를 A/D 변환기 또는 D/A 변환기를 연결시키는 구입자 전자 장치내에 사용하기에 매우 적합하다. 또한, 시스템은 CE 설비를 연결시키거나 혹은, 모니터, 프린터, 스캐너 및 카메라와 같은 주변 장치에 컴퓨터를 연결시키는 데 사용할 수 있다.
본 발명의 목적을 성취하기 위하여, 송신 장치는 클럭 신호와 동기하여, 수신 회로로 전송하기 위해 제 1 및 제 2 신호로서 데이터 메시지의 클럭 신호 및 데이터 항목(들)의 조합을 직렬로 나타내기 위한 수단을 가진 송신 회로를 구비하므로써, 데이터 항목 경계에서, 제 1 신호 또는 제 2 신호중에 신호 천이가 발생되고, 송신 회로는 데이터 항목 d의 함수 f(d)가 제 1 값을 가지는 경우에 데이터 메시지의 데이터 항목 d에 선행하는 데이터 항목 경계에서 제 1 신호의 천이를 일으키도록 동작하고, 함수 f(d)가 상이한 제 2 값을 가지는 경우에 데이터 항목 경계에서 제 2 신호의 천이를 일으키기 위해 동작하는 것을 특징으로 한다.
본 발명의 목적을 성취하기 위하여, 수신 장치는 수신 회로를 구비하고, 수신 회로는,
송신 회로로부터 제 1 및 제 2 신호를 수신하기 위한 수단과,
제 1 및 제 2 신호의 신호 천이를 검출 및 조합하므로써 클럭 신호를 복구하기 위한 수단과,
제 1 및/또는 제 2 신호로부터 데이터 메시지를 복구하기 위한 수단
을 포함하고, 수신 회로는 복구된 클럭 신호로부터 얻은 바와 같이 사실상 데이터 항목 경계에서 제 1 또는 제 2 신호에서 천이가 발생되었는 지의 여부를 결정하기 위해 동작하고, 천이가 제 1 신호에서 발생된 경우에 제 1 값을 가진 데이터 항목을 수신했고, 천이가 제 2 신호에서 발생된 경우에 상이한 제 2 값을 수신했음을 결정하기 위해 동작한다.
본 발명의 목적을 성취하기 위하여, 본 발명의 방법에서 인코딩은, 데이터 항목 d의 함수 f(d)가 제 1 값을 가지는 경우에 데이터 메시지의 데이터 항목 d를 선행하는 데이터 항목 경계에서 제 1 신호의 천이를 일으키고, 함수 f(d)가 상이한 제 2 값을 가지는 경우에 데이터 항목 경계에서 제 2 신호의 천이를 일으키는 것을 포함한다는 것을 특징으로 한다.
본 발명의 상기 및 다른 양상들은 도면에 도시된 실시예를 참조하여 보다 명백해질 것이다.
본 발명은 통신 매체를 통해 상호연결된 적어도 하나의 송신 회로 및 적어도 하나의 수신 회로를 구비한 직렬 통신 시스템에 관한 것으로, 여기서, 통신 매체는 송신 회로로부터 수신 회로로 제 1 신호 및 제 2 신호를 각각 전송하기 위한 적어도 제 1 병렬 신호 캐리어 및 제 2 병렬 신호 캐리어를 제공한다.
송신 회로가 클럭 신호와 동기하여 제 1 및 제 2 신호로서 데이터 메시지의 데이터 항목(들)과 클럭 신호의 조합을 직렬로 나타내기 위한 수단을 포함하므로써, 데이터 항목 경계에서, 신호 천이(a signal transition)가 제 1 또는 제 2 신호에서 일어난다.
수신 회로는 제 1 및 제 2 신호의 신호 천이를 검출 및 조합하므로써 클럭 신호를 복구하고, 제 1 및/또는 제 2 신호로부터 데이터 메시지를 복구하기 위한 수단을 포함한다.
또한, 본 발명은 이러한 시스템에 사용하기 위한 송신 장치 및 수신 장치에 관한 것이다.
또한, 본 발명은 통신 매체를 통하여 상호연결된 적어도 하나의 송신 회로와 적어도 하나의 수신 회로간에 직렬로 통신하도록 하는 방법에 관한 것으로, 여기서, 통신 매체는 송신 회로로부터 수신 회로로 제 1 및 제 2 신호를 각각 전송하기 위한 적어도 제 1 및 제 2 병렬 신호 캐리어를 제공하고, 전술한 방법은,
클럭 신호와 동기하여, 제 1 및 제 2 신호로서 클럭 신호 및 데이터 항목(들)의 조합을 직렬로 인코딩하므로써, 데이터 항목 경계에서 신호 천이가 제 1 또는 제 2 신호에서 일어나는 단계,
상기 각 신호 캐리어를 통해 상기 송신 회로로부터 제 1 및 제 2 신호를 출력하는 단계,
각 신호 캐리어로부터 수신 회로로 제 1 및 제 2 신호를 입력하는 단계,
상기 제 1 및 제 2 신호의 신호 천이를 검출 및 조합하므로써 클럭 신호를 복구하고, 상기 제 1 및/또는 제 2 신호로부터 데이터 메시지를 복구하기 위해 제 1 및 제 2 신호를 디코딩하는 단계를 포함한다.
도 1은 본 발명에 따르는 시스템(100)의 블럭도,
도 2는 본 발명에 따르는 신호 인코딩을 도시하는 도면,
도 3은 바람직한 송신 회로의 블럭도,
도 4는 본 발명에 따르는 인코딩을 도시한 도면,
도 5는 바람직한 수신 회로의 블럭도.
도 1은 본 발명에 따르는 시스템(100)의 블럭도이다. 시스템은 송신 회로(110) 및 수신 회로(120)를 구비한다. 송신 회로(110)은 두 출력부(112, 114)에 각각 제 1 신호(130) 및 제 2 신호(140)를 발생하기 위한 인코더 수단을 포함한다. 조합된 제 1 신호(130) 및 제 2 신호(140)는 클럭 신호(150) 및, 이 클럭 신호(150)에 동기되는 데이터 신호(160)를 나타낸다. 도 1의 예에서, 송신 회로(110)는 개별 클럭 신호(150) 및 데이터 신호(160)를 각각 수신하기 위한 입력부(116, 118)를 포함한다. 예를 들면, 음성 또는 영상 데이터를 DSP, A/D 변환기 또는 디코더로부터 수신할 수 있다. 유사하게, 범용 데이터를 컴퓨터에서의 프로세서로부터 혹은 저장 제어기로부터 수신할 수 있다. 송신 회로(110)는 교번적으로 클럭 및/또는 데이터를 내부적으로 발생할 수 있다는 것을 알아야 할 것이다. 송신 회로(110)는 교번적으로 예를 들면, 메모리로부터 병렬 형태로 데이터를 수신할 수 있고, 클럭 신호(150) 또는 내부 클럭의 제어하에 병렬 데이터를 직렬 스트림(a serial stream)으로 변환할 수 있다. 수신 회로(120)는 제 1 신호(130) 및 제 2 신호(140)을 각각 수신하기 위한 입력부(122, 124)를 포함한다. 수신 회로(120)는 원래의 클럭 신호(150) 및 데이터 신호(160)를 각각 나타내는 클럭 신호(170) 및 데이터 신호(180)를 검색하기 위해 제 1 신호(130) 및 제 2 신호(140)를 디코딩하기 위한 디코더 수단을 포함한다. 수신 회로(120)는 검색한 신호를 예를 들어, DSP, 처리기, D/A 변환기 또는 I/O 제어기로 출력하기 위한 출력부(126, 128)을 포함할 수 있다. 또한, 수신 회로(120)는 검색된 신호중의 한 신호 또는 모든 신호를 내부적으로 처리하기 위한(예를 들면, 직렬 데이터열을 메모리에 저장된 병렬 워드로 변환하고 클럭 신호를 버리기 위한) 수단을 포함할 수 있다.
송신 회로(110) 및 수신 회로(120)는 장치내에서 데이터를 전송하기 위해 컴퓨터 또는 CE 장치와 같은 한 장치에 위치할 수 있다는 것을 알아야 할 것이다. 이러한 구성에서, 회로는 데이터의 각 소스 또는 싱크와 바람직하게 집적된다. 예를 들면, 송신 회로(110)는 A/D 변환기와 집적될 수 있고, 수신 회로(120)는 D/A 변환기와 집적될 수 있는 반면에, DSP는 송신 회로(110) 및 수신 회로(120)를 포함할 수 있다. 동일한 장치에 사용하기 위하여, 제 1 신호(130) 및 제 2 신호(140)는 송신 회로(110)로부터 적당한 회선 구동기를 사용하여 PCB상의 각 회선을 통하여 수신 회로(120)로 전달될 수 있다. 본 발명에 따르는 시스템은 더 나아가 MDP(Multi-Die Package) 또는 MCM(Multi-Chip-Module)상의 다이들(dies) 간의 통신을 위해 사용될 수 있다. 이 대신에, 회로는 외부 통신 매체를 사용하여 개별 장치에 위치할 수 있다. 매체는 각 제 1 신호 및 제 2 신호를 운송하기 위한 두 병렬 캐리어를 제공한다. 이러한 캐리어는 예를 들면, 전기 전도체에 의해 형성될 수 있다. 고속 외부 전송을 위하여, 바람직하게 각 캐리어를 위해 차동 전송을 사용한다. 분명히, 주파수 변조와 같은 다른 기법을 사용하여 두 병렬 전송 채널을 얻는 데 사용할 수 있다. 또한, 유선 통신 매체 대신에 무선 매체를 사용할 수 있다. 각종 매체를 위한 적당한 구동기가 사용가능하며, 이는 본 발명의 분야가 아니다.
도 2는 신호 포맷을 도시한다. 도 2a는 송신 회로(110)에 공급될 수 있는 (그리고, 각 신호(170, 180)로서 수신 회로(120)가 출력할 수 있는) 클럭 신호(150) 및 데이터 신호(160)의 예를 도시한다. 1/2 클럭 주파수 신호(150)가 도시되어 있다(완전한 클럭 펄스는 두 데이터 비트 주기까지 지속된다; 클럭 주파수는 데이터 비트율의 절반이다). 이러한 클럭 신호의 두 에지를 사용한다. 또한, 전 주파수 클럭 신호를 사용할 수도 있다는 것을 알아야 할 것이다. 그러나, 보다 상세히 후술하는 바와 같이, 유리하게도, 저 전력을 소비하는 도시된 1/2 주파수 클럭 신호에서 동작하는 송신 회로(110) 및 수신 회로(120)를 사용할 수 있다. 도 2a의 데이터 신호는 클럭 신호(150)에 동기하는 통상적인 이진 형태로 도시되어 있다.
도 2b는 본 발명에 따라서 교체된 인코딩 신호(130, 140)를 각각 도시한다. 다음에 전송할 데이터 비트 d가 이진값 "0"을 가지는 경우, 송신 회로(110)는 제 1 신호(130)의 레벨 천이를 초래한다. 반면에, 데이터 비트 d가 이진값 "1"을 가지는 경우, 송신 회로(110)는 제 2 신호(140)의 레벨 천이를 초래한다. 천이는 (도시된 클럭 신호의 에지에 의해 트리거되는) 클럭 신호(150)와 동기하여 발생된다. 클럭 신호(150)의 모든 에지는 조합하여 신호(130, 140)에서 나타난다. 데이터 비트 주기내에서, 신호(130, 140)중의 하나에서 또다른 천이가 발생되지 않는 다. 또한, 각 클럭 에지는 최소 주파수 전송을 허용하면서 한 비트 주기동안에만 나타난다.
데이터 메시지(워드)의 제 1 데이터 비트에 대해, 신호(130, 140)의 초기 레벨을 여전히 선택할 수 있다는 것을 알아야 할 것이다. 예를 들면, 디폴트 레벨이 선택될 수 있다. 이러한 접근방안은 특히, 상이한 송신 회로에 의해 연속된 메시지가 발생될 수 있는 경우에 유용하다. 그러나, 하나의 송신 회로는 후술되는 바와 같은 워드-분리 기법(the word-separation technique)을 사용하여 분리된 가변길이 데이터 메세지열을 발생하는 경우, 마지막 메시지가 초기 레벨로서 종료할 시의 레벨을 유지시키는 것이 바람직하다. 이런 방식으로, 레벨을 부가적인 시간 및 천이(들)를 필요로 하는 디폴트 레벨로 리셋시킬 필요가 없다. 도 2b에서, 두 신호가 초기 "로우" 레벨이였다고 가정한다. "로우" 및 "하이"는 시스템에 영향을 주지 않으면서 역이 될 수 있다는 것을 알아야 할 것이다.
한 예로서 도 2a의 데이터 메시지를 취한다:
메시지 워드: 1100010010111100,
본 발명에 따르는 인코딩은 다음과 같고, 여기서, T는 천이를 가리키고, N은 천이가 없음을 가리킨다:
제 1 신호: NNTTTNTTNTNNNNTT.
제 2 신호 천이 정보는 단순히 역이다.
로우 레벨로부터 시작하고, 이것은 후속 레벨에서 결과가 나타나며, 여기서, L은 로우 레벨을 가리키고, H는 하이 레벨을 가리킨다:
제 1 신호: LLHLHHLHHLLLLLHL
제 2 신호: HLLLLHHHLLHLHLLL
이것은 도 2b에 도시된 신호 레벨에 대응한다.
도 2b에서, 데이터 비트 "0"은 제 1 신호(130)의 천이를 일으킨다. 두 신호(130, 140)은 동일하게 교체될 수 있다는 것을 알아야 할 것이며, 여기서, 데이터 비트 "1"은 신호(130)에 천이를 일으킨다. 또한, 이진 데이터를 송신하는 대신에, 더 많은 레벨을 가진 데이터를 동일한 개념을 사용하여 전송할 수 있다. 예를 들면, 4 값 데이터 항목(조합된 두 비트)이 4개의 병렬 신호를 사용하여 전송될 수 있다. 각 신호가 한 값에 전용이 된다(즉, 신호 천이는 대응하는 값을 가리킨다). 이 대신에 세 신호 레벨을 각각 가진 두 병렬 신호를 사용할 수 있다. 이러한 시스템에서, "0"은 제 1 신호상에 한 레벨 변경을 사용하여 나타낼 수 있고, "1"은 제 1 신호상의 두 레벨 변경에 의해 나타낼 수 있고, "2"는 제 2 신호상의 한 레벨 변경에 의해 나타낼 수 있고, "3"은 제 2 신호상의 두 레벨 변경에 의해 나타낼 수 있다. L(low), M(medium), H(high)에 의해 지시되는 세 레벨을 사용하여, 한 레벨 변경은 L to M, M to L, H to M으로서 표현될 수 있다. 네 값을 표현하는 데 두 신호를 사용하므로써 클럭 신호의 주파수가 또한 절반이 된다. 단순성을 위하여, 도 2b의 신호는 설명의 나머지 부분에서 언급할 것이다.
송신 회로(110)의 인코더는 다양한 방식으로 구현될 수 있다. 제 2 신호(140)의 로우 레벨을 "0"으로 번역하고, 다음의 표 1은 제 2 신호의 기존 레벨 및 전송할 데이터 비트로부터 제 2 신호의 새로운 레벨을 도출할 수 있는 방법을 도시한다.
이 표 1은 기존 레벨과 전송할 데이터 비트의 XOR로서 단순히 얻을 수 있는 제 2 신호(140)의 새 레벨을 도시한다.
제 2 신호(140)가 레벨을 변경한다면, 제 1 신호(130)는 레벨을 변경하지 않는 다는 것을 기억해야 할 것이다. 두 신호가 메시지의 전송을 개시하기 전에 동일한 초기 레벨이였다고 가정하면, 메시지의 제 1 데이터 비트(b0로 번호매겨짐)에 대한 제 1 신호(130)로서 전송된 레벨은 제 2 신호(140)의 레벨의 역이 된다. 제 2 비트(b1)인 경우, 신호 변경만이 신호를 동일하게 만든다. 이것은 나머지 비트에 대해서도 계속된다. 이와 같이, 제 1 신호(130)는 "우수" 레벨(즉, b0, b2, b4,...를 나타내는 레벨)을 역변환시키고, 동일하게 "기수" 레벨(즉, b1, b3, b5,...을 나타내는 레벨)을 유지시키므로써 제 2 신호로부터 도출될 수 있다. 서로로부터 신호를 도출하는 이러한 방식은 미국 특허출원 제 5,341,371 호에 도시된 인코딩에 사용될 수 있다는 것을 주목해야 한다.
테이블에 도시된 바와 유사한 방식으로, 새로운 제 1 신호 레벨은 기존의 제 1 신호 레벨 및, 전송할 데이터 비트로부터 도출될 수 있다는 것을 알아야 할 것이다.
수신 회로(120)에서 디코더는 두 신호(130, 140)에서 에지를 검출하므로써 클럭 신호(150)를 검색할 수 있다. 이 대신에, 도 2b에 도시된 인코딩에서, 클럭 신호(150)는 제 1 신호(130) 및 제 2 신호(140)을 함께 XOR하므로써 간단히 검색될 수 있다. "0" 데이터 비트를 나타내는 제 1 신호(130)에서 혹은, "1" 데이터 비트를 나타내는 제 2 신호(140)에서 천이가 발생되는 지의 여부를 검출하므로써 데이터 신호(160)를 검색할 수 있다. 또한, 이 검색은 에지 검출을 사용하므로써 수행될 수 있다. 만약 그러한 경우, 이것은 클럭 신호가 수신 회로에서 다른 목적을 위해 사용되거나 혹은, 수신 종료시에 다른 함수를 위해 사용되지 않은 경우에, 개별적으로 클럭 신호를 검색하는 데 필요없을 수도 있다. 한 신호(또는 두 신호)를 샘플링하기 위해 검색된 클럭 신호를 사용하고, 그리고, 천이가 발생했는 지의 여부를 결정하기 위해 두 연속적으로 샘플링된 값을 사용하므로써 검색을 수행할 수 있다. 예를 들면, XOR 논리부를 사용하여 연속된 샘플을 비교할 수 있다. 샘플이 동일한 경우, XOR 논리부는 "0"을 생성하고, 그렇지 않은 경우에는 "1"을 생성한다. XOR 논리부를 사용하는 경우, 제 2 신호(140)는 바람직하게 샘플링된다. 이 경우에, 신호 천이는 "1" 비트가 전송되었음을 가리킨다. 이와 같이, XOR 논리부는 직접 데이터 비트를 생성한다. 제 1 신호(130)를 샘플링하는 경우, 부가적인 인버터가 필요하다(혹은, XOR 게이트 및 인버터 대신에 XNOR 게이트). 분명한 것은, 신호들중의 한 신호를 샘플링하는 것으로 충분하다는 것이다. 바람직하게, 신호 샘플을 데이터 비트로 변환한 후에 비교를 행한다. 어쨌든 변환/디코딩이 필요하므로, 이런 식으로 두 신호의 상이한 샘플을 비교하기 위한 부가적인 논리부를 피한다.
본 발명에 따르는 시스템은 두 지점간(point-to-point) 단방향 통신 시스템으로서 사용될 수 있고, 여기서, 한 송신기는 한 수신기로 데이터를 송신한다. 또한, 시스템은 한 송신기 및 하나 또는 그이상의 수신기를 가진 1 대 다수(one-to-many) 분산 시스템으로서 사용될 수 있다. 원리상, 하나 이상의 송신기를 사용할 수 있다. 이러한 상황에서, 둘 또는 그이상의 송신기에 의해 개시된 송신이 충돌하는 것을 막기 위해 다소 높은 순위의 메카니즘이 필요하다. 이러한 상황을 피하거나 혹은 처리하는 데 토큰 패싱, CSMA/CD 또는 비트 조정과 같은 각종 기법이 알려져 있다. 이와 같이, 본 발명에 따르는 송신 방안은 양방향성, 다중마스터 시스템에 사용될 수 있다.
특히, 일반적으로 음성/영상 데이터에 대한 경우와 같이, 본 발명에 따르는 시스템이 데이터 메시지(워드)열을 전송하는 데 사용되는 경우, 다음의 워드 분리 기법을 유리하게 사용될 수 있다. 송신 회로(110)는 메시지 스트림의 메시지를 천이시의 갭에 의해 분리되도록 보장하고, 여기서, 마지막 천이 이래 적어도 한 데이터 비트 주기의 지속동안, 새로운 변환은 발생되지 않는 다. 이 "지연 주기" 동안, 송신 회로는 제 1 신호 및 제 2 신호를 사실상 일정 레벨로 유지시킨다. 결과적으로, 클럭 신호의 적어도 한 에지가 신호에서 나타나지 않는 다. 클럭 신호(150)와 관련하여 적어도 한 비트 주기의 지연이 측정된다. 수신 회로(120)는 마지막 천이이래 한 데이터 비트 주기가 종료한 후에 곧 클럭 에지의 결핍을 검출한다. 원리상, 한 비트 주기의 지연이 충분하다. 그러나, 두 비트 주기의 지연을 사용하여 수신 회로의 간단한/신뢰할만한 구현을 가능하게 하는 것이 바람직하다. 두 비트 지연을 사용하면 (예를 들면, 보다 짧은 지연 주기에 대한 1/2 비트 허용차 대신에) 한 비트 허용차를 가진 구현이 가능하다. 또한, 클럭 패리티는 여전히 동일하다. 결과적으로, N-비트 워드는 버스상에 N+2 데이터 비트 주기를 사용하여 송신된다. 막 완료된 메시지의 마지막 비트 동안 송신되는 신호를 일정 레벨로 유지하는 것이 바람직하다. 특히, 상이한 송신기에 의해 송신될 수 있는 연속된 워드가 있는 시스템에서, 마지막 메시지에 의존하지 않는 디폴트 일정 레벨을 사용하는 것이 유리할 수 있다. 그러나, 메시지의 마지막 비트가 송신된 후에 이 디폴트 레벨로의 천이가 필요하므로, 이것은 한 비트만큼 지연 기간을 늘릴 수 있다. 일정 레벨을 사용한다면, 레벨 그자체는 바람직하게 선행하거나 혹은 후속된 워드에 관한 부가적인 정보를 제공하는 데 사용된다. 예를 들면, 일정 레벨의 제 1 및/또는 제 2 신호는 동기화를 허용하면서 스트림의 특정 워드를 식별하는 데 사용될 수 있다. 음성인 경우, 일정 레벨(들)을 바람직하게 사용하여 좌, 우, 중심 또는 주위와 같은 다양한 음성 워드를 식별한다.
본 발명에 따르는 각종 길이의 워드-표시는 원리상 임의 수의 데이터 비트의 데이터 메시지의 송신을 가능하게 한다. 데이터 비트의 수는 예를 들어, 8 비트의 배수로 제한되지 않는 다. 실제 구현시에, 수신 회로의 간단한 구현시에 예를 들어, 2 내지 4 비트의 최소 길이가 필요할 수 있다. 예를 들어, 최소 2 비트가 보장되는 경우, 샘플링 레지스터의 첫 두 샘플링 셀을 리셋할 필요가 없으며, 샘플링 레지스터의 나머지 셀의 거의 두 데이터 비트의 리셋 주기가 허용된다. 클럭 로킹 회로의 구현에 따라, 일련의 작은 워드에 대한 워드 종료를 신뢰할만하게 검출할 수 있도록 정확한 로킹을 가능하게 하도록 최소 수의 4 데이터 비트(즉, 4 천이)를 가지는 것이 바람직하다. 바람직하게, 최대 유효 비트(MSB)를 가진 메시지(워드)를 먼저 송신한다. 이런 식으로, 송신기 및 수신기는 단순한 방식으로 상이한 워드 길이를 지원할 수 있다. 예를 들면, 송신기는 20 비트 음성 워드 또는 32 비트 영상 워드를 사용할 수 있는 반면에, 수신기는 단지 16 비트 음성 워드 또는 24 비트 영상 워드만을 지원할 수 있거나, 혹은 그의 반대가 된다. 송신 회로는 단순히 워드의 모든 비트를 전송하고, 그후에 워드의 종료를 표시한다. 수신 회로(120)가 실제로 전송되는 것 보다 큰 크기의 워드를 지원하는 경우, 수신 회로(120)는 직렬-병렬 변환 후에, 수신된 데이터 비트가 없다는 것에 대한 최소 유효 비트(들)를 "0"과 같은 디폴트 값으로 설정한다. 이것은 병렬 수신 레지스터를 먼저 클리닝하고, 레지스터의 MSB에서 시작하는 새로 수신한 워드의 데이터 비트로써 레지스터를 채우므로써 바람직하게 구현된다. 이것은 자동적으로 레지스터의 LSB 저장 셀을 리셋 값으로 남게 한다. 그후, 수신 회로(120)가 워드 종료의 표시를 수신한 것에 응답하여 레지스터를 판독한다. 그후, 판독에 이어 레지스터를 다시 리셋할 수 있다. 시퀀스의 모든 메시지가 동일 크기일 것이라고 이미 알려진 경우, 레지스터의 사용된 MSB 셀에서의 데이터는 자동적으로 중복기록되고 사용되지 않은 LSB 셀(들)은 디폴트 값으로 유지될 것이므로, 이 마지막 클리닝은 필요치 않다. 반면에, 수신 회로(120)가 실제 전송되는 크기보다 작은 크기의 워드를 지원하는 경우, 수신 회로(120)는 지원되는 수의 샘플링 값(또는 데이터 비트, 즉 디코딩된 샘플)을 수신한 후에, 더이상의 샘플 또는 데이터 비트를 저장하지 않도록 보장한다. 이것은 예를 들면, 원하는 수의 샘플/데이터 비트를 저장한 후에, 클럭 신호가 더이상의 저장 동작을 행하지 못하도록 카운터를 사용하여 구현할 수 있다. 또한, 이 함수는 후술되는 바와 같은 직렬-병렬 변환 부분으로써 간단히 성취할 수 있다.
다양한 방식으로 워드 종료를 표시하는 기법을 구현할 수 있다. 예를 들면, 워드 종료( 및 선택사양적으로 워드 개시)를 가리키는 "워드-선택" 신호가 송신 회로(110)에 공급된다고 가정하면, 이 신호는 필요한 지연 주기동안 각 출력부로 인코딩된 신호의 공급을 중지하는 데 사용될 수 있다. 이 결과, 마지막 데이터 비트를 위해 사용되는 바와 같은 동일한 일정 레벨에서 출력을 유지시키게 된다. 수신 회로(120)에서, 바람직하게, 지연 로킹 루프를 사용하여 하나의 데이터 비트 주기가 지연된 클럭 신호와 검색된 클럭 신호를 비교하는 것을 제어한다. 이 비교에서 클럭 신호에서 천이가 발생되지 않았음을 보여주는 경우, 이는 워드의 종료를 신호한다.
도 3, 도 4 및 도 5는 송신 회로(110) 및 수신 회로(120)의 바람직한 실시예의 블럭도를 도시한다. 도시된 실시예는 1/2 클럭 주파수에서 동작하고, 가변 길이 워드를 지원하고, 수신기에서 워드의 자동 절단/보수를 지원하고, (저 주파수 코딩을 허용하면서) 병렬로 인코딩/디코딩을 수행한다. 이들 특징을 독립적으로 사용할 수 있다는 것을 알아야 할 것이다. 또한, 기본 원리는 미국 특허출원 제 5,341,376 호에 도시된 바와 같은 코딩/인코딩에 동일하게 적용될 수 있다는 것을 이해해야 할 것이다.
도 3은 송신 회로(110)의 바람직한 실시예의 블럭도를 도시한다. 이 블럭도에서, 송신 회로(110)에서 워드는 송신 회로(110)의 병렬 입력 데이터 레지스터(310)에 저장된 N 데이터 비트(300)를 포함한다고 가정한다. 원한다면, 직렬 데이터 비트열은 먼저, 기지의 방식으로 병렬 레지스터(310)에 저장하기 위해 변환될 수 있다. 클럭 신호 clk(302) 및 역 클럭 신호 clkn(304)이 사용가능하다고 가정한다. 1/2 주파수 클럭을 사용할 수 있도록 두 클럭 신호를 사용한다. 이 신호는 직접적으로 혹은 간접적으로, 신호(300)를 통한 수신 회로(110)로의 워드의 모든 데이터 비트의 공급 종료를 가리킨다. 도시된 실시예에서, 워드-clk(306)는 입력 데이터 레지스터(310)로 병렬 형태로 데이터를 클럭킹하는 데 사용된다. 이와 같이, 워드-clk 신호(306)는 또한, 데이터 비트를 병렬 입력 데이터 레지스터(310)로부터 검색하고, 논리부(320)에 의해 N 인코딩 값(신호 레벨)로 인코딩하고, 두 시프트 레지스터(330, 340)상에서 제산하는 것을 제어하는 데 사용된다. 예에서, 기수 인코딩값은 "기수" 시프트 레지스터(340)에 저장되고, 우수 인코딩값은 '우수" 시프트 레지스터(330)에 저장된다. 멀티플렉서(350, 360)는 각 인코딩값(130, 140)인 인코딩 값을 제공한다. 멀티플렉서(350, 360)는 1/2 주파수 clk(302), clkn(304)의 제어하에 각각 전환되어, 기수 시프트 레지스터(340) 또는 우수 시프트 레지스터(330)로부터 인코딩값을 추출한다. 두 상보형 시프트 레지스터를 사용하므로써, 전(full) 주파수 데이터열을 출력하는 데 1/2 주파수 클럭 신호를 사용할 수 있다. 도시된 예에서, 논리부(320)에 의한 인코딩은 제 2 신호(140)를 위한 신호 레벨을 생성한다. 보다 상세히 전술한 바와 같이, (번호가 비트 0에서 시작한다고 가정시에) 제 1 신호(130)를 위한 신호 레벨은 인버터(370)를 사용하여 우수 신호 레벨로 역변환시키므로써 이들 신호로부터 간단히 도출될 수 있다.
워드-sync 발생기(380)는 워드-clk 신호(306)에 의해 지시되는 워드 종료에 응답하여, 클럭 신호가 시프트 레지스터(330, 340)에서 시프팅되지 않게 한다. 도시된 예에서, 멀티플렉서(350, 360)가 기수 레지스터(340)로 전환되는 순간의 워드-크기라고 가정한다. 이 레지스터는 마지막 출력 레벨을 유지하기 위한 하나의 부가적인 셀(342)을 가지며, 이는 새로운 워드를 위한 레벨이 로딩되는 동안에 클리어되지 않는 다. 이런 식으로, 신호 레벨(130, 140)은 일정하게 유지된다. 멀티플렉서(350, 360)는 워드 종료후에 스위칭을 디스에이블하기 위해 워드-sync 발생기(380)의 제어하에 차단될 수 있는 클럭 신호의 제어하에 전환된다. 기수-크기 및 우수-크기 워드의 모두가 송신 회로(110)에 의해 송신될 수 있는 경우, 두 레지스터(330, 340)는 바람직하게 유지 셀(a holding cell)을 포함한다. 유지된 출력 레벨의 제 2 신호(130)는 신호(390)으로서 인코더 논리부(320)으로 피드백되므로써, 다음 워드의 제 1 데이터 비트를 위한 레벨을 적절히 인코딩할 수 있게 된다. 이것은 워드들간에, 제 1 및 제 2 신호가 마지막 출력 레벨에서 유지된다고 가정한다. 따라서, 새로운 워드는 마지막 워드에 관련하여 인코딩된다. 워드의 종료가 신호의 고정 디폴트 레벨(예를 들면, 로우 레벨)을 사용하여 지시된다면, 피드백 신호(390)가 필요없다.
도 4는 인코딩 블럭(320)을 도시한다. 보다 상세히 전술한 바와 같이, 제 2 신호(140)을 위하여 전송할 데이터 비트와 현 레벨의 XOR로서 각 다음 레벨이 형성된다. bi가 데이터 비트 di에 대한 제 2 신호(140)의 레벨을 가리키는 경우, 도 4에 도시된 바와 같이, i=1 내지 N-1 인 동안, bi+1= XOR(bi, di+1) 이다. 도 3의 예와 같이, 제 1 레벨 b0는 d0와 피드백 신호(390)의 XOR로서 결정되며, 이는 제 2 신호(140)의 현 레벨을 나타낸다.
도 5는 수신 회로(120)의 바람직한 실시예를 도시하는 블럭도이다. XOR 함수(410)를 사용하여, 제 1 신호(130) 및 제 2 신호(140)로부터 1/2 주기 클럭 신호를 검색한다. 지연 제어 루프(420)는 복구된 클럭 신호를 두 데이터 비트 주기, 즉, 하나의 전 클럭 주기만큼 지연시키기 위한 지연선(422)을 포함한다. 워드-종료 검출기(430)는 복구된 클럭 및 지연 클럭을 사용하여, 워드의 종료를 가리키는 복구된 클럭에서 에지가 없음을 검출한다. 워드-선택 신호(ws)의 발생에 응답하여, 이네이블값을 포인터 시프트 레지스터(440)로 로딩시킨다. 복구된 클럭 신호의 제어하에, 이네이블값은 시프트 레지스터(440)를 통해 시프팅된다. 시프트 레지스터의 이네이블값의 위치에 따라, 병렬 샘플 레지스터(450)의 한 샘플러를 이네이블하여 제 2 신호(140)의 레벨을 샘플링 및 유지시킨다. 또한, 워드-선택 신호는 시프트 레지스터(440)의 리셋을 제어하므로써, 짧은 워드를 수신했던 경우에 원리상 시프트 레지스터(440)에서 임의 위치에 있을 수 있는 이네이블값을 제거한다. 시프트 레지스터(440)의 리셋이 완료된 후에 새로운 이네이블값은 로딩하거나 혹은, 이 대신에, 시프트 레지스터(440)의 제 1 셀(들)이 리셋하지 않는 다. 워드-선택 신호의 제어하에, 샘플링된 레벨은 병렬로 디코더(460)을 통해 병렬 출력 레지스터(470)로 전송된다. 샘플 레지스터(450)는 연속된 데이터 워드가 상이한 길이를 가질 수 있는 경우에는 부분적으로 리세하거나 혹은 완전히 리셋할 수 있다. 이와 달리, 다음 워드의 새 샘플에 의해 재로딩되도록 보장된 샘플 레지스터의 위치는 리셋할 필요는 없다. 검색된 데이터(480)는 출력 레지스터(470)로 출력된다. 개별 샘플(490)은 제 2 신호(140)의 마지막 샘플링 레벨을 유지시키기 위해 사용된다. 이 샘플링 레벨은 신호(495)로서 메시지의 제 1 비트를 디코딩하기 위한 디코더(460)로 공급된다. 디코딩 그자체는 간단하다. 샘플 레지스터(450)에 저장된 샘플링 레벨을 b0내지 bN으로 번호를 매긴다고 가정하면,(여기서, b0는 MSB 데이터 비트를 나타냄), 대응하는 데이터 비트 d0내지 dN은 다음과 같이 검색된다. 제 2 신호(140)의 레벨의 변동이 "1" 데이터 비트를 의미한다는 것을 기억한다면, 사실상, 데이터 비트 값은 XOR 또는 두 연속 샘플링된 레벨의 제 2 신호(140)로서 검색될 수 있다. 따라서, bi가 데이터 비트 di에 대한 제 2 신호(140)의 레벨을 가리키는 경우, i=1 내지 N+1인 동안 di+1=XOR(bi, bi+1)이다. 워드의 제 1 레벨이 바로 선행된 워드의 마지막 레벨에 관련하여 코딩된다고 가정하면, d0는 b0와 신호(495)의 XOR로서 검색될 수 있다. 선택사양적 지연(415)을 추가하여, 인코딩된 데이터를 나타내는, 샘플러에 공급된 레벨 및 재저장된 클럭 신호의 상이한 전달 지연을 보상할 수 있다. 래치(435)는 워드 종료/리셋의 동기화를 보장한다. 워드-선택 신호는 워드 종료를 트리거하고, 또한, 그 결과, 샘플러 레지스터(450) 및 시프트 레지스터(440)의 소정 셀을 리셋하게 된다. 바람직하게, 리셋은 시프트 레지스터(440)에서 이네이블 값에 의해 종료된다. 도시된 실시예에서, 각 메시지는 적어도 두 데이터 비트를 포함한다고 가정한다. 이와 같이, 시프트 레지스터(440) 및 샘플 레지스터(450)의 첫 두 셀을 리셋할 필요가 없다. 인에이블값이 시프트 레지스터(440)의 제 2 셀로 시프트될 때, 리셋이 시프트 레지스터(440)로부터 래치(435)로 신호를 공급하므로써 종료되도록 보장된다.
전술한 실시예에서, 인코더 및 디코더는 신호(130, 140)상의 신호 레벨로서 데이터 비트 di를 직접 나타내는 것으로 기술되었는 데, 여기서, XOR 함수는 데이터 비트를 인코딩 신호로 전송하는 데 사용되었고, 그리고, 이와 반대의 경우에 사용되었다. 다른 이진 논리부를 또한 사용할 수 있다는 것을 이해해야 할 것이다. 이와 같이, 보다 일반적인 형태에서, 데이터 비트 d의 함수 f(d)가 제 1 값(예를 들면, "0")을 가지는 경우에 송신 회로(110)는 데이터 메시지의 데이터 비트 d를 선행하는 데이터 비트 경계에서 제 1 신호(110)의 변환을 일으키고, 함수 f(d)가 상이한 제 2 값(예를 들면, "1")을 가지는 경우에는 데이터 비트 경계에서 제 2 신호의 변환을 일으킨다. 이러한 함수는 단순하며 인코딩/디코딩과 집적될 수 있다. 예를 들면, 함수 f(d)는 하나 또는 그이상의 비트의 사전결정된 코드워드와 데이터 비트 d의 이진 조합일 수 있다. 전송할 데이터 워드와 동일 길이의 코드워드를 취하면, 함수 f는 XOR 함수를 사용하여 코드워드의 대응하는 비트와 각 데이터 비트를 조합할 수 있다. 이러한 이진 함수를 사용하면, 사실상 제 1 신호(110)는 전송할 데이터 비트가 코드워드의 대응하는 비트와 동일하다는 것을 나타내는 것으로 볼 수 있고, 반면에, 제 2 신호(120)는 데이터 비트가 코드워드 비트와 동일하지 않은 것을 나타낸다. 다른 함수를 사용할 수 있다는 것을 이해해야 할 것이다. 또한, 특히 데이터를 전송하기 위해 둘 이상의 신호 혹은 둘 이상의 신호 레벨을 사용하는 경우에, 둘 이상의 값에서 출력을 제공하는 함수를 사용할 수 있다.

Claims (12)

  1. 통신 매체를 통하여 상호연결된 적어도 하나의 송신 회로 및 적어도 하나의 수신 회로를 포함하는 직렬 통신 시스템으로서, 상기 통신 매체는 상기 통신 회로로부터 상기 수신 회로로 제 1 및 제 2 신호를 각각 전송하기 위한 적어도 제 1 및 제 2 병렬 신호 캐리어를 제공하는, 상기 직렬 통신 시스템에 있어서,
    상기 송신 회로는, 클럭 신호와 동기하여, 상기 제 1 및 제 2 신호로서 데이터 메시지의 상기 클럭 신호와 데이터 항목(들)의 조합을 직렬로 나타내기 위한 수단을 포함하므로써, 데이터 항목 경계에서 상기 제 1 및 제 2 신호중의 하나에서 신호 천이(a signal transition)가 발생되고,
    상기 수신 회로는, 상기 제 1 및 제 2 신호의 신호 천이를 검출 및 조합하므로써 상기 클럭 신호를 복구하고 상기 제 1 및/또는 제 2 신호로부터 상기 데이터 메시지를 복구하기 위한 수단을 포함하며,
    상기 송신 회로는,
    데이터 항목 d의 함수 f(d)가 제 1 값을 가지는 경우에 상기 데이터 메시지의 데이터 항목 d를 선행하는 데이터 항목 경계에서 상기 제 1 신호의 천이를 일으키고, 함수 f(d)가 상이한 제 2 값을 가지는 경우에 상기 데이터 항목 경계에서 상기 제 2 신호의 천이를 일으키기 위해 동작하는 것을 특징으로 하는
    직렬 통신 시스템.
  2. 제 1 항에 있어서,
    상기 수신 회로는,
    상기 제 1 및/또는 제 2 신호에서 신호 천이가 발생했는 지를 검출하고, 상기 검출 결과에 따라서 f(d)의 값을 결정하기 위한 수단을 포함하는 직렬 통신 시스템.
  3. 제 1 항에 있어서,
    상기 데이터 항목은 데이터 비트이고, 상기 수신 회로는 제 1 데이터 비트 복구 수단을 포함하고,
    상기 제 1 데이터 비트 복구 수단은,
    - 상기 복구된 클럭 신호와 동기하여 상기 제 1 신호를 샘플링하고,
    - 순시 ti+1에 샘플링된 샘플값 bi+1와, 순시 ti+1에 바로 선행하는 순시 ti에서 샘플링된 샘플값 bi을 비교하고,
    - bi≠bi+1인 경우에 데이터 비트 di+1의 함수 f(di+1)가 제 1 값을 가지는 지와, bi=bi+1인 경우에 f(di+1)가 제 2 값을 가지는 지를 결정하기 위해 동작하는
    직렬 통신 시스템.
  4. 제 1 항에 있어서,
    상기 데이터 항목은 데이터 비트이고, 상기 수신 회로는 제 2 데이터 비트 복구 수단을 포함하고,
    상기 제 2 데이터 비트 복구 수단은,
    - 상기 복구된 클럭 신호와 동기하여 상기 제 2 신호를 샘플링하고,
    - 순시 ti+1에 샘플링된 샘플값 bi+1와, 순시 ti+1에 바로 선행하는 순시 ti에서 샘플링된 샘플값 bi을 비교하고,
    - bi=bi+1인 경우에는 데이터 비트 di+1의 함수 f(di+1)가 제 1 값을 가지고, bi≠bi+1인 경우에는 f(di+1)가 제 2 값을 가지는 것을 결정하기 위해 동작하는
    직렬 통신 시스템.
  5. 제 3 항 및 제 4 항에 있어서,
    상기 수신 회로는,
    상기 제 1 데이터 비트 복구 수단에 의해 결정되어지는 f(di+1)가 상기 제 2 데이터 비트 복구 수단에 의해 결정되어지는 f(di+1)와 상이한 경우에 에러가 발생되었는 지를 검출하기 위해 동작하는 에러 검출 수단을 포함하는 직렬 통신 시스템.
  6. 제 3 항 내지 제 5 항중의 어느 한 항에 있어서,
    상기 수신 회로는, 다수의 직렬 샘플을 병렬 샘플 워드로 변환하고 상기 샘플값 bi+1와 상기 병렬 샘플상의 샘플값 bi를 비교를 수행하기 위한 수단을 포함하는 직렬 통신 시스템.
  7. 제 1 항에 있어서,
    f(d)=d 인 직렬 통신 시스템.
  8. 제 1 항에 있어서,
    상기 함수 f(d)는 사전결정된 코드워드의 적어도 한 비트와 데이터 비트 d의 이진 조합인 것 직렬 통신 시스템.
  9. 제 1 항에 있어서,
    상기 송신 회로는,
    상기 스트림의 메시지의 전송이 완료된 후에, 상기 클럭 신호에 의해 지시되는 바와 같이 적어도 하나의 데이터 비트 주기의 지연 주기동안 상기 제 1 및 제 2 신호를 사실상 각 일정 레벨에서 유지시키고, 상기 지연 주기가 종료한 후에 상기 스트림의 다음 메시지의 전송을 이네이블링시키므로써 가변 길이 데이터 메시지열을 전송하기 위한 수단을 포함하고,
    상기 수신 회로는,
    사실상 하나이상의 데이터 항목 주기동안, 상기 제 1 및 제 2 신호에서 신호 천이가 없는 지의 여부를 결정하고, 만약 그렇다면, 메시지가 종료되었음을 결정하기 위한 수단을 포함하는
    직렬 통신 시스템.
  10. 제 1 항 내지 제 9 항중의 어느 한 항에 청구된 시스템에 사용하기 위한 송신 장치에 있어서,
    송신 회로를 구비하고,
    상기 송신회로는, 클럭 신호와 동기하여 병렬 신호 캐리어를 통하여 수신 회로로 전송하기 위해 제 1 신호 및 제 2 신호로서 데이터 메시지의 상기 클럭 신호와 데이터 항목(들)의 조합을 직렬로 나타내기 위한 수단을 포함하므로써 데이터 항목 경계에서 상기 제 1 또는 제 2 신호중의 한 신호에서 신호 천이가 발생되는 상기 수단을 포함하며,
    상기 송신 회로는,
    데이터 항목 d의 함수 f(d)가 제 1 값을 가지는 경우에 상기 데이터 메시지의 데이터 항목 d를 선행하는 데이터 항목 경계에서 상기 제 1 신호의 천이를 일으키고, 함수 f(d)가 상이한 제 2 값을 가지는 경우에 상기 데이터 항목 경계에서 상기 제 2 신호의 천이를 일으키기 위해 동작하는 것을 특징으로 하는
    송신 장치.
  11. 제 1 항 내지 제 10 항중의 어느 한 항에 청구된 시스템에 사용하기 위한 수신 장치에 있어서,
    수신 회로를 구비하고,
    상기 수신회로는,
    송신 회로로부터 병렬 신호 캐리어를 통하여 제 1 및 제 2 신호를 수신하기 위한 수단과,
    상기 제 1 및 제 2 신호의 신호 천이를 검출 및 조합하므로써 클럭 신호를 복구하기 위한 수단과,
    상기 제 1 및/또는 제 2 신호로부터 데이터 메시지를 복구하기 위한 수단
    을 포함하며,
    상기 수신 회로는,
    사실상 데이터 비트 경계에서 상기 복구된 클럭 신호로부터 도출된 바와 같이 상기 제 1 또는 제 2 신호에서 천이가 발생되었는 지의 여부를 결정하고, 상기 제 1 신호에서 천이가 발생한 경우에는 제 1 값을 가진 데이터 항목을 수신했고 상기 제 2 신호에서 천이가 발생한 경우에는 상이한 제 2 값을 가진 데이터 항목을 수신했음을 결정하기 위해 동작하는 것을 특징으로 하는
    수신 장치.
  12. 통신 매체를 통하여 상호연결된 적어도 하나의 송신 회로와 적어도 하나의 수신 회로 사이에 직렬로 통신하기 위한 방법으로서, 상기 통신 매체는 상기 송신 회로로부터 상기 수신 회로로 제 1 및 제 2 신호를 각각 전송하기 위한 제 1 및 제 2 병렬 신호 캐리어를 제공하는, 상기 방법에 있어서,
    클럭 신호와 동기하여, 상기 제 1 및 제 2 신호로서 데이터 메시지의 상기 클럭 신호와 데이터 항목(들)의 조합을 직렬로 인코딩하는 하므로써, 데이터 항목 경계에서 상기 제 1 또는 상기 제 2 신호중의 하나에서 신호 천이가 발생되는 단계와,
    상기 송신 회로로부터 상기 각 신호 캐리어를 통하여 상기 제 1 및 제 2 신호를 출력하는 단계와,
    상기 각 신호 캐리어로부터 상기 수신 회로로 상기 제 1 및 제 2 신호를 입력하는 단계와,
    상기 제 1 및 제 2 신호의 신호 천이를 검출 및 조합하므로써 상기 클럭 신호를 복구하고, 상기 제 1 및/또는 상기 제 2 신호로부터 상기 데이터 메시지를 복구하기 위하여 상기 제 1 및 제 2 신호를 디코딩하기 위한 단계
    를 포함하며,
    상기 인코딩 단계는,
    데이터 항목 d의 함수 f(d)가 제 1 값을 가지는 경우에 상기 데이터 메시지의 데이터 항목 d를 선행하는 데이터 항목 경계에서 상기 제 1 신호의 천이를 일으키고, 상기 함수 f(d)가 상이한 제 2 값을 가지는 경우에 상기 데이터 항목 경계에서 상기 제 2 신호의 천이를 일으키는 것을 특징으로 하는
    직렬 통신 방법.
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6272193B1 (en) * 1999-09-27 2001-08-07 Genesis Microchip Corp. Receiver to recover data encoded in a serial communication channel
DE60128541T2 (de) * 2000-12-20 2008-01-24 Koninklijke Philips Electronics N.V. Kodierungssystem zur gemeinsamen übertragung von daten-und takt-signalen über zwei leitungen
US6839862B2 (en) * 2001-05-31 2005-01-04 Koninklijke Philips Electronics N.V. Parallel data communication having skew intolerant data groups
US7061939B1 (en) 2001-06-13 2006-06-13 Juniper Networs, Inc. Source synchronous link with clock recovery and bit skew alignment
US7167476B1 (en) 2002-04-12 2007-01-23 Juniper Networks, Inc. Systems and methods for routing data in a network device
US7590175B2 (en) * 2003-05-20 2009-09-15 Rambus Inc. DFE margin test methods and circuits that decouple sample and feedback timing
US7627029B2 (en) 2003-05-20 2009-12-01 Rambus Inc. Margin test methods and circuits
US7434084B1 (en) * 2005-03-10 2008-10-07 Cisco Technology, Inc. Method and apparatus for eliminating sampling errors on a serial bus
JP4605035B2 (ja) * 2006-01-27 2011-01-05 株式会社デンソー ノックセンサ信号処理装置
CN101622814A (zh) 2007-03-02 2010-01-06 Nxp股份有限公司 数据通信系统的快速上电
JP4955781B2 (ja) 2007-03-20 2012-06-20 エヌエックスピー ビー ヴィ データ通信システムの高速パワーアップ
US7466247B1 (en) 2007-10-04 2008-12-16 Lecroy Corporation Fractional-decimation signal processing
US9473333B2 (en) * 2008-02-11 2016-10-18 International Business Machines Corporation Communications system via data scrambling and associated methods
TWI416329B (zh) * 2009-01-06 2013-11-21 Starchips Technology Inc 串列傳輸裝置及其訊號傳輸方法
DE102012108696B4 (de) * 2012-09-17 2020-08-06 Wago Verwaltungsgesellschaft Mbh Datenbusteilnehmer und Verfahren zur Synchronisation von Datenbusteilnehmern

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL7313756A (ko) 1972-10-11 1974-04-16
US3961367A (en) * 1974-07-03 1976-06-01 Rca Corporation Self-clocking, error correcting low bandwidth digital recording system
US4369516A (en) * 1980-09-15 1983-01-18 Motorola, Inc. Self-clocking data transmission system
JPS57176866A (en) * 1981-04-24 1982-10-30 Sony Corp Encoder of binary signal
US4680787A (en) * 1984-11-21 1987-07-14 Motorola, Inc. Portable radiotelephone vehicular converter and remote handset
US4928289A (en) * 1988-12-19 1990-05-22 Systran Corporation Apparatus and method for binary data transmission
GB9011700D0 (en) 1990-05-25 1990-07-18 Inmos Ltd Communication interface
US5216714A (en) * 1991-12-13 1993-06-01 3Com Corporation Method and apparatus for controlling the spectral content of a data stream
US5570089A (en) * 1994-02-16 1996-10-29 International Business Machines Corporation Method and apparatus for providing data stream for cost effective transmission links
JPH10322404A (ja) * 1997-05-19 1998-12-04 Sharp Corp シリアルデータ通信方法および装置

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