CN101622814A - 数据通信系统的快速上电 - Google Patents
数据通信系统的快速上电 Download PDFInfo
- Publication number
- CN101622814A CN101622814A CN200880006851A CN200880006851A CN101622814A CN 101622814 A CN101622814 A CN 101622814A CN 200880006851 A CN200880006851 A CN 200880006851A CN 200880006851 A CN200880006851 A CN 200880006851A CN 101622814 A CN101622814 A CN 101622814A
- Authority
- CN
- China
- Prior art keywords
- clock
- receiver
- data
- frequency
- transmitter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000006854 communication Effects 0.000 title claims abstract description 48
- 238000004891 communication Methods 0.000 title claims abstract description 47
- 230000005540 biological transmission Effects 0.000 claims description 32
- 238000000034 method Methods 0.000 description 23
- 230000006399 behavior Effects 0.000 description 16
- 238000010586 diagram Methods 0.000 description 14
- 230000006641 stabilisation Effects 0.000 description 13
- 238000011105 stabilization Methods 0.000 description 13
- 230000006870 function Effects 0.000 description 9
- 238000012546 transfer Methods 0.000 description 9
- 230000008859 change Effects 0.000 description 8
- 230000001360 synchronised effect Effects 0.000 description 8
- 230000014509 gene expression Effects 0.000 description 7
- 238000011084 recovery Methods 0.000 description 7
- 238000012549 training Methods 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 6
- 230000008901 benefit Effects 0.000 description 5
- 238000001914 filtration Methods 0.000 description 4
- 238000005070 sampling Methods 0.000 description 4
- 230000008054 signal transmission Effects 0.000 description 4
- 230000010355 oscillation Effects 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 230000011664 signaling Effects 0.000 description 3
- 230000007704 transition Effects 0.000 description 3
- 230000005526 G1 to G0 transition Effects 0.000 description 2
- 230000035508 accumulation Effects 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 230000002708 enhancing effect Effects 0.000 description 2
- 230000002349 favourable effect Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000012163 sequencing technique Methods 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 230000006978 adaptation Effects 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000013016 damping Methods 0.000 description 1
- 230000008034 disappearance Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000013467 fragmentation Methods 0.000 description 1
- 238000006062 fragmentation reaction Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 238000012797 qualification Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 238000001228 spectrum Methods 0.000 description 1
- GOLXNESZZPUPJE-UHFFFAOYSA-N spiromesifen Chemical compound CC1=CC(C)=CC(C)=C1C(C(O1)=O)=C(OC(=O)CC(C)(C)C)C11CCCC1 GOLXNESZZPUPJE-UHFFFAOYSA-N 0.000 description 1
- 230000002618 waking effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/10—Arrangements for initial synchronisation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
- H03L7/187—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using means for coarse tuning the voltage controlled oscillator of the loop
- H03L7/189—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using means for coarse tuning the voltage controlled oscillator of the loop comprising a D/A converter for generating a coarse tuning voltage
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
一种数据通信系统，包括具有第一时钟产生电路的发送机和具有第二时钟产生电路的接收机。在连续的数据突发之间将时钟产生电路中的至少一个特定的时钟产生电路断电。所述系统加速了该系统在特定的时钟产生电路断电之后的运行使用的启动。所述系统将特定的时钟产生电路在启动时的运行量预设为预定值。
Description
技术领域
本发明涉及一种数据通信系统，包括具有第一时钟产生电路的发送机以及具有第二时钟产生电路的接收机。
背景技术
高速数据通信链路通常利用输入输出(IO)信号技术，该技术在运行期间需要相当“稳定(static)”的功耗部分，不受实际数据速率的约束。在大多数情况下，该功耗的一个重要部分与驱动线路终端以获得传输线路上的可靠信号行为的需要相关。一种通常使用的驱动器结构是电阻加载的差分对。其他在一端或两端提供终端电阻的线路驱动解决方案也是可行的。后者的一个示例是具有源串联(source-series)终端和远端线路终端的全桥驱动器结构。例如，在“Embedded Low-Cost 1.2Gb/s Inter-IC Serial Data Link in 0.35μmCMOS technology”，G.W.den Besten，Proc.IEEE InternationalSolid-State Circuits Conference，pp251-252，Feb.2000以及一些移动行业处理器接口(MIPI)的高速接口实施中可以找到该低功率解决方案。
移动行业处理器接口(MIPI)联盟是一个开放式团队组织，包括移动行业中的领先企业，旨在确定并推动移动终端接口的开放性规范。MIPI规范建立了移动终端系统中通常存在的处理器及外围设备之间的硬件和软件接口的标准。通过定义这种标准并且在整个行业价值链中鼓励其采用，MIPI联盟旨在减少存储碎片并且改进系统部件之间的互操作性，以有益于整个移动行业。MIPI联盟旨在以微处理器、外围设备以及软件接口为焦点来补充现存的标准体制，如开放移动通信联盟和3GPP。
上述终端IO信号技术具有共同特征，它们在运行期间均消耗DC电源，不受实际传输的数据速率(“单位时间所需的功耗(Pay-per-Time)”)的约束。这与仅在信号转变期间消耗功率(“每个信号转变所需的功耗(Pay-per-Signal Transition)”)的具有轨到轨转向的(低速)CMOS非终端IO技术形成对照。
为了实现高功率效率(能量/比特)，通常在设计所允许的可能传输速率范围的高端来操作终端链路。数字电路的功耗随频率发生变化，并且每比特的静态功率消耗将降低。因此，如果需要这种高速IO，在许多(甚至是大多数)情况下，存在比实际需要更多的有效带宽。这有利于突发模式通信(分组)，因为突发模式通信通常对于以低速运行一条链路，或者始终使其保持待用状态没有吸引力，特别地如果带宽需求远低于有效链路带宽。在传输突发之间，可将链路断电以减小功耗。但是，除数据净载荷传输所需时间之外通常还需要一些开销时间来启动和停止传输。为了保持功率效率运行，即使具有较短的数据突发，也必须使启动和停止所需的开销时间尽可能的少。
在许多情况下，接收机(RX)中数据突发出现的检测不是主要瓶颈。根据待用线路状态，这可通过如DC线路电平检测(MIPID-PHY)或者差分波幅检测(USB 2.0)、周期性地轮询、行为监测、边缘检测来实现。[缩写“D-PHY”是MIPI串联接口的名称，D-PHY基于使用200mV的额定摆幅的1.2伏特的源同步可升级低电压信号传输技术，最多支持四条通路，每条通路速率达到1Gbit/sec]。可替换地，如果紧接着高速(HS)传输后存在另一通信，如不需要许多待用功率的通过相同链路的较低速和/或异步的通信，则可使用消息、命令或码字来识别数据突发的开始。问题是，如果将所有设备断电，启动并进入“传输/接收准备就绪状态”(尤其是锁定并同步时钟的过程)将花费很长时间。其原因是通常高速数据通信解决方案需要时钟在可以进行(可靠)传输之前稳定。
此外，主要存在两种用于高速串行接口的时钟解决方案，被称为源同步和嵌入式时钟。源同步解决方案与嵌入式时钟解决方案相比存在的较大的优点是数据和时钟(或选通)信号共同包含所有必须信息。只要保持信号完整，频率可在很大范围内改变。对于通常的嵌入式时钟解决方案，假设传输期间频率稳定并且数据流自身必须包括足够的时钟信息从而以可靠的方式来同步接收机。但是，由于不存在匹配数据和时钟/选通传输路径的问题，嵌入式时钟解决方案可以高速运行。另一方面，嵌入式时钟接收机需要时钟和数据恢复(CDR)，而源同步解决方案仅需要用所提供的时钟来进行简单的数据分割。
可以再将通常的嵌入式时钟类型解决方案分为几类。
第一类涉及同步全速或半速比特时钟的使用，或者任何其他从发送机(TX)传输到接收机(RX)的具有固定并且已知频率比的较低频率时钟(如字节或字时钟)。不保持数据与相位同步。TX和RX共享同一时钟频率(或它们时钟频率之间的已知并且固定的比率)，并且RX仅需要执行相位校准(以及在传输较低频率固定比率时钟的情况下的时钟倍增)。
第二类使用接收机，该接收机不从发送端获得参考时钟信号的，但是锁定至数据流中的嵌入式时钟并且从而从其中恢复出时钟和数据信息。如果对数据流适当编码以使其包括足够的时钟信息，则这是可行的。例如对于二进制传输，这可通过8B10B码实现。8B10B码是将8位符号映射为10位符号以实现DC平衡和有界不均等性的线路码，并且也提供足够的状态改变以允许由于减小的内部符号干扰的时钟恢复(如美国专利4,486,739)。为了避免错误锁定(子)谐波，必须提供一些锁定辅助，或者数据编码必须隐含地提供足够的频率信息(如曼彻斯特编码)。考虑编码效率的原因，许多情况下优选锁定辅助的使用。例如，锁定辅助可包括帮助接近数据速率的本地接收机参考时钟和/或数据流中的训练序列。
第三类具有不从发送端接收参考时钟信号的接收机，但是发送机和接收机都具有本地参考时钟，已知一个本地参考时钟的频率接近另一个本地参考时钟的频率(如约万分之一的频率差异)，但是不是严格相等(即，准同步时钟)。接收机时钟保持为锁定于本地参考时钟，并且通过过采样数据流在数字域恢复数据。应该注意，如果接收机时钟信号在传输数据之前锁定于本地参考时钟，然后在实际净载荷数据传输发生之前使训练序列与数据流同步，则本地参考时钟起锁定辅助的作用，这涵盖于第二类解决方案中。
根据第二类和第三类的解决方案比第一类的解决方案(源同步解决方案)需要更少的链接，因为这种嵌入式时钟解决方案不需要传输单独的时钟信号。但是，对于第二类解决方案，由于需要进行相位同步并且接收机必须在可靠的数据接收开始之前首先锁定到适当频率，因此同步变得更加复杂。如果时钟信号是可操作的，则第三类解决方案可通过使用参考频率非常接近的相关信息非常快地启动。但是，第三类解决方案通常需要在两端获得几乎相等的参考频率。这对实施可能不是小事情并且系统中可能需要附加的参考(可能是晶体)振荡器。由于第一类解决方案需要更多的连接并且IO功耗成本较高，因此第二类和第三类解决方案更引人注意。
如果启动时间是重要的并且参考频率(通常)远低于数据速率，则发送机和接收机中的时钟倍增器通常必须在实际数据传输发生之前有效并且稳定。实际上，这就意味着在许多情况下，由于时钟倍增解决方案(如通常用于此的延迟锁定环(DLL)或者锁相环(PLL))不能启动并且变得足够准确快速，时钟将一直保持运行。在高频运行的同时保持这些功能处于启动状态功耗可能非常大。
考虑通过从完全断电状态启动来传输数据突发的传统通信系统。首先，必须启动发送机时钟产生。当时钟频率和相位稳定时可开始传输。接收机在其观察到表示数据突发将要到达的特定指示之前一直保持断电状态。例如这可以通过上文中描述的任何方法来实现。由于在该情况下需要附加的线路，因此出现了不期望的单独的边带信号。在检测到即将到来的数据传输的指示后，必须启动接收机时钟产生并且需要一定时间来获得时钟信号的稳定频率和稳定相位。在传输开始与可靠接收时刻之间，需要传输训练序列来同步接收机。尽管发送机的启动时间和接收机时钟产生过程可能(部分地)重叠，并且为了快速收集可采取附加的措施，但是在通常系统中启动时间将保持相对较长的时间，这是因为启动时间是由至少一个时钟启动、频率和相位的稳定以及PLL或DLL的同步时间实际限定的。在数据传输完成之后快速断电通常不是非常严重的问题。
由于功率和电磁烦扰(EMI)的原因，需要低参考频率以及因此需要高时钟倍增因子。由于稳定性原因需要时钟倍增环路带宽非常低，因此这将导致一个慢的同步过程。例如，对于具有10MHz的输入参考时钟的时钟倍增器PLL，小于1MHz的环路带宽是实际可行的，这通常将导致大于10μs的相位稳定时间。增强相位滤波属性的较低参考频率和/或较低环路带宽同时也增加启动时间。频率获取时间加在该相位同步时间之上。这可以很容易地导致约10-100μs或者甚至更长的启动时间。例如，对于2Gb/s的数据传输，100μs等效于200,000比特，这意味着短数据突发的传输效率(“每单位时间的功耗”)变得效率非常低。不遇到关于功率的严重问题以及EMI问题的情况下，较高的参考频率可减少启动时间，但是不会减小其数量级。
启动持续时间问题与传统通信系统隐含地假设用于发送机和接收机的绝对准确的时间基准的事实非常相关。尽管这导致容易理解的低效率系统。
发明内容
本文提出的本发明的一方面在于嵌入式时钟数据通信的概念，其不依赖于稳定频率时钟信号而允许在数据传输已发生的同时改变并稳定时钟信号。本发明通过允许缓慢地改变时钟频率来使能从完全断电状态的快速启动，从而消除了在启动之前使高速时钟倍增/产生长时间运行的需要，或者消除了较长训练周期的需要，如上述传统解决方案一样。本发明的另一方面在于提供措施，以加速发送机和/或接收机中的时钟产生电路锁定至所需频率。
更具体地讲，本发明提出了一种数据通信系统，包括具有第一时钟产生电路的发送机和具有第二时钟产生电路的接收机。在通信中的连续数据突发之间将第一和第二时钟产生电路中的至少一个特定时钟产生电路断电。该系统具有用于加速数据通信系统在所述特定时钟产生电路断电之后的运行使用的装置。该装置包括预设装置，用于将所述特定时钟产生电路在启动时的运行量设定为预定值。
所述运行量可以为一个模拟量。优选地，特定时钟产生电路包括频率获取辅助。所述运行量也可以为一个数字量。如果可通过将一个数字加载到寄存器中来设置特定时钟产生电路的频率，则不需要频率获取辅助。本领域已知频率获取辅助。这种辅助的一个实施例是比较要加以控制的时钟信号与参考时钟，并且创建表示频率差的控制信号。如果PLL具有非常窄的在其中它能稳定的频带，则通常使用频率获取辅助来将PLL驱动到期望的频率。本发明提出在时钟产生电路断电之后再启动时将该辅助特别用于接收机的时钟产生电路中。
在本发明的实施例中，预置装置将前一数据突发期间存储的前一个运行量的值用作下一个数据突发的通信中使用的预定值。在突发模式数据通信中，对于连读的数据突发而言，系统通常以类似比特率运行。因此，前一突发的时钟产生器状态可以被认为是下一突发的准确预设值，以显著地提高启动时间。
在本发明关注的实施例中，将发送机配置为在第一时钟产生电路中的时钟信号属性已经稳定之前开始向接收机传输数据，并且将接收机配置为属性稳定的同时跟踪所接收的数据。所述属性例如是时钟频率或者时钟相位。如果发送机的时钟信号的时钟频率或相位还没有稳定，而处于某一范围内或者具有可预知的和/或可追踪的行为，则接收机可在恢复所接收的数据的同时考虑这种情况。这种接收机可以是如同一申请人在2006年11月29日提交的未公开的欧洲专利No.06125048.6中描述的异步接收机方案，或者是可足够准确地跟踪相位频率改变的同步接收机。
优选地，该系统具有用于系统运行使用中数据传输的运行模式以及用于配置运行使用的系统的配置模式。在配置模式中，发送机和接收机中的特定一个向发送机和接收机中的另一个传输关于属性的信息，如所需要的训练时间、频率行为和/或相位行为(如稳定期间)、额定的比特速率。关于属性“额定的比特速率”，由于零是较差的开始位置，这可以用作一阶近似的指示。如果同一接口支持多种比特速率(如基础比特速率、2倍基础比特速率、四倍基础比特速率或者任何其他预定速率)，这将变得更加重要。在这种方式中，可交换发送机和接收机关于容量的信息，以使整个系统可以在其可支持的最大性能的情况下运行。接着系统可配置发送机和接收机中的另一个，以使其在所述属性稳定之前可以进行数据通信。因此，发送机和接收机可协商它们的容量以使通信时延和功耗最小化。
附图说明
下文将通过示例并参考附图进一步详细地说明本发明，其中
图1是本发明的系统的方框图；
图2、3、4和5是说明本发明的系统中PLL启动行为的示意图；
图6和7是具有预设设备的PLL电路的方框图；
图8是异步接收机的方框图；
图9是MIPI D-PHY逃亡模式信号传输的示意图；
在所有图示中，相同参考数字表示相似或相应的特征。
具体实施方式
如在上述背景技术部分的说明，时钟产生和倍增模块的频率稳定和相位稳定形成了传统系统中与快速启动相关的基本限制因素。此外，传统通信解决方案的严格的参考时钟限制是系统级的重要负荷。本发明提供一种克服这些限制的解决方案并且能快速地从断电状态启动。
图1是表示基本功能的本发明的传输系统100的方框图。系统100包括发送机102、接收机104和连接二者的通信信道106。信道106传输带有嵌入式时钟信息的数据信号。例如信道106可以为电学的或者光学、单端的或差分的连接。发送机102包括连接到并行/串行模块110的并行数据输入端108。模块110在具有PLL 114的时钟产生电路的控制下向线路驱动器112提供串行数据。发送机102还可包括数据编码模块(未示出)。接收机104包括放大器和采样部分116、具有PLL 118的时钟产生电路以及时钟数据恢复模块120。接收机104还可包括用于检测信道106上的突发数据的突发检测器(未示出)。
图2是传统的二阶PLL在启动时的行为中从启动以来获得的频率与经过时间的关系的示意图200。交叉虚线区域202表示频率搜索周期，其中PLL试图锁定至期望的频率。区域202中的行为通常示出了由于周期滑移而引起的许多尖峰。当在点204处达到正确频率时，周期滑移停止发生并且环路稳定地平滑过渡到正确相位。如果环路大于临界阻尼，则将不会发生阻尼振荡。与比特周期相比，包括在点206准确相位稳定的总启动时间需要很长时间。在点204的频率锁定与在点206的相位稳定之间的时间具有数于个比特周期的长度。
图3是PLL在启动时的行为的示意图300，其中已向PLL安装了频率获取辅助，以在启动期间将PLL的频率主动驱向于正确的频率。图300示出了如图200中的传统PLL的行为，但是前者使用了附加的频率搜索辅助以使环路变得更早被频率锁定。即，频率锁定的点302发生在早于在204点锁定的时间。获得了由箭头304表示的显著的时间改进。
图4是使用如图300中的频率获取辅助和另外的预设的PLL的行为的示意图400。图400示出了通过对环路进行预设，可获得更大的时间增益。箭头402表示累积的时间增益。此外，在稳定期间，频率可保持在较紧的限制内。实现非常短的启动时间的主要瓶颈仍然是准确的相位稳定。为了缩短启动时间，时钟产生器的频率必须变得尽可能地接近额定频率(获取时间TACQ)以使在TACQ之后，频率变化相对较慢并且频率值不超出额定值周围特定的最小值和最大值限制。这可以通过采取下文中的措施来实现。
第一措施是预设时钟产生和/或倍增单元的启动条件，从而设置初始的启动频率。例如这可以通过预设状态存储元素(如电容器电压、电感电流、偏置电压、电流源值和/或数字寄存器状态)来实现。第二措施涉及到突发模式数据通信，其中对于连读的数据突发，系统通常将以类似的比特速率运行。因此，可以认为前一突发的时钟产生器状态是下一突发的准确预设值，从而将显著地提高启动时间。第三措施是，如果需要可以存储多个不同数据速率的预设值。如果事先例如在前一突发中或者使用其他线路信号传输将下一突发的数据速率以某种方式传输到接收机，则接收机可使用适当的预设值以在(几乎)正确的频率启动。第四措施基于以下事实：如果系统已知预设值与频率的关系，则也可直接对任何频率来程序化设置所需的预设值。如果前面措施均不可行，例如在系统重置之后的第一次启动期间，则可使用快速获取辅助来使频率接近额定频率。应该注意，在时钟产生电路是完全的数字电路时，如果事先已知期望的频率值并且可通过数字预设的方法将该值加载到寄存器中，以使时钟产生电路从开始就以期望频率运行，则不需要频率获取辅助。
图5是PLL的示意图500，该PLL使用如图4中讨论的频率获取辅助和预设，并且此外如果系统已知不再需要等待准确的相位稳定时，该PLL在非常短的启动时间之后是可运行的。例如，发送机102已知接收机104可以跟踪所接收的数据，即使发送机102的相位还没有稳定。即，每单位时间的相位θ的改变(表示为dθ/dt)对于接收机来说足够小或者足够可预知的，足够接收机能对该变化进行跟踪并且能在接收到数据时就对数据进行恢复。这对进一步减慢实际相位稳定以使模拟环路行为平滑以及数字数据中的相位跟踪更容易恢复是有利的。传统的稳定时间与平滑和稳定行为之间的权衡是分离的，以使得可同时优化这些。箭头502表示相对于图2的情景，通过使用频率获取辅助、预设以及相位稳定之前的相位跟踪的组合的时间增益。
图6是在发送机102和/或接收机104中使用的PLL时钟倍频功能电路600的方框图。电路600包括如图4中所讨论的频率预设。电路600具有相位频率检测器602、充电泵604、低通滤波器606、压控振荡器(VOC)608和分频器610。部件602-610形成通常的PLL。根据本发明，电路600包括预设模块612，其以数字格式存储电路600中关键节点上发生的一个或多个电压的模拟值。这些值存储为表示其中PLL已锁定并且已稳定的状态。模块612包括模数转换器(ADC)、一个或多个寄存器以及数模转换器(DAC)。在前一数据传输期间已加载或者捕获了所存储的值。可替换地，系统100包括用于控制预设模块612的控制器(未示出)，其中该控制器根据关于即将传输的预定信息来确定要存储什么值。一旦重启，预设模块612改变相关电容器以使它们具有与所存储的值相应的电压，因此加速了稳定。
图7是在发送机102和/或接收机104中使用的另一PLL时钟倍频功能电路700的方框图。电路700包括预设模块702以及代替VCO的电流控制振荡器(CCO)704。预设模块702包括放大电流DAC和固定的初始控制电压源。如果不能获得DAC预设值，则可数字化地粗调谐该环路。通过控制电压通过模拟反馈回路来实现微调谐。电路700的结构的优点是它还确保了第一阶独立于设备参数的控制电压的适当的模拟偏置电平的传播。PLL示例600和700均具有数字化地存储预设值的优点。尽管可以模拟状态存储，但是漏电使得不容易长期存储准确的模拟值。
优选地，接收机104具有充分跟踪带宽的快速锁定操作，以跟踪在初始获取时间之后出现的频率和相位相对较慢的变化。这使得在可靠数据接收变得可行之前不需要高度稳定的时间基准。可以使用具有足够跟踪带宽以及上述启动增强的模拟相位同步接收机(用于时钟和数据恢复CDR)。但是，优选使用时钟产生和相位/频率跟踪功能分离的快速锁定接收机。例如，如果将接收机配置为具有允许异步频率的数字数据恢复的过采样前端，则可以实现该快速锁定接收机。术语“异步”在本文的意思是输入数据速率和接收机104中产生的时钟可以具有任意分数比率，因此不仅仅是整数或接近整数的比率。
在这种情况下，(模拟)发送和接收时钟产生PLL(和/或DLL)都可以具有上述的启动增强。数字数据恢复对来自发送机102和接收机104中时钟产生模块的稳定期间发生的慢频率(和相位)变化累积、时钟频谱扩展及其他进行跟踪。这种方法的有益的优点是(模拟/混合信号)频率产生行为已在很大程度上与(数字的)相位跟踪分离。可实现更快的数字跟踪。由于环路的稳定性以及对平滑滤波相位转移特性的需要的原因，时钟产生/倍增必须相对较慢。图8是异步接收机800的示例的方框图。
接收机800包括可选的前置放大器802、突发检测器804、采样和相位调整模块806、多相位PLL 808、本地时钟810以及数据处理器812。放大器802和突发检测器804是连接到接收机800的串行输入端。一旦检测到数据突发，检测器804就使得PLL 808能从本地时钟810接收参考时钟信号。放大器802在采样数据并且在PLL 808的控制下调整它们的相位之前放大数据。在模块806过采样数据并且将其提供给处理器812用于恢复。处理器812的输出提供并行的恢复数据。
本发明中通信链路的另一重要优点是在两端(发送机和接收机)可使用独立的参考时钟频率。频率只要变化较慢则不需要具有较高的绝对精度。这允许：使用质量低于晶体振荡器的本地时钟参考装置；在双单工链路配置的情况下针对发送机和接收机均使用时钟产生/倍增，这是因为接收机功能不再需要数据时钟同步；通过使用以特定时钟频率运行的同一接收机来接收多个不同的比特速率，只要数字数据恢复能覆盖该范围即可。
例如，下文是通信系统从断电状态的快速启动的情景。首先，发送机102和接收机104处于断电状态。发送机时钟产生和接收机时钟产生已经断电，并且IO处于低功耗状态。接着，系统100的发送机端向接收机端发出发送请求。发送机102启动其时钟产生，给IO上电并且向接收机104发送突发将要到来的信号，使得接收机104也可以给其时钟产生上电。接收机104通过唤醒作出响应，并且激活必须的IO功能，并且启动其时钟产生。可替换地，在特定系统配置中，接收机104和发送机102事先已知什么时候唤醒并使用相关信息给其时钟产生上电(也可能是同时的)。在获取之后，发送机102开始传输一定时间周期的训练序列，以使接收机104锁定。特别对于异步接收机来说，该时间周期与传统模拟PLL相位同步周期相比可以较短。接收机104的性能可以传输到并存储在发送机102中，或者在发送机102中程序化以适应训练序列的最佳长度。此后，通过链路106传输编码数据。例如该编码可以使用8B10B。可通过适当的异常码字来表示突发中有效数据的开始和结束。(如果可行)在传输结束处可存储一个预设值，参见上文。在传输结束后，可以通过停止时钟产生并且使IO回到低功耗状态来将发送机102和接收机104断电。
如果时钟倍增单元的参考时钟频率较低，可以分两步执行时钟倍增，以加速总的启动时间。接着第一PLL倍增参考频率，以获得特定的中间频率，并且第二PLL倍增该中间频率来创建期望频率。可选地，可以一直保持第一PLL运行，这是由于其较低的时钟速率，其功耗小于第二PLL。可替换地，可以配置第一PLL的控制环路，以使其尽可能的快。但是，这在输出端将产生相当令人不安的(nervous)相位行为(仅稳定)。接着，第二PLL接收更高的输入频率。这表示在没有实际增加总的稳定时间的情况下，第二PLL可以滤除输入相位的较大改变，只要第二PLL的绝对环路带宽大于第一PLL的即可。以这种方式，第二PLL的环路对两个级联的驱动PLL的时钟倍增的总相位行为进行平滑。接收机此时必须跟踪这些平滑改变。对于较大的倍增因子，可以将该原理扩展到更多级联PLL中的三个PLL。因此，每个时钟倍增单元可能包括一个或多个PLL。这种时钟倍增的再分有利于同步、异步以及准同步接收机结构。
如果完全优化上述数据通信方法的启动时间并且仍然还有一些剩余启动时间，则存在一种方法可以使启动时间(如在更高电平所观察到的)更短。这种方法使用附加的方法通过可获得的相同的线路或链路来传输数据，这不依赖于高速倍增。当已经存在使用该附加的方法传输的数据时，利用该附加的通信方法来训练高速模式是有利的。
在最佳的情况下，该方法允许用该额外方法来进行数据通信，直到所述第一通信方法已准备好传输数据，接着以平滑的方式(即，没有低频干扰和间隔)从一种发送信号方法切换到另一种。由于在先的学习时间(在仅使用所述第一方法的情况下)的消失，这将得到链路的最佳性能。优选地，这种附加的方法是一种通信在不需要同步的情况下即刻从断电状态开始运行的方法，例如使用数据选通或者一位间隔热码(one-spaced-hot)编码。一位间隔热码编码使用“0”信号和“1”信号。表示脉冲的信号确定极性。通过间隔周期来分离脉冲以避免脉冲及边缘的重叠。请参照表示在MIPI D-PHY规范中使用的该信号发送的图9。可替换地，可以不立即运行附加的通信方法，但是与运行的所述第一方方法相比较快。例如，使用曼彻斯特编码或脉宽调制编码来实现快速。例如可使用由低周期之后的两个高周期组成的符号1以及由低周期之后的一个高周期组成的符号0来实现后者。这传输每三个周期具有一个下降沿的数据流。调制上升沿的位置。这可以容易地通过重置用时钟比较器和积分器来恢复。当然，可以以类似的方式来交换所有的极性作为另一种选择。
通常，只要这种附加的通信方法在断电之后可以快于所述第一通信方法运行，就可利用该附加的通信方法传输来将所述第一通信方法的启动时间间隔用于使用附加方法的传输，而同时又能训练链路，以稍后切换到所述第一方法。
例如，附加的通信方法可以是无终端接头的CMOS信号发送或者是低摆幅差分无终端接头的信号发送。如果可以从一种通信方法平滑快速地转换到另一种通信方法，则尤其有益。这在任何时候能及时为两种方法明确定义线路状态的情况下是可行的。例如，在具有或不具有远端线路终端的同一共模位准的差分信号发送遵循该需求。图10是为这种双差分模式运行(终端和非终端)配置的接收机1000的方框图。接收机1000具有线路终端模块1002，该模块可以选择性地是开启或断开的。在低功率(LP)启动模式中，将数据通信按路线发送到其输出信号提供给低通滤波器1006的LP差分放大器1004。滤波器1006的输出向模块1008中的LP通信处理提供信号。同时也将滤波器1006的输出提供给包括另一低通滤波器1010、单稳态电路1012、设置重置触发器1014以及状态机1016的控制部分。在高速(HS)模式中，数据通信从模块1002按路线发送到具有时钟和数据恢复功能的HS差分放大器1018。将放大器1018的输出提供给字同步单元1020。单元1020的输出连接到单元1022的输入，以提取供给状态机1016的控制数据。单元1022向8B10B解码器1024提供该数据。
状态机1016从模块1008、触发器1014以及单元1022接收控制输入。状态机1016具有连接到设置重置触发器1014、用于控制器偏置的放大器1004以及用于使能或禁用后者的放大器1018的控制输出。
图11是在接收机1000的双差分模式运行中的流程图1100。该流程仅涉及到放大器1004和1018具有相同共模位准的差分信号发送。LP信号发送模式使用0.4伏特的源终端、远端开放结构。HS信号发送模式使用0.2的源终端和远端终端结构(DC电源)。这使无低频干扰的模式以连续地足够好确定的线路状态切换。低通滤波器1010的滤波防止了差错唤醒警告。在步骤1102中，称作ULPS(超低功率状态)，LP电路以非常低的电流处于待用状态，如几μA。其他所有电路被切断。在步骤1104中，接收机1000从ULPS状态中唤醒，这允许占用一些时间。当在步骤1106中启动HS部件时，LP部件也开始起作用，并且在步骤1108中时钟电路获得同步。在步骤1110中，可操作HS数据通信来处理数据净载荷。在步骤1112中，停止HS处理，并且在1116步骤中进入ULPS之前使LP部件保持待用。
Claims (9)
1.一种数据通信系统，包括具有第一时钟产生电路的发送机和具有第二时钟产生电路的接收机，其中：
-在通信中的连续的数据突发之间将第一时钟产生电路和第二时钟产生电路中的至少一个特定的时钟产生电路断电；
-该系统具有用于加速数据通信系统在特定的时钟产生电路断电之后的运行使用的启动的装置；
-所述装置包括：预设装置，用于将特定的时钟产生电路在启动时的运行量预设为预定值。
2.如权利要求1所述的系统，其中所述运行量是个模拟量。
3.如权利要求1所述的系统，其中所述运行量是个数字量。
4.如权利要求1所述的系统，其中特定时钟产生电路包括频率获取辅助。
5.如权利要求1所述的系统，其中预设装置将在前一数据突发期间存储的前一个运行量的值用作下一数据突发的通信中使用的预定值。
6.如权利要求1所述的系统，其中将发送机配置为在第一时钟产生电路中的时钟信号的属性已稳定之前开始向接收机传输数据，并且其中将接收机配置为在所述属性稳定时跟踪所接收到的数据。
7.如权利要求6所述的系统，其中所述属性是时钟频率。
8.如权利要求6所述的系统，其中所述属性是时钟相位。
9.如权利要求6所述的系统，其中：
-所述系统具有用于在系统的运行使用中进行数据通信的运行模式，以及用于为运行使用而对系统进行配置的配置模式；
-在配置模式中，发送机和接收机中的特定的一个向发送机和接收机中的另一个传输关于所述属性的信息；以及
-所述系统对发送机和接收机中的另一个进行配置，使得能在所述属性稳定之前进行数据通信。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP07103450 | 2007-03-02 | ||
| EP07103450.8 | 2007-03-02 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN101622814A true CN101622814A (zh) | 2010-01-06 |
Family
ID=39478168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN200880006851A Pending CN101622814A (zh) | 2007-03-02 | 2008-02-29 | 数据通信系统的快速上电 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US8422615B2 (zh) |
| EP (1) | EP2119090A1 (zh) |
| CN (1) | CN101622814A (zh) |
| WO (1) | WO2008107828A1 (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102195640A (zh) * | 2010-03-11 | 2011-09-21 | 瑞昱半导体股份有限公司 | 锁相回路装置与其控制方法 |
| CN107818523A (zh) * | 2017-11-14 | 2018-03-20 | 国网江西省电力公司信息通信分公司 | 基于非稳定频率分布与频率因子学习的电力通信系统数据真值判别与推断方法 |
| CN110971342A (zh) * | 2019-11-15 | 2020-04-07 | 展讯通信（上海）有限公司 | Mipi信号编码方法、装置、移动设备、及系统 |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009153838A1 (ja) * | 2008-06-20 | 2009-12-23 | 富士通株式会社 | 受信装置 |
| TWI358906B (en) * | 2008-08-15 | 2012-02-21 | Ind Tech Res Inst | Burst-mode clock and data recovery circuit using p |
| US8553814B2 (en) * | 2009-07-31 | 2013-10-08 | Lsi Corporation | Rapid sampling phase recovery |
| US8949069B2 (en) * | 2009-12-16 | 2015-02-03 | Intel Corporation | Position determination based on propagation delay differences of multiple signals received at multiple sensors |
| US8258837B2 (en) * | 2009-12-17 | 2012-09-04 | Intel Corporation | Controlled clock phase generation |
| TWI404341B (zh) * | 2009-12-31 | 2013-08-01 | Realtek Semiconductor Corp | 記憶控制電壓並鎖定頻率訊號之電路、鎖相迴路裝置與其控制方法 |
| US8411258B2 (en) | 2010-12-22 | 2013-04-02 | Intel Corporation | Systems and methods for determining position using light sources |
| JP6092727B2 (ja) * | 2012-08-30 | 2017-03-08 | 株式会社メガチップス | 受信装置 |
| US8981856B1 (en) * | 2013-03-15 | 2015-03-17 | Integrated Device Technology, Inc. | High frequency precision oscillators having stable temperature characteristics |
| US9753137B2 (en) | 2013-05-26 | 2017-09-05 | Intel Corporation | Apparatus, system and method of communicating positioning information |
| WO2015005912A1 (en) | 2013-07-10 | 2015-01-15 | Intel Corporation | Apparatus, system and method of communicating positioning transmissions |
| US9054855B2 (en) * | 2013-10-07 | 2015-06-09 | Intel Corporation | Synchronizing phases between local LO generation circuits |
| US9740580B2 (en) | 2015-06-23 | 2017-08-22 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Systems and methods for serial data transfer margin increase |
| US9817716B2 (en) | 2015-07-16 | 2017-11-14 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Systems and methods for retaining non-converged data sets for additional processing |
| US10241559B2 (en) * | 2015-10-30 | 2019-03-26 | Wipro Limited | System and method for dynamically switching high-speed clock of a host device |
| US9992049B1 (en) * | 2016-06-17 | 2018-06-05 | Xilinx, Inc. | Numerically controlled oscillator for fractional burst clock data recovery applications |
| US10742390B2 (en) * | 2016-07-13 | 2020-08-11 | Novatek Microelectronics Corp. | Method of improving clock recovery and related device |
| US11212072B1 (en) | 2020-12-22 | 2021-12-28 | Xilinx, Inc. | Circuit for and method of processing a data stream |
Family Cites Families (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4486739A (en) * | 1982-06-30 | 1984-12-04 | International Business Machines Corporation | Byte oriented DC balanced (0,4) 8B/10B partitioned block transmission code |
| CA2093834C (en) | 1992-04-10 | 1998-08-18 | Jun Jokura | Tdma mobile unit frequency synthesizer having power saving mode during transmit and receive slots |
| US5715278A (en) | 1993-05-11 | 1998-02-03 | Ericsson Inc. | Standby power saving in mobile phones |
| JP3311517B2 (ja) | 1994-10-20 | 2002-08-05 | 富士通株式会社 | 位相比較型ビット同期確立回路 |
| US5726650A (en) * | 1995-06-07 | 1998-03-10 | Silicon Systems, Inc. | Adaptive manchester decoding with adjustable delay and power saving mode |
| EP0878910B1 (en) | 1997-05-16 | 2007-05-23 | Fujitsu Limited | Skew-reduction circuit |
| JP4089003B2 (ja) | 1998-04-01 | 2008-05-21 | ソニー株式会社 | 受信機及び受信方法 |
| TW391116B (en) | 1998-07-24 | 2000-05-21 | Koninkl Philips Electronics Nv | High-speed serial data communication system |
| GB2357381B (en) * | 1999-12-13 | 2003-12-24 | Sony Uk Ltd | Changing the output frequency of a phased-locked loop |
| US20040017873A1 (en) * | 2002-07-25 | 2004-01-29 | Kian Chong | Analog delay locked loop characterization technique |
| US6762649B2 (en) | 2002-11-27 | 2004-07-13 | Broadcom Corporation | System and method for automatic parameter adjustment within a phase locked loop system |
| JP2004247848A (ja) * | 2003-02-12 | 2004-09-02 | Renesas Technology Corp | 通信装置 |
| KR101089153B1 (ko) | 2003-05-09 | 2011-12-05 | 코닌클리즈케 필립스 일렉트로닉스 엔.브이. | 상이한 클록 도메인 간에서의 데이터 신호 전송 방법 및 집적 회로 |
| US7486752B1 (en) * | 2003-12-17 | 2009-02-03 | Altera Corporation | Alignment of clock signal with data signal |
| US7315595B2 (en) | 2003-12-22 | 2008-01-01 | International Business Machines Corporation | Methods and arrangements for link power reduction |
| US7978754B2 (en) | 2004-05-28 | 2011-07-12 | Rambus Inc. | Communication channel calibration with nonvolatile parameter store for recovery |
| US7397876B2 (en) | 2004-08-11 | 2008-07-08 | International Business Machines Corporation | Methods and arrangements for link power reduction |
| JP4664033B2 (ja) | 2004-10-15 | 2011-04-06 | ローム株式会社 | 波形形成装置 |
| JP4176705B2 (ja) * | 2004-12-02 | 2008-11-05 | シャープ株式会社 | Ｐｌｌ回路 |
| JP2006229671A (ja) | 2005-02-18 | 2006-08-31 | Matsushita Electric Ind Co Ltd | 受信装置、受信方法及び集積回路 |
| US7242333B1 (en) | 2005-12-30 | 2007-07-10 | Medtronic, Inc. | Alternate sampling integrator |
| JP2007243912A (ja) | 2006-02-07 | 2007-09-20 | Renesas Technology Corp | 半導体集積回路 |
| US7916820B2 (en) * | 2006-12-11 | 2011-03-29 | International Business Machines Corporation | Systems and arrangements for clock and data recovery in communications |
| US7692497B2 (en) * | 2007-02-12 | 2010-04-06 | Analogix Semiconductor, Inc. | PLLS covering wide operating frequency ranges |
-
2008
- 2008-02-29 CN CN200880006851A patent/CN101622814A/zh active Pending
- 2008-02-29 WO PCT/IB2008/050744 patent/WO2008107828A1/en active Application Filing
- 2008-02-29 EP EP08719521A patent/EP2119090A1/en not_active Withdrawn
- 2008-02-29 US US12/528,002 patent/US8422615B2/en not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102195640A (zh) * | 2010-03-11 | 2011-09-21 | 瑞昱半导体股份有限公司 | 锁相回路装置与其控制方法 |
| CN107818523A (zh) * | 2017-11-14 | 2018-03-20 | 国网江西省电力公司信息通信分公司 | 基于非稳定频率分布与频率因子学习的电力通信系统数据真值判别与推断方法 |
| CN107818523B (zh) * | 2017-11-14 | 2021-04-16 | 国网江西省电力公司信息通信分公司 | 基于非稳定频率分布与频率因子学习的电力通信系统数据真值判别与推断方法 |
| CN110971342A (zh) * | 2019-11-15 | 2020-04-07 | 展讯通信（上海）有限公司 | Mipi信号编码方法、装置、移动设备、及系统 |
| CN110971342B (zh) * | 2019-11-15 | 2022-07-12 | 展讯通信（上海）有限公司 | Mipi信号编码方法、装置、移动设备、及系统 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP2119090A1 (en) | 2009-11-18 |
| WO2008107828A1 (en) | 2008-09-12 |
| US20100067633A1 (en) | 2010-03-18 |
| US8422615B2 (en) | 2013-04-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101622814A (zh) | 数据通信系统的快速上电 | |
| CN101641901B (zh) | 数据通信系统的快速加电 | |
| US10264540B2 (en) | Active load modulation technique in near field communication | |
| US9270287B2 (en) | Apparatus and method for recovering burst-mode pulse width modulation (PWM) and non-return-to-zero (NRZ) data | |
| US7003065B2 (en) | PLL cycle slip detection | |
| US20080063129A1 (en) | System and method for pre-defined wake-up of high speed serial link | |
| US9130736B2 (en) | Transceiver system having phase and frequency detector and method thereof | |
| JP5067504B2 (ja) | データ受信回路 | |
| US20110133795A1 (en) | Digital phase-locked loop with reduced loop delay | |
| US8988144B2 (en) | Demodulator and system for transmitting modulated information, in particular for radiofrequency identification tags | |
| US6934347B2 (en) | Method for recovering a clock signal in a telecommunications system and circuit thereof | |
| CN101594143A (zh) | 时钟产生电路、与主机通信的装置和通信系统 | |
| JP7280587B2 (ja) | 受信装置および送受信システム | |
| US20190268193A1 (en) | PWM Demodulation | |
| JP2001156759A (ja) | シリアル送受信回路 | |
| JP2006253808A (ja) | 最適位相識別回路 | |
| JP2000022673A (ja) | 時分割方向制御伝送送受信装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20100106 |