CN101594143A - 时钟产生电路、与主机通信的装置和通信系统 - Google Patents

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Abstract

一种时钟产生电路、与主机通信的装置和通信系统。其中时钟产生电路，用于发射器，其中该发射器根据输出时钟信号传输数据，该时钟产生电路包含：时钟产生器，用于产生第一时钟信号；以及锁相环，用于起初根据该第一时钟信号产生该输出时钟信号，其中，当根据该第一时钟信号产生的该输出时钟信号的频率不位于该发射器的规格书所要求的范围之内时，该锁相环切换至根据第二时钟信号产生该输出时钟信号。本发明可确保信号频率在要求规格书所定义的范围内。

Description

时钟产生电路、与主机通信的装置和通信系统
技术领域
本发明有关于一种时钟产生电路，特别是有关于一种时钟产生电路、与主机通信的装置和通信系统。
背景技术
图1表示现有的发射装置1的示意图，发射装置1包括发射器10、锁相环(Phase Lock Loop，PLL)11以及时钟产生器12。时钟产生器12产生参考时钟信号CLKref给PLL 11。PLL 11根据参考时钟信号CLKref产生时钟信号TXCLK，发射器10则根据时钟信号TXCLK来传输数据。由于时钟信号TXCLK是根据参考时钟信号CLKref而产生，因此，时钟信号TXCLK的以百万分之一(parts permillion，ppm)为单位的频率差异范围(以下称为频率ppm范围)受到参考时钟信号CLKref的频率所支配，例如，串行先进技术附件(Serial Advanced TechnologyAttachment，SATA)规格书(specification)限制在不使用展频时钟(Spread SpectrumClock，SSC)成分(component)时，输出时钟频率在+/-350ppm范围之内。高速连接的规格书通常会定义被传输数据的频率ppm范围。若参考时钟信号CLKref的频率不符合规格书所定义的频率ppm范围，时钟信号TXCLK的频率则难以符合所定义的频率ppm范围，从而使最后传输出去的数据也无法满足规格书的要求。
一般而言，时钟产生器12可以通过板上(on-board)时钟源来实现，例如晶体或谐振器(resonator)。晶体具有集中的频率ppm范围，但与谐振器相比，晶体的成本较高。另一方面，虽然谐振器是用来实施时钟产生器12的一个成本较低的选择，但难以控制谐振器频率以使其符合要求规格书所定义的频率ppm范围。因此，若为低成本实施而使用谐振器，参考时钟信号CLKref的频率很可能无法符合所定义的频率ppm范围。
因此，期望提供一种用于发射器的时钟产生装置，其使用低成本参考时钟产生器，且其产生的时钟信号的频率能符合规格书所定义的频率ppm范围，使得发射器的输出数据能满足规格书的要求。
发明内容
为解决现有的技术无法同时满足低成本与频率要求的问题，本发明提供时钟产生电路、与主机通信的装置和通信系统。
本发明提供一种时钟产生电路，用于发射器，其中该发射器根据输出时钟信号传输数据，该时钟产生电路包含：时钟产生器，用于产生第一时钟信号；以及锁相环，用于起初根据该第一时钟信号产生该输出时钟信号，其中，当根据该第一时钟信号产生的该输出时钟信号的频率不位于该发射器的规格书所要求的范围之内时，该锁相环切换至根据第二时钟信号产生该输出时钟信号。
本发明另提供一种与主机通信的装置，包含：接收器，用于从该主机接收并恢复主机数据，以产生主机时钟信号；锁相环，用于根据该主机时钟信号产生输出时钟信号；以及发射器，用于根据该输出时钟信号传输该装置数据。
本发明还提供一种通信系统，包含：主机，包含主机发射器和主机接收器，其中该主机发射器传输主机数据；以及装置，用于与该主机通信并接收该主机数据，该装置包含装置接收器、锁相环和装置发射器，其中，该装置接收器用于接收并恢复该主机数据，用于产生主机时钟信号；该锁相环用于根据该主机时钟信号产生输出时钟信号；该装置发射器用于根据该输出时钟信号传输装置数据至该主机发射器。
本发明提供的时钟产生电路、与主机通信的装置和通信系统可确保信号频率在规格书所定义的范围内。
附图说明
图1是现有的发射装置的示意图。
图2展示时钟产生电路的示例实施例。
图3展示通信系统的示例实施例。
图4展示通信系统的另一示例实施例。
图5展示时钟信号clkref_a、精确时钟信号clkref_b、时钟信号clkref_c和切换信号ref_sw的波形图。
图6展示通信系统的另一示例实施例。
具体实施方式
在说明书及后续的权利要求当中使用了某些词汇来指称特定元件。所属领域中具有通常知识者应可理解，制造商可能会用不同的名词来称呼同一个元件。本说明书及后续的权利要求并不以名称的差异来作为区分元件的方式，而是以元件在功能上的差异来作为区分的准则。在通篇说明书及后续的权利要求当中所提及的“包括”和“包含”为一开放式的用语，故应解释成“包含但不限定于”。以外，“耦接”一词在此包含任何直接及间接的电性连接手段。间接的电性连接手段包括通过其它装置进行连接。
本发明的实施例提供时钟产生电路。在图2所示的时钟产生电路的实施例中，时钟产生电路2产生输出时钟信号clkout，并将输出时钟信号clkout提供至发射器TX。按照期望，输出时钟信号clkout应符合要求规格书所定义的频率ppm范围。发射器TX根据输出时钟信号clkout传输数据。参考图2，时钟产生电路2包含时钟产生器20、多任务器21(图中标示为MUX，例如MUX 21)以及PLL 22。时钟产生器20产生时钟信号clkref_a(可称为第一时钟信号)。在此实施例中，时钟产生器20可以通过板上时钟源(例如晶体或谐振器)来实现，时钟信号clkref_a可用作本地时钟信号。MUX 21接收时钟信号clkref_a和精确时钟信号clkref_b(可称为第二时钟信号)，并根据切换信号ref_sw，将时钟信号clkref_a或精确时钟信号clkref_b选择性传输至PLL 22。在图2的实施例中，精确时钟信号clkref_b是由时钟产生电路2之外的外部装置提供的，而非由时钟产生电路2的板上时钟或内部产生的时钟所提供，且精确时钟信号clkref_b的频率精确符合所定义的频率ppm范围。
参考图2，起初，切换信号ref_sw指示MUX 21传输时钟信号clkref_a至PLL 22。PLL 22接收时钟信号clkref a并将其用作参考时钟信号，并根据时钟信号clkref_a产生输出时钟信号clkout。若时钟信号clkref_a的频率不符合所定义的频率ppm范围，则基于时钟信号clkref_a产生的输出时钟信号clkout的频率通常不太符合所定义的频率ppm范围，导致发射器TX最终传输的数据不符合规格书的要求。因此，当基于时钟信号clkref_a产生的输出时钟信号clkout的频率不符合所定义的频率ppm范围时，切换信号ref_sw指示MUX 21切换到传输精确时钟信号clkref_b至PLL 22。接着，PLL 22接收精确时钟信号clkref_b并将其用作参考时钟信号，并根据精确时钟信号clkref_b产生输出时钟信号clkout。由于精确时钟信号clkref_b的频率精确符合所定义的频率ppm范围，则基于精确时钟信号clkref_b产生的输出时钟信号clkout的频率也符合所定义的频率ppm范围。因此，发射器TX可传输准确的数据，且传输的数据符合规格书的要求。
根据上述实施例，为符合所定义的频率ppm范围，PLL 22可根据精确时钟信号clkref_b产生输出时钟信号clkout。因此，如果时钟产生器20使用低成本元件，导致难以控制产生的时钟信号clkref_a符合所定义的频率ppm范围，则当基于时钟信号clkref_a产生的输出时钟信号clkout的频率不符合所定义的频率ppm范围时，切换信号ref_sw指示MUX 21切换到传输精确时钟信号clkref_b至PLL 22。接着，PLL 22可切换至根据精确时钟信号clkref_b产生输出时钟信号clkout用于数据传输，由此，输出时钟信号clkout的频率也符合所定义的频率ppm范围。因此，发射器TX传输的数据将符合规格书的要求。
请注意，根据时钟产生器20的类型或质量，可手动选择时钟信号clkref_a或精确时钟信号clkref_b输入至PLL 22。例如，在一些实施例中，若时钟产生器20不是可产生高质量时钟信号clkref_a的合格时钟产生器，用户可通过MUX21手动选择精确时钟信号clkref_b。但是，在其它实施例中，切换信号ref_sw可由例如比较器的决定单元(未示出)产生。决定单元检测并决定输出时钟信号clkout是否符合所定义的频率ppm范围，由此产生切换信号ref_sw。因此，时钟信号clkref_a与精确时钟信号clkref_b之间的选择可以自动运作，甚或在线(on-line)运作。
在一些实施例中，如图2所示的时钟产生电路2可应用于通信系统。图3展示通信系统的示例实施例。参考图3，通信系统3包含主机30和装置31。主机30包含主机发射器300和主机接收器301。装置31包含装置发射器310、装置接收器311、时钟产生电路313和分频器(divider)312。主机30的主机发射器300将主机数据DH传输至装置31的装置接收器311。时钟产生电路313产生输出时钟信号clkout，装置31的装置发射器310根据输出时钟信号clkout传输装置数据DD至主机30的主机接收器301。参考图3，装置接收器311包含时钟数据恢复电路314。时钟产生电路313可通过与图2的时钟产生电路2相同的元件来实现。时钟产生电路313和时钟产生电路2中的相同元件用相同标号标示，且实施相同的运作。在图3的实施例中，时钟数据恢复电路314从主机发射器300接收主机数据DH，并恢复主机数据DH以产生主机时钟信号clkr。分频器312接收主机时钟信号clkr并对主机时钟信号clkr分频，以产生精确时钟信号clkref_b(在本实施例中精确时钟信号clkref_b可以是主机时钟信号导出的参考时钟信号)。在实践中，主机时钟信号clkr符合通信系统3要求的规格书所定义的频率ppm范围，因此，主机时钟信号clkr分频后产生的精确时钟信号clkref_b也符合所定义的频率ppm范围。
如前所述，时钟产生电路313的时钟产生器20产生时钟信号clkref_a(在本实施例中时钟信号clkref_a可以是本地时钟信号)。在此实施例中，时钟产生器20可以通过板上时钟源来实现，例如晶体或谐振器。MUX 21从时钟产生器20接收时钟信号clkref_a，从分频器312接收精确时钟信号clkref_b，并根据切换信号ref_sw选择性传输时钟信号clkref_a或精确时钟信号clkref_b至PLL 22。
参考图2，在装置接收器311从主机发射器300接收主机数据DH之前，切换信号ref_sw指示MUX 21传输时钟信号clkref_a至PLL 22。PLL 22接收时钟信号clkref_a并将其用作参考时钟信号，并根据时钟信号clkref_a产生输出时钟信号clkout。若时钟信号clkref_a的频率不符合所定义的频率ppm范围，则基于时钟信号clkref_a产生的输出时钟信号clkout的频率通常不太符合所定义的频率ppm范围，导致装置发射器310传输的装置数据DD可能最终不符合规格书的要求。因此，装置接收器311从主机发射器300接收主机数据DH且主机数据DH确定后，当基于时钟信号clkref_a产生的输出时钟信号clkout的频率不符合所定义的频率ppm范围时，切换信号ref_sw指示MUX 21切换至传输精确时钟信号clkref_b至PLL 22。接着，PLL 22接收精确时钟信号clkref_b并将其用作参考时钟信号，并根据精确时钟信号clkref_b产生输出时钟信号clkout。由于精确时钟信号clkref_b的频率精确符合所定义的频率ppm范围，则基于精确时钟信号clkref_b产生的输出时钟信号clkout的频率也符合所定义的频率ppm范围。因此，装置发射器310可传输准确的装置数据DD至主机30，且装置数据DD将符合规格书的要求。
根据上述实施例，为符合通信系统3所定义的频率ppm范围，PLL 22可根据主机时钟信号clkr导出的精确时钟信号clkref_b产生输出时钟信号clkout。因此，如果装置31的时钟产生器20使用低成本元件，导致难以控制产生的时钟信号clkref_a符合所定义的频率ppm范围，则当基于时钟信号clkref_a产生的输出时钟信号clkout的频率不符合所定义的频率ppm范围时，PLL 22可切换至根据精确时钟信号clkref_b产生输出时钟信号clkout，用于数据传输，由此，输出时钟信号clkout的频率也符合所定义的频率ppm范围。因此，装置发射器310传输的装置数据DD将符合通信系统3规格书的要求。
参考图4，图4展示通信系统的另一示例实施例。切换信号ref_sw可进一步提供至分频器312。在一些实施例中，如图4所示，为避免不需要的暂态响应(transient response)造成装置数据DD不稳定，在PLL 22切换至根据精确时钟信号clkref_b产生输出时钟信号clkout之前，切换信号ref_sw可以重置(reset)分频器312。
图5展示时钟信号clkref_a、精确时钟信号clkref_b、时钟信号clkref_c和切换信号ref_sw的波形图，其中时钟信号clkref_c表示MUX 21的输出。在PLL 22切换至根据精确时钟信号clkref_b产生输出时钟信号clkout之前，切换信号ref_sw处于低电平以重置分频器312，使得精确时钟信号clkref_b的电平不随主机时钟信号clkr改变、而是保持在低电平。这时，MUX 21输出的时钟信号clkref_c的相位随时钟信号clkref_a改变。换言之，这时MUX 21选择时钟信号clkref_a作为时钟信号clkref_c，以输出至PLL 22。当切换信号ref sw控制MUX 21传输精确时钟信号clkref_b至PLL 22时，切换信号ref_sw同时切换至高电平，以停止重置分频器312的操作。分频器312可以正常运作，以根据主机时钟信号clkr产生精确时钟信号clkref_b。这时，时钟信号clkref_c的相位随精确时钟信号clkref_b改变，换言之，这时MUX 21选择精确时钟信号clkref_b作为时钟信号clkref_c，以输出至PLL 22。在一个实施例中，参考图5，切换信号ref_sw的电平的时序是在时钟信号clkref_a和精确时钟信号clkref_b的相位差较小时的时序。因此，从时钟信号clkref_a获得的时钟信号clkref_c的相位与从精确时钟信号clkref_b获得的时钟信号clkref_c的相位之间的改变也可以较小。因此，PLL 22的暂态响应较小，装置数据DD将是稳定的。在图5中，为清楚展示时钟信号clkref_c处时钟信号clkref_a与精确时钟信号clkref_b的切换，示出的时钟信号clkref_a和精确时钟信号clkref_b的脉冲宽度仅为举例，并不暗示时钟信号clkref_a与精确时钟信号clkref_b脉冲宽度的任何特定比例关系。
图6展示通信系统的另一示例实施例。在一些实施例中，如图6所示，时钟数据恢复电路314产生的主机时钟信号clkr直接提供至MUX 21。因此，可以省略图3或图4中的分频器312。MUX 21选择性传输主机时钟信号clkr或时钟信号clkref_a至PLL 22，以产生输出时钟信号clkout至装置发射器310。
任何熟习此项技术者，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视所附权利要求所界定者为准。

Claims (20)

1.一种时钟产生电路，用于发射器，其中该发射器根据输出时钟信号传输数据，该时钟产生电路包含：
时钟产生器，用于产生第一时钟信号；以及
锁相环，用于根据该第一时钟信号产生该输出时钟信号，其中，当根据该第一时钟信号产生的该输出时钟信号的频率不位于该发射器的规格书所要求的范围之内时，该锁相环切换至根据第二时钟信号产生该输出时钟信号。
2.如权利要求1所述的时钟产生电路，其特征在于，更包含多任务器，该多任务器接收该第一时钟信号和该第二时钟信号，并根据切换信号传输该第一时钟信号或该第二时钟信号至该锁相环。
3.如权利要求2所述的时钟产生电路，其特征在于，该切换信号指示该多任务器起初传输该第一时钟信号至该锁相环，当该输出时钟信号的该频率不位于该发射器的该规格书所要求的该范围之内时，该切换信号指示该多任务器切换，以传输该第二时钟信号至该锁相环。
4.如权利要求1所述的时钟产生电路，其特征在于，该第二时钟信号的频率在该发射器的该规格书所要求的该范围之内。
5.如权利要求1所述的时钟产生电路，其特征在于该时钟产生器由板上时钟源实现。
6.如权利要求1所述的时钟产生电路，其特征在于，该第二时钟信号是由该时钟产生电路之外的外部装置提供的。
7.一种与主机通信的装置，包含：
接收器，用于从该主机接收并恢复主机数据，以产生主机时钟信号；
锁相环，用于根据该主机时钟信号产生输出时钟信号；以及
发射器，用于根据该输出时钟信号传输装置数据。
8.如权利要求7所述的与该主机通信的装置，其特征在于，更包含：
时钟产生器，用于产生本地时钟信号；
其中，在该接收器接收该主机数据之前，该锁相环根据该本地时钟信号产生该输出时钟信号；以及
其中，在该接收器接收该主机数据之后，当根据该本地时钟信号产生的该输出时钟信号的频率不位于该发射器的规格书所要求的范围之内时，该锁相环切换至根据该主机时钟信号产生该输出时钟信号。
9.如权利要求8所述的与该主机通信的装置，其特征在于，更包含多任务器，该多任务器接收该本地时钟信号和由该主机时钟信号导出的参考时钟信号，并根据切换信号传输该参考时钟信号或该本地时钟信号至该锁相环。
10.如权利要求9所述的与该主机通信的装置，其特征在于，更包含分频器，用于接收该主机时钟信号并对该主机时钟信号分频，以产生该参考时钟信号。
11.如权利要求10所述的与该主机通信的装置，其特征在于，在该锁相环切换至根据该主机时钟信号产生该输出时钟信号之前，该切换信号重置该分频器。
12.如权利要求8所述的与该主机通信的装置，其特征在于，更包含多任务器，该多任务器接收该本地时钟信号和该主机时钟信号，并根据切换信号传输该主机时钟信号或该本地时钟信号至该锁相环。
13.如权利要求8所述的与该主机通信的装置，其特征在于，该时钟产生器由板上时钟源实现。
14.如权利要求7所述的与该主机通信的装置，其特征在于，该主机时钟信号的频率在该发射器的该规格书所要求的该范围之内。
15.如权利要求7所述的与该主机通信的装置，其特征在于，该接收器包含时钟数据恢复电路，用于恢复该主机数据以产生该主机时钟信号。
16.一种通信系统，包含：
主机，包含主机发射器和主机接收器，其中该主机发射器用于传输主机数据；以及
装置，用于与该主机通信并接收该主机数据，该装置包含装置接收器、锁相环和装置发射器，其中，该装置接收器用于接收并恢复该主机数据，以产生主机时钟信号；该锁相环用于根据该主机时钟信号产生输出时钟信号；该装置发射器用于根据该输出时钟信号传输装置数据至该主机发射器。
17.如权利要求16所述的通信系统，其特征在于，该装置更包含：
时钟产生器，用于产生本地时钟信号；
其中，在该装置接收器从该主机发射器接收该主机数据之前，该锁相环根据该本地时钟信号产生该输出时钟信号；以及
其中，在该装置接收器从该主机发射器接收该主机数据之后，当根据该本地时钟信号产生的该输出时钟信号的频率不位于该发射器的规格书所要求的范围之内时，该锁相环切换至根据该主机时钟信号产生该输出时钟信号。
18.如权利要求17所述的通信系统，其特征在于，更包含多任务器，该多任务器接收该本地时钟信号和由该主机时钟信号导出的参考时钟信号，并根据切换信号传输该参考时钟信号或该本地时钟信号至该锁相环。
19.如权利要求17所述的通信系统，其特征在于，该装置更包含多任务器，该多任务器接收该本地时钟信号和该主机时钟信号，并根据切换信号传输该主机时钟信号或该本地时钟信号至该锁相环。
20.如权利要求17所述的通信系统，其特征在于，该时钟产生器由板上时钟源实现。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101902321A (zh) * 2010-08-13 2010-12-01 中兴通讯股份有限公司 时钟管理方法和系统

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103033739A (zh) * 2012-12-20 2013-04-10 天津联芯科技有限公司 可程控的纳米级别集成电路内置自检控制器
US9025713B2 (en) 2013-10-04 2015-05-05 M31 Technology Corporation Method for portable device processing data based on clock extracted from data from host
US9749125B2 (en) 2014-12-12 2017-08-29 Analog Devices Global Apparatus and method for clock generation
US9559834B1 (en) * 2015-01-26 2017-01-31 Altera Corporation Multi-rate transceiver circuitry

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0719445B2 (ja) * 1987-12-17 1995-03-06 パイオニア株式会社 記録再生用クロック生成回路
JPH05204634A (ja) * 1991-08-29 1993-08-13 Internatl Business Mach Corp <Ibm> マイクロプロセツサ回路
US5319680A (en) * 1991-09-03 1994-06-07 The Whitaker Corporation Phase locked loop synchronization system for use in data communications
US5483201A (en) * 1993-09-30 1996-01-09 At&T Corp. Synchronization circuit using a high speed digital slip counter
DE4336239A1 (de) * 1993-10-23 1995-04-27 Sel Alcatel Ag Schaltungsanordnung für einen Taktgenerator
US6141769A (en) * 1996-05-16 2000-10-31 Resilience Corporation Triple modular redundant computer system and associated method
US6337589B1 (en) * 1997-09-11 2002-01-08 Mitsubishi Denki Kabushiki Kaisha Phase-lock loop with independent phase and frequency adjustments
US6218876B1 (en) * 1999-01-08 2001-04-17 Altera Corporation Phase-locked loop circuitry for programmable logic devices
US6359945B1 (en) * 1999-01-25 2002-03-19 Sun Microsystems, Inc. Phase locked loop and method that provide fail-over redundant clocking
DE50001580D1 (de) * 1999-09-22 2003-04-30 Siemens Ag Integrierter schaltkreis mit zumindest zwei taktsystemen
US6297705B1 (en) * 2000-02-23 2001-10-02 Cypress Semiconductor Corp. Circuit for locking an oscillator to a data stream
US6606365B1 (en) * 2000-03-02 2003-08-12 Lsi Logic Corporation Modified first-order digital PLL with frequency locking capability
JP2002101316A (ja) * 2000-09-26 2002-04-05 Mitsubishi Electric Corp クロック生成回路及び画像表示装置
US20020075981A1 (en) * 2000-12-20 2002-06-20 Benjamim Tang PLL/DLL dual loop data synchronization
JP2002230915A (ja) * 2001-02-05 2002-08-16 Sanyo Electric Co Ltd Ｐｌｌ回路
US7194059B2 (en) * 2001-08-17 2007-03-20 Zarlink Semiconductor, Inc. Method and apparatus for skip-free retiming transmission of digital information
US7082177B2 (en) * 2001-11-28 2006-07-25 Agere Systems Inc. Methods and devices for improving the switching times of PLLs
TW561694B (en) * 2002-09-13 2003-11-11 Winbond Electronics Corp Phase locked loop operating method and apparatus
US7263153B2 (en) * 2002-10-09 2007-08-28 Marvell International, Ltd. Clock offset compensator
US8138972B2 (en) * 2003-09-02 2012-03-20 Csr Technology Inc. Signal processing system for satellite positioning signals
JP4545510B2 (ja) 2004-07-30 2010-09-15 パナソニック株式会社 同期追従装置
KR100611512B1 (ko) * 2004-12-07 2006-08-11 삼성전자주식회사 적응 주파수 조절기, 적응 주파수 조절기를 포함한 위상고정 루프
US20060119443A1 (en) 2004-12-08 2006-06-08 Via Technologies Inc. Damping coefficient variation mechanism in a phase locked loop
US7408420B2 (en) 2005-09-27 2008-08-05 Intel Corporation Multi mode clock generator
CN1953332B (zh) 2005-10-17 2011-01-12 联芯科技有限公司 时钟发生器和使用该时钟发生器的通信终端
KR100710127B1 (ko) * 2006-03-17 2007-04-20 지씨티 세미컨덕터 인코포레이티드 지연 동기 루프를 이용한 클록 생성기 및 클록 생성 방법
US7573420B2 (en) * 2007-05-14 2009-08-11 Infineon Technologies Ag RF front-end for a radar system
US7839965B2 (en) * 2006-11-21 2010-11-23 Agere Systems Inc. High-speed serial data link with single precision clock source
TWI326982B (en) * 2007-03-14 2010-07-01 Richtek Technology Corp Frequency jittering control circuit and method for the same
US7671634B2 (en) * 2007-07-30 2010-03-02 Hewlett-Packard Development Company, L.P. Redundant clock switch circuit

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101902321A (zh) * 2010-08-13 2010-12-01 中兴通讯股份有限公司 时钟管理方法和系统

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