KR100710127B1 - 지연 동기 루프를 이용한 클록 생성기 및 클록 생성 방법 - Google Patents

지연 동기 루프를 이용한 클록 생성기 및 클록 생성 방법 Download PDF

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Abstract

본 발명은 클록 생성기 및 클록 생성 방법에 관한 발명으로서, 보다 구체적으로 지연 동기 루프(delay locked loop, 이하 DLL이라 함)를 이용한 클록 생성기 및 클록 생성 방법에 관한 발명이다.
본 발명은 제어신호에 대응하는 주파수를 가지는 제1 클록 신호를 생성하는 제1 수정 발진기; 상기 제1 클록 신호로부터 상기 제1 클록 신호의 주파수보다 높은 주파수를 가지는 제2 클록 신호를 생성하는 주파수 곱셈 기능을 가진 지연 동기 루프; 상기 제2 클록 신호로부터 상기 제2 클록 신호의 주파수보다 낮은 주파수를 가지는 제3 클록 신호를 생성하는 주파수 분할기; 제4 클록 신호를 생성하는 제2 수정 발진기; 및 상기 제3 클록 신호 및 상기 제4 클록 신호 사이의 위상 차 및 주파수 차에 대응하는 상기 제어신호를 생성하는 위상 주파수 검출기를 포함하는 클록 생성기를 제공한다.

Description

지연 동기 루프를 이용한 클록 생성기 및 클록 생성 방법{clock generator and clock generating method using delay locked loop}
도 1은 본 발명의 실시예에 의한 DLL 클록 생성기를 나타내는 도면이다.
도 2는 도 1의 클록 생성기에 채용된 주파수 곱셈 기능을 가지는 지연 동기 루프의 일례를 나타내는 도면이다.
도 3은 도 2의 지연 동기 루프에 채용된 전압 제어 지연선의 일례를 나타내는 도면이다.
도 4는 도 2의 지연 동기 루프에 채용된 주파수 곱셈기의 일례를 나타내는 도면이다.
도 5는 도 4에 표현된 각종 신호들은 도시한 도면이다.
도 6은 도 2의 지연 동기 루프에 채용된 주파수 곱셈기의 다른 예를 나타내는 도면이다.
*도면의 주요 부분에 부호의 설명*
XO1 : 제1 수정 발진기 XO2 : 제2 수정 발진기
100 : 주파수 곱셈 기능을 가진 지연 동기 루프
200 : 주파수 분할기 300 : 위상 주파수 검출기
110 : 위상 검출기 120 : 루프 필터
130 : 전압 제어 지연선 140 : 주파수 곱셈기
본 발명은 클록 생성기 및 클록 생성 방법에 관한 발명으로서, 보다 구체적으로 지연 동기 루프(delay locked loop, 이하 DLL이라 함)를 이용한 클록 생성기 및 클록 생성 방법에 관한 발명이다.
클록 생성기는 마이크로 프로세서(microprocessor), 디지털 신호 처리기(digital signal processor) 및 기타 집적 회로 등에 시스템 클록을 제공하기 위하여 널리 사용되고 있다. 클록 생성기의 종래기술로서, 위상 동기 루프(phase locked loop, 이하 PLL이라 함)를 이용한 클록 생성기가 널리 사용되어 왔다. PLL 클록 생성기는 일반적으로 주파수 발진기(frequency generator)에서 전달되는 클록 신호와 주파수 분할기(frequency divider)에서 출력되는 클록 신호의 위상차를 검출하는 위상 검출기(phase detector), 상기 위상 검출기에서 검출된 위상차의 고주파 성분을 제거하는 루프 필터(loop filter), 루프 필터에서 출력되는 위상차에 따라 출력 클록 신호의 주파수를 변경하는 전압 제어 발진기(voltage controlled oscillator), 및 상기 출력 클록 신호의 주파수를 N(N은 자연수)으로 나누어 출력 하는 주파수 분할기(frequency divider)를 포함한다. 이러한, PLL 클록 생성기는 주파수 분할기를 포함함으로써, 출력 클록 신호의 주파수가 입력 클록 신호의 주파수의 N배가 된다는 장점이 있다. 또한, 주파수 분할기는 카운터를 이용하여 구현될 수 있으므로, 그 구현이 단순하고 N 값의 변경이 용이하다는 장점이 있다. 그러나, PLL 클록 생성기에 사용되는 전압 제어 발진기는 정궤환(positive feedback) 회로이므로, 공급 전압의 잡음이 증가하면 위상 잡음이 비교적 크게 증가하여 복원된 클록 신호의 위상 잡음이 증가한다는 문제점이 있다.
이러한 PLL 클록 생성기의 문제점을 해결하기 위하여 DLL 클록 생성기가 연구되어 왔다. DLL 클록 생성기는 일반적으로 주파수 발진기에서 전달되는 클록 신호와 전압 제어 지연 선(voltage controlled delay line)에서 출력되는 출력 클록 신호의 위상차를 검출하는 위상 검출기(phase detector), 위상 검출기에서 검출된 위상차의 고주파 성분을 제거하는 루프 필터(loop filter), 루프 필터에서 출력되는 위상차에 따라 입력 클록 신호의 지연을 변경한 출력 클록 신호를 생성하는 전압 제어 지연 선을 포함한다. 이러한 DLL 클록 생성기는 전압 제어 발진기를 포함하지 아니하므로, 상술한 PLL 클록 생성기에서 발생하는 문제점이 발생하지 아니한다는 장점이 있다. 그러나, DLL 클록 생성기는 주파수 발진기에서 전달되는 클록 신호와 동일한 주파수만을 가지는 출력 클록 신호를 생성할 수 있다는 문제점이 존재한다. 이러한 문제점을 해결한 DLL 클록 생성기의 종래기술로서 미국 공개 공보 제2004/0008063호(발명의 명칭 : Delay locked loop clock generator)에 개시된 기술이 있다. 이 문헌에는 전압 제어 지연 선(voltage controlled delay line)에서 출력되는 서로 다른 지연을 가지는 복수의 클록 신호들을 이용하여 주파수 발진기에서 전달되는 클록 신호의 주파수의 N/2배의 주파수를 가지는 클록 신호를 출력하는 주파수 곱셈기를 더 구비함으로써, 상술한 문제점을 해결하였다. 여기에서, N은 전압 제어 지연 선에 포함된 지연 셀(cell)의 개수를 의미한다. 그러나, 이 공개 문헌에 개시된 기술은 N/2배의 주파수를 얻기 위해서는 N개의 지연 셀을 필요로 하고, 또한 주파수 곱셈기에 포함된 트랜지스터의 개수는 N에 비례하여 증가한다는 문제점이 있다. 즉, PLL 클록 생성기의 주파수 분할기의 복잡도는 근사적으로 log2N에 비례하여 증가하나, 상기 공개 문헌에 개시된 기술에 포함된 주파수 곱셈기의 복잡도는 N에 비례하여 증가한다는 문제점이 있다. 따라서, 상기 공개 문헌에 개시된 주파수 발진기는 다양한 주파수를 만들기 위해서는 매우 많은 트랜지스터를 필요로 한다는 문제점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 상기한 문제점들을 해결하기 위한 것으로서, 전압 제어 발진기를 사용하지 아니하므로 공급 전압의 위상 잡음에 의한 영향을 비교적 적게 받는 DLL 클록 생성기 및 클록 생성 방법을 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 하드웨어의 복잡도를 증가시키지 아니하면서도, 다양하고 정확한 주파수를 가진 클록 신호를 생성할 수 있는 DLL 클록 생성기 및 클록 생성 방법을 제공하는 것이다.
상술한 목적을 달성하기 위한 기술적 수단으로서, 본 발명의 제 1 측면은 제어신호에 대응하는 주파수를 가지는 제1 클록 신호를 생성하는 제1 수정 발진기; 상기 제1 클록 신호로부터 상기 제1 클록 신호의 주파수보다 높은 주파수를 가지는 제2 클록 신호를 생성하는 주파수 곱셈 기능을 가진 지연 동기 루프; 상기 제2 클록 신호로부터 상기 제2 클록 신호의 주파수보다 낮은 주파수를 가지는 제3 클록 신호를 생성하는 주파수 분할기; 제4 클록 신호를 생성하는 제2 수정 발진기; 및 상기 제3 클록 신호 및 상기 제4 클록 신호 사이의 위상 차 및 주파수 차에 대응하는 상기 제어신호를 생성하는 위상 주파수 검출기를 포함하는 클록 생성기를 제공한다.
본 발명의 제 2 측면은 (a) 주파수 곱셈 기능을 가진 지연 동기 루프를 이용하여 제1 클록 신호로부터 상기 제1 클록 신호의 주파수보다 높은 주파수를 가지는 제2 클록 신호를 생성하는 단계; (b) 상기 제2 클록 신호로부터 상기 제2 클록 신호의 주파수보다 낮은 주파수를 가지는 제3 클록 신호를 생성하는 단계; 및 (c) 제4 클록 신호 및 상기 제3 클록 신호 사이의 위상 차 및 주파수 차에 응답하여 상기 제1 클록 신호의 주파수를 변경하는 단계를 포함하는 클록 생성 방법을 제공한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명 한다. 그러나, 본 발명의 실시예들은 여러가지 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인하여 한정되는 식으로 해석되어서는 안된다. 본 발명의 실시예들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되는 것이다.
도 1은 본 발명의 실시예에 의한 DLL 클록 생성기를 나타내는 도면이다. 도 1을 참조하면, 클록 생성기는 제1 수정 발진기(XO1), 주파수 곱셈 기능을 가진 지연 동기 루프(100), 주파수 분할기(200), 제2 수정 발진기(XO2) 및 위상 주파수 검출기(phase frequency detector, 300)를 포함한다.
제1 수정 발진기(XO1)는 제어신호(Ctrl)에 대응하는 주파수를 가지는 제1 클록 신호(Cxo1)를 생성한다. 바람직하게, 제1 수정 발진기(XO1)의 주파수 동작 범위(dynamic range)는 제2 수정 발진기(XO2)의 주파수 동작 범위보다 넓다. 또한, 바람직하게 제1 수정 발진기(XO1)는 디지털 신호인 제어신호(Ctrl)에 따라 제1 클록 신호(Cxo1)의 주파수를 변경하는 디지털 제어 수정 발진기(digitally-controlled crystal oscillator) 또는 아날로그 신호인 제어신호(Ctrl)에 따라 제1 클록 신호(Cxo1)의 주파수를 변경하는 전압 제어 수정 발진기(voltage-controlled crystal oscillator)이다. 바람직하게 제1 클록 신호(Cxo1)의 주파수는 제4 클록 신호(Cxo2)의 주파수의 10배 이상이다.
주파수 곱셈 기능을 가진 지연 동기 루프(100)는 제1 클록 신호(Cxo1)로부터 제1 클록 신호(Cox1)의 주파수보다 높은 주파수를 가지는 제2 클록 신호(Cout)를 생성한다. 제2 클록 신호(Cout)는 얻고자 하는 클록 생성기 출력 클록 신호이다. 바람직하게, 제2 클록 신호(Cout)의 주파수는 제1 클록 신호의 주파수의 M배이다. 바람직하게 M은 가변 가능(programmable)하다. 일례로 지연 동기 루프(100)가 상술한 미국 공개 공보 제2004/0008063호에 개시된 주파수 곱셈기를 포함하는 경우 M은 (N/2)에 해당하는 값을 가질 수 있다. 여기에서 N은 지연 셀의 개수를 의미한다.
주파수 분할기(200)는 제2 클록 신호(Cout)로부터 제2 클록 신호(Cout)의 주파수보다 낮은 주파수를 가지는 제3 클록 신호(Cdiv)를 생성한다. 바람직하게, 제3 클록 신호(Cdiv)의 주파수는 제2 클록 신호의 주파수를 K로 나눈 값에 해당하는 값을 가진다. 바람직하게 K는 가변 가능(programmable)하다. 주파수 분할기(200)는 일례로 카운터(미도시)를 이용하여 구현될 수 있으며, 이 경우, K는 자연수에 해당한다.
제2 수정 발진기(XO2)는 제4 클록 신호(Cxo2)를 생성한다. 바람직하게, 제2 수정 발진기(XO2)는 온도에 따른 제4 클록 신호(Cxo2)의 주파수 변화를 방지하는 온도 보상 수정 발진기(temperature-compensated crystal oscillator)이다.
위상 주파수 검출기(300)는 제3 클록 신호(Cdiv) 및 제4 클록 신호(Cxo2) 사이의 위상 차 및 주파수 차에 대응하는 제어신호(Ctrl)를 생성한다.
이와 같은 구성을 가지는 본 발명의 실시예에 의한 클록 생성기는 미국 공개 공보 제2004/0008063호에 개시된 클록 생성기에 비하여, 하드웨어의 크기를 크게 증가시키지 아니하면서도 다양한 주파수를 가지는 제2 클록 신호(Cout) 즉 출력 클록 신호를 생성할 수 있다는 장점이 있다.
일례로, 425MHz의 클록 신호와 601MHz의 클록 신호를 생성할 필요가 있다고 가정하자. 미국 공개 공보 제2004/0008063호에 개시된 클록 생성기에 의하는 경우, 1202개의 지연 셀을 포함하는 지연 동기 루프와 1MHz의 주파수 발진기를 이용하면 425MHz의 클록 신호와 601MHz의 클록 신호를 생성할 수 있다. 그러나, 이와 같이 구성하는 경우 많은 수의 지연 셀을 포함하므로, 하드웨어의 복잡도를 크게 증가시키는 문제점이 발생한다. 또한, 미국 공개 공보 제2004/0008063호에 개시된 클록 생성기에 의하는 경우, 12개의 지연 셀을 포함하는 지연 동기 루프와 100MHz~110MHz 동작 범위를 가지는 주파수 발진기를 이용하면 425MHz의 클록 신호와 601MHz의 클록 신호를 생성할 수 있다. 즉, 주파수 발진기의 출력 주파수를 (425MHz/4)로 설정하고, 8개의 지연 셀(M=4에 해당)을 이용하면 425MHz를 만들 수 있으며, 주파수 발진기의 출력 주파수를 (601MHz/6)으로 설정하고, 12개의 지연 셀(M=6에 해당)을 이용하면 601MHz를 만들 수 있다. 그러나, 이와 같이 구성하는 경우, 주파수 발진기의 출력 주파수를 정확히 (425MHz/4) 및 (601MHz/6)으로 설정하기 어려우므로, 생성된 클록 신호의 주파수가 정확하지 아니하다는 문제점이 발생한다.
이에 반하여, 본 발명의 실시예에 의한 클록 생성기에 의하는 경우, 100MHz~110MHz 동작 범위를 가지는 제1 수정 발진기(XO1)와 정확히 1MHz의 클록 신호를 출력하는 제2 수정 발진기(XO2)를 이용하면, 하드웨어의 복잡도를 증가시키지 아니하면서도 정확한 주파수를 가지는 출력 클록 신호를 생성할 수 있다. 즉, M을 4로 설정하고, K를 425로 설정하면, 제어 신호(Ctrl)에 의하여 제1 클록 신호 (Cxo1)의 주파수는 자동적으로 (425MHz/4)의 값을 가지게 되고, 결과적으로 출력 클록 신호 즉 제2 클록 신호(Cout)는 425MHz의 값을 가지게 된다. 또한, M을 6으로 설정하고, K를 601로 설정하면, 제어 신호(Ctrl)에 의하여 제1 클록 신호(Cxo1)의 주파수는 자동적으로 (601MHz/6)의 값을 가지게 되고, 결과적으로 출력 클록 신호 즉 제2 클록 신호(Cout)는 601MHz의 값을 가지게 된다. 이와 같이 M은 최대 6의 값을 가지므로, 지연 동기 루프의 복잡도는 그다지 증가하지 아니한다. 또한, 제2 클록 신호(Cout)의 주파수의 정확도는 정확한 주파수를 공급하는 제2 수정 발진기에 의하여 유지된다. 즉, 본 발명의 실시예에 의한 클록 생성기는 넓은 동작 범위를 가지는 제1 수정 발진기(XO1)와 정확한 동작 주파수를 가지는 제2 수정 발진기(XO2)를 이용함으로써, 넓은 동작 범위와 정확한 주파수를 동시에 만족하는 출력 클록 신호를 얻을 수 있다.
또한, 본 발명의 실시예에 의한 클록 생성기는 출력 클록 신호 즉 제2 클록 신호(Cout)의 주파수의 정확도가 정확한 주파수를 공급하는 제2 수정 발진기(XO2)에 의하여 유지된다는 장점을 가진다. 보다 구체적으로, 폐루프 제어(closed loop control)에 의하여 제2 클록 신호(Cout)의 주파수는 제2 수정 발진기(XO2)에서 출력되는 제4 클록 신호(Cxo2)의 주파수의 K배에 해당하는 값을 가지게 된다. 제2 수정 발진기(XO2)는 정확한 주파수를 가지는 제4 클록 신호(Cxo2)를 공급하므로, 이 클록 신호의 주파수의 K배의 주파수를 가지는 제2 클록 신호(Cout) 역시 정확한 주파수를 가질 수 있다.
또한, 본 발명의 실시예에 의한 클록 생성기는 출력 클록 신호 즉 제2 클록 신호(Cout)의 동작 범위가 매우 넓다는 장점을 가진다. 일례로, 1~5GHz의 넓은 동작 범위를 가지는 출력 클록 신호 즉 제2 클록 신호(Cout)를 얻고자 하는 경우에, 100~110MHz의 동작범위를 가지는 제1 수정 발진기(XO1)와 10~50배의 주파수 곱셈을 수행할 수 있는 지연 동기 루프(100)를 사용하면 된다. 보다 구체적으로, 제1 클록 신호(Cxo1)의 동작 범위가 100~110MHz이므로, M을 10으로 설정하면 주파수가 1.0~1.1GHz 사이에 위치하는 제2 클록 신호(Cout)을 얻을 수 있다. 만일, 제2 수정 발진기(XO2)에서 생성되는 제4 클록 신호(Cxo2)의 주파수가 1MHz이라면, 주파수 분할기(200)의 K를 1000으로 설정하면 제2 클록 신호(Cout)가 1.000GHz가 되고, K를 1001로 설정하면, 제2 클록 신호(Cout)가 1.001GHz가 되고, K를 1100로 설정하면, 제2 클록 신호(Cout)가 1.100GHz가 된다. 즉, 1.0GHz~1.1GHz의 동작 범위를 가지고, 그 주파수가 K에 따라 변화하는 제2 클록 신호(Cout)를 얻을 수 있다. 또한, M을 11로 설정하면, 1.1GHz~1.2GHz의 동작 범위를 가지고, 그 주파수가 K에 따라 변화하는 제2 클록 신호(Cout)를 얻을 수 있다. 또한, M을 49로 설정하면, 4.9GHz~5.0GHz의 동작 범위를 가지고, 그 주파수가 K에 따라 변화하는 제2 클록 신호(Cout)를 얻을 수 있다. 이와 같이, M을 가변시킴으로써, 1.0~5.0GHz의 동작범위를 가지는 제2 클록 신호(Cout)를 얻을 수 있다.
또한, 본 발명의 실시예에 의한 클록 생성기는 출력 클록 신호 즉 제2 클록 신호(Cout)의 해상도(resolution)를 매우 높일 수 있다는 장점을 가진다. 상술한 1~5GHz의 동작 범위를 가지는 예를 참조하면, 제2 수정 발진기(XO2)에서 생성되는 제4 클록 신호(Cxo2)의 주파수가 1MHz이라면 1MHz 단위로 주파수를 생성할 수 있 다. 즉, 1.000GHz, 1.001GHz, 1.002GHz, ..., 5.000GHz의 주파수를 생성할 수 있다. 이때, K는 1000~5000의 범위 내에서 변경 가능하여야 한다. 만일 해상도를 10배 증가시키고 싶은 경우 단순히 0.1MHz의 주파수를 생성하는 제2 수정 발진기(XO2)를 사용하고, K를 10000~50000의 범위 내에서 변경 가능한 주파수 분할기(200)를 사용하면 된다. 주파수 분할기(200)의 하드웨어의 복잡도는 K를 증가시켜도 크게 증가하지 아니하므로, 이와 같이 구성하면, 전체적인 하드웨어의 복잡도를 크게 증가시키지 않으면서 해상도를 증가시킬 수 있다.
도 2는 도 1의 클록 생성기에 채용된 주파수 곱셈 기능을 가지는 지연 동기 루프의 일례를 나타내는 도면이다. 도 2를 참조하면, 지연 동기 루프는 위상 검출기(110), 루프 필터(120), 전압 제어 지연선(130) 및 주파수 곱셈기(140)을 포함한다.
위상 검출기(110)는 제1 클록 신호(Cxo1) 및 제5 클록 신호(Cxo1_D)의 위상차(P_ERR)를 구한다.
루프 필터(120)는 위상차(P_ERR)를 입력받아 위상차(P_ERR)로부터 고주파 성분을 제거하여 출력한다.
전압 제어 지연선(130)은 제1 클록 신호(Cxo1)를 지연시킴으로써 생성된 복수의 제6 클록 신호(A1, A2, ..., A8) 중 적어도 일부분을 출력한다. 도면에는 복수의 제6 클록 신호(A1, A2, ..., A8) 모두가 주파수 곱셈기(140)로 출력되는 예가 표현되어 있으나, 복수의 제6 클록 신호(A1, A2, ..., A8) 중 일부분 가령 A1 내지 A4만이 주파수 곱셈기(140)로 출력될 수도 있다. 복수의 제6 클록 신호(A1, A2, ..., A8)의 지연은 고주파 성분이 제거된 위상차(R_ERR_L)에 응답하여 변경되며, 제5 클록 신호(Cxo1_D)는 복수의 제6 클록 신호(A1, A2, ..., A8) 중 선택된 어느 하나이다.
주파수 곱셈기(140)는 출력된 복수의 제6 클록 신호(A1, A2, ..., A8)로부터 제1 클록 신호(Cxo1)의 주파수보다 높은 주파수를 가지는 제2 클록 신호(Cout)를 생성한다.
도 3은 도 2의 지연 동기 루프에 채용된 전압 제어 지연선의 일례를 나타내는 도면이다. 도 3을 참조하면, 전압 제어 지연선은 복수의 제6 클록 신호(A1, A2, ..., A8)를 출력하는 직렬 연결된 복수의 지연 셀(D1, D2, ..., D8), 및 복수의 제6 클록 신호(A1, A2, ..., A8) 중 2개 이상의 신호(A4, A8)를 입력받아 입력된 신호들(A4, A8) 중 선택 신호(SEL)에 의하여 선택된 신호를 제5 클록 신호(Cxo1_D)로서 출력하는 다중화기(MUX)를 포함한다.
복수의 지연 셀(D1, D2, ..., D8) 각각의 지연은 고주파 성분이 제거된 위상차(P_ERR_L)에 응답하여 변경된다. 복수의 지연 셀(D1, D2, ..., D8) 중 첫째 지연 셀(D1)에는 제1 클록 신호(Cxo1)가 입력된다. 복수의 지연 셀(D1, D2, ..., D8) 각각은 인버터(inverter)일 수 있다.
도 3에 표현된 전압 제어 지연선은 이와 같은 구성을 가짐으로써, 선택 신호(SEL)에 따라, 각 지연 셀의 지연을 가변할 수 있으며, 결과적으로 M을 가변하여, 출력 클록 신호 즉 제2 클록 신호(Cout)의 주파수를 가변할 수 있다. 일례로, 선택 신호(SEL)에 의하여 A8이 다중화기(MUX)로부터 출력되는 경우에 비하여, 선택 신호(SEL)에 의하여 A4가 다중화기(MUX)로부터 출력되는 경우는 각 지연 셀에서 발생하는 지연이 커지고 따라서 M과 제2 클록 신호(Cout)의 주파수가 감소한다.
도 4는 도 2의 지연 동기 루프에 채용된 주파수 곱셈기의 일례를 나타내는 도면이다. 도 4를 참조하면, 주파수 곱셈기는 복수의 XOR 연산기(141) 및 OR 연산기(142)를 포함한다.
복수의 XOR 연산기(141)는 복수의 제6 클록 신호(A1, A2, A3, ..., A8)를 입력받아 인접한 2개의 클록 신호들끼리 배타적 논리합 연산을 수행한 결과(B1, B2, B3, B4)를 출력한다.
OR 연산기(142)는 복수의 XOR 연산기(141)에서 출력되는 신호들(B1, B2, B3, B4)을 논리합 연산을 수행한 결과를 제2 클록 신호(Cout)로서 출력한다.
따라서, 도 4에 표현된 주파수 곱셈기에서 출력되는 제2 클록 신호(Cout)은 수학식 1과 같은 값을 가진다.
Cout = (A1 XOR A2) OR (A3 XOR A4) OR ... OR (A(2m-1) XOR A(2m))
상기 수학식에서 A1 내지 A(2m)은 복수의 제6 클록 신호(A1, A2, ..., A8)를 의미하고, XOR 및 OR는 각각 배타적 논리합 및 논리합을 의미한다.
이후에 설명될 도 5를 참조하면 알 수 있듯이, XOR 연산기(141)에서 출력되는 신호들(B1, B2, B3, B4) 중 앞쪽의 반에 해당하는 신호들(B1, B2)은 뒤 뒤쪽의 반에 해당하는 신호들(B3, B4)과 동일하다. 따라서, 주파수 곱셈기에 있어서, XOR 연산기(141)들 중 뒤쪽의 반에 해당하는 신호들(B3, B4)을 출력하는 XOR 연산기(141)는 생략될 수도 있다.
도 5는 도 4에 표현된 각종 신호들은 도시한 도면이다. 도 5에는 복수의 제6 클록 신호(A1, A2, ..., A8), 복수의 XOR 연산기(141)에서 출력되는 신호들(B1, B2, B3, B4) 및 제2 클록 신호(Cout)가 표현되어 있다.
도 5를 참조하면, 생성된 제2 클록 신호(Cout)의 주기는 각 지연 셀에서 발생하는 지연의 2배에 해당한다. 따라서, 도 3에 표현된 방식으로 각 지연 셀의 지연을 가변하면, 제2 클록 신호(Cout)의 주기를 변경할 수 있다.
도 6은 도 2의 지연 동기 루프에 채용된 주파수 곱셈기의 다른 예를 나타내는 도면이다. 도 6을 참조하면, 주파수 곱셈기는 복수의 XNOR 연산기(143) 및 AND 연산기(144)를 포함한다.
복수의 XNOR 연산기(143)는 복수의 제6 클록 신호(A1, A2, A3, ..., A8)를 입력받아 인접한 2개의 클록 신호들끼리 배타적 논리합의 부정에 해당하는 연산을 수행한 결과(B1, B2, B3, B4)를 출력한다.
AND 연산기(144)는 복수의 XNOR 연산기(143)에서 출력되는 신호들(B1, B2, B3, B4)을 논리곱 연산을 수행한 결과를 제2 클록 신호(Cout)로서 출력한다.
따라서, 도 6에 표현된 주파수 곱셈기에서 출력되는 제2 클록 신호(Cout)은 수학식 2과 같은 값을 가진다.
Cout = (A1 XNOR A2) AND (A3 XNOR A4) AND ... AND (A(2m-1) XNOR A(2m))
상기 수학식에서 A1 내지 A(2m)은 복수의 제6 클록 신호(A1, A2, ..., A8)를 의미하고, XNOR 및 AND는 각각 배타적 논리합의 부정 및 논리곱을 의미한다.
XNOR 연산기(143)에서 출력되는 신호들(B1, B2, B3, B4) 중 앞쪽의 반에 해당하는 신호들(B1, B2)은 뒤 뒤쪽의 반에 해당하는 신호들(B3, B4)과 동일하다. 따라서, 주파수 곱셈기에 있어서, XNOR 연산기(143)들 중 뒤쪽의 반에 해당하는 신호들(B3, B4)을 출력하는 XNOR 연산기(143)는 생략될 수도 있다.
도 6에 표현된 주파수 곱셈기의 각종 신호들은 도 4 및 5로부터 쉽게 알 수 있으므로, 이에 대한 상세한 설명은 설명의 편의상 생략한다.
본 발명에 의한 DLL을 이용한 클록 생성기 및 클록 생성 방법은 전압 제어 발진기를 사용하지 아니하므로 공급 전압의 위상 잡음에 의한 영향을 비교적 적게 받는다는 장점이 있다.
또한, 본 발명에 의한 DLL을 이용한 클록 생성기 및 클록 생성 방법은 하드웨어의 복잡도를 증가시키지 아니하면서도, 다양하고 정확한 주파수를 가진 클록 신호를 생성할 수 있다는 장점이 있다.

Claims (18)

  1. 제어신호에 대응하는 주파수를 가지는 제1 클록 신호를 생성하는 제1 수정 발진기;
    상기 제1 클록 신호로부터 상기 제1 클록 신호의 주파수보다 높은 주파수를 가지는 제2 클록 신호를 생성하는 주파수 곱셈 기능을 가진 지연 동기 루프;
    상기 제2 클록 신호로부터 상기 제2 클록 신호의 주파수보다 낮은 주파수를 가지는 제3 클록 신호를 생성하는 주파수 분할기;
    제4 클록 신호를 생성하는 제2 수정 발진기; 및
    상기 제3 클록 신호 및 상기 제4 클록 신호 사이의 위상 차 및 주파수 차에 대응하는 상기 제어신호를 생성하는 위상 주파수 검출기를 포함하는 클록 생성기.
  2. 제1 항에 있어서,
    상기 제2 클록 신호는 얻고자하는 클록 생성기 출력 클록 신호인 클록 생성기.
  3. 제1 항에 있어서,
    상기 제1 수정 발진기의 주파수 동작 범위는 상기 제2 수정 발진기의 주파수 동작 범위보다 넓은 클록 생성기.
  4. 제1 항에 있어서,
    상기 제1 수정 발진기는 디지털 제어 수정 발진기이며,
    상기 제2 수정 발진기는 온도 보상 수정 발진기인 클록 생성기.
  5. 제1 항에 있어서,
    상기 제2 클록 신호의 주파수는 (상기 제1 클록 신호의 주파수 × M)이고,
    상기 제3 클록 신호의 주파수는 (상기 제2 클록 신호의 주파수 ÷ K)이고,
    상기 M 및 K는 가변 가능한 클록 생성기.
  6. 제1 항에 있어서,
    상기 제1 클록 신호의 주파수는 상기 제4 클록 신호의 주파수의 10배 이상인 클록 생성기.
  7. 제1 내지 제6 항 중 어느 한 항에 있어서,
    상기 지연 동기 루프는
    상기 제1 클록 신호 및 제5 클록 신호의 위상차를 구하는 위상 검출기;
    상기 위상차의 고주파 성분을 제거하는 루프 필터;
    상기 제1 클록 신호를 지연시킴으로써 생성된 복수의 제6 클록 신호 중 적어도 일부분을 출력하되, 상기 복수의 제6 클록 신호의 지연은 상기 고주파 성분이 제거된 위상차에 응답하여 변경되며, 상기 제5 클록 신호는 상기 복수의 제6 클록 신호 중 어느 하나인 전압 제어 지연선; 및
    상기 출력된 복수의 제6 클록 신호를 입력받아 상기 제1 클록 신호의 주파수보다 높은 주파수를 가지는 상기 제2 클록 신호를 생성하는 주파수 곱셈기를 포함하는 클록 생성기.
  8. 제7 항에 있어서,
    상기 전압 제어 지연선은 상기 복수의 제6 클록 신호를 출력하는 직렬 연결된 복수의 지연 셀; 및 상기 복수의 제6 클록 신호 중 2개 이상의 신호를 입력받아 입력된 신호들 중 선택 신호에 의하여 선택된 신호를 상기 제5 클록 신호로서 출력하는 다중화기를 포함하며,
    상기 복수의 지연 셀 각각의 지연은 상기 고주파 성분이 제거된 위상차에 응답하여 변경되며,
    상기 복수의 지연 셀 중 첫째 지연 셀에는 상기 제1 클록 신호가 입력되는 클록 생성기.
  9. 제7 항에 있어서,
    상기 주파수 곱셈기는 수학식
    Cout = (A1 XOR A2) OR (A3 XOR A4) OR ... OR (A(2m-1) XOR A(2m))
    에 해당하는 논리 연산을 수행하여 상기 제2 클록 신호를 생성하며, 상기 수학식에서 Cout은 상기 제2 클록 신호를 의미하고, 상기 A1 내지 A(2m)은 상기 복수 의 제6 클록 신호를 의미하고, 상기 XOR 및 상기 OR는 각각 배타적 논리합 및 논리합을 의미하는 클록 생성기.
  10. 제7 항에 있어서,
    상기 주파수 곱셈기는 수학식
    Cout = (A1 XNOR A2) AND (A3 XNOR A4) AND ... AND (A(2m-1) XNOR A(2m))
    에 해당하는 논리 연산을 수행하여 상기 제2 클록 신호를 생성하며, 상기 수학식에서 Cout은 상기 제2 클록 신호를 의미하고, 상기 A1 내지 A(2m)은 상기 복수의 제6 클록 신호를 의미하고, 상기 NXOR 및 상기 AND는 각각 배타적 논리합의 부정 및 논리곱을 의미하는 클록 생성기.
  11. (a) 주파수 곱셈 기능을 가진 지연 동기 루프를 이용하여 제1 클록 신호로부터 상기 제1 클록 신호의 주파수보다 높은 주파수를 가지는 제2 클록 신호를 생성하는 단계;
    (b) 상기 제2 클록 신호로부터 상기 제2 클록 신호의 주파수보다 낮은 주파수를 가지는 제3 클록 신호를 생성하는 단계; 및
    (c) 제4 클록 신호 및 상기 제3 클록 신호 사이의 위상 차 및 주파수 차에 응답하여 상기 제1 클록 신호의 주파수를 변경하는 단계를 포함하는 클록 생성 방법.
  12. 제11 항에 있어서,
    상기 제2 클록 신호는 얻고자 하는 출력 클록 신호인 클록 생성 방법.
  13. 제11 항에 있어서,
    상기 제1 클록 신호는 제1 수정 발진기에서 생성된 신호이며,
    상기 제4 클록 신호는 제2 수정 발진기에서 생성된 신호인 클록 생성 방법.
  14. 제13 항에 있어서,
    상기 제1 수정 발진기의 주파수 동작 범위는 상기 제2 수정 발진기의 주파수 동작 범위보다 넓은 클록 생성 방법.
  15. 제13 항에 있어서,
    상기 제1 수정 발진기는 디지털 제어 수정 발진기이며,
    상기 제2 수정 발진기는 온도 보상 수정 발진기인 클록 생성 방법.
  16. 제11 항에 있어서,
    상기 제1 클록 신호의 주파수는 상기 제4 클록 신호의 주파수의 10배 이상인 클록 생성 방법.
  17. 제11 항에 있어서,
    상기 제2 클록 신호의 주파수는 (상기 제1 클록 신호의 주파수 × M)이며,
    상기 제3 클록 신호의 주파수는 (상기 제2 클록 신호의 주파수 ÷ K)이며,
    상기 M 및 K는 가변 가능한 클록 생성 방법.
  18. 제11 내지 제17 항 중 어느 한 항에 있어서,
    상기 (a) 단계는
    (a1) 상기 제1 클록 신호 및 제5 클록 신호의 위상차를 구하는 단계;
    (a2) 상기 위상차의 고주파 성분을 제거하는 단계;
    (a3) 상기 제1 클록 신호를 지연시킴으로써 생성된 복수의 제6 클록 신호를 생성하되, 상기 복수의 제6 클록 신호의 지연은 상기 고주파 성분이 제거된 위상차에 응답하여 변경되며, 상기 제5 클록 신호는 상기 복수의 제6 클록 신호 중 어느 하나인 단계; 및
    (a4) 상기 복수의 제6 클록 신호 중 적어도 일부분으로부터 상기 제1 클록 신호의 주파수보다 높은 주파수를 가지는 상기 제2 클록 신호를 생성하는 단계를 포함하는 클록 생성 방법.
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7675332B1 (en) * 2007-01-31 2010-03-09 Altera Corporation Fractional delay-locked loops
US7573307B2 (en) * 2007-08-01 2009-08-11 Texas Instruments Incorporated Systems and methods for reduced area delay locked loop
US8619938B2 (en) * 2007-12-28 2013-12-31 Mediatek Inc. Clock generation devices and methods
US8451971B2 (en) * 2008-05-30 2013-05-28 Mediatek Inc. Communication systems, clock generation circuits thereof, and method for generating clock signal
US8526559B2 (en) * 2008-05-30 2013-09-03 Mediatek Inc. Communication systems and clock generation circuits thereof with reference source switching
TWI533138B (zh) * 2009-05-19 2016-05-11 慧榮科技股份有限公司 訊號產生裝置與訊號產生方法
JP2010271091A (ja) 2009-05-20 2010-12-02 Seiko Epson Corp 周波数測定装置
JP5517033B2 (ja) * 2009-05-22 2014-06-11 セイコーエプソン株式会社 周波数測定装置
JP5440999B2 (ja) 2009-05-22 2014-03-12 セイコーエプソン株式会社 周波数測定装置
JP5582447B2 (ja) 2009-08-27 2014-09-03 セイコーエプソン株式会社 電気回路、同電気回路を備えたセンサーシステム、及び同電気回路を備えたセンサーデバイス
JP5815918B2 (ja) 2009-10-06 2015-11-17 セイコーエプソン株式会社 周波数測定方法、周波数測定装置及び周波数測定装置を備えた装置
JP5876975B2 (ja) 2009-10-08 2016-03-02 セイコーエプソン株式会社 周波数測定装置及び周波数測定装置における変速分周信号の生成方法
JP5883558B2 (ja) 2010-08-31 2016-03-15 セイコーエプソン株式会社 周波数測定装置及び電子機器
KR101759437B1 (ko) 2016-04-21 2017-07-18 연세대학교 산학협력단 단일 포톤 계수 장치 및 그 방법
RU2724635C1 (ru) * 2016-12-19 2020-06-25 Телефонактиеболагет Лм Эрикссон (Пабл) Системы и способы для переключения опорных кварцевых генераторов для приемопередатчика беспроводного устройства
KR20210057416A (ko) * 2019-11-12 2021-05-21 삼성전자주식회사 무선 통신 장치 및 방법

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0659769A (ja) * 1992-06-26 1994-03-04 Internatl Business Mach Corp <Ibm> ディジタルコンピュータのクロック生成回路および方法
JPH0969859A (ja) * 1995-08-31 1997-03-11 Sanyo Electric Co Ltd Ｆｓｋ変調回路
JP2000339055A (ja) * 1999-05-27 2000-12-08 Hitachi Ltd 半導体集積回路装置
JP2002033657A (ja) * 2000-07-14 2002-01-31 Matsushita Electric Ind Co Ltd Ｐｌｌ回路
US6563354B1 (en) * 2000-03-22 2003-05-13 Cypress Semiconductor Corp. On-chip circuit to compensate output drive strength across process corners
US20040008063A1 (en) * 2002-07-10 2004-01-15 The Board Of Trustees Of The University Of Illinois Delay locked loop clock generator

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6765424B2 (en) * 2001-11-20 2004-07-20 Symmetricom, Inc. Stratum clock state machine multiplexer switching
JP4660076B2 (ja) * 2003-06-23 2011-03-30 ルネサスエレクトロニクス株式会社 クロック発生回路
US7102403B2 (en) * 2005-02-03 2006-09-05 Mediatek Incorporation Clock recovering circuit utilizing a delay locked loop for generating an output clock locked to an analog input signal and related method thereof

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0659769A (ja) * 1992-06-26 1994-03-04 Internatl Business Mach Corp <Ibm> ディジタルコンピュータのクロック生成回路および方法
JPH0969859A (ja) * 1995-08-31 1997-03-11 Sanyo Electric Co Ltd Ｆｓｋ変調回路
JP2000339055A (ja) * 1999-05-27 2000-12-08 Hitachi Ltd 半導体集積回路装置
US6563354B1 (en) * 2000-03-22 2003-05-13 Cypress Semiconductor Corp. On-chip circuit to compensate output drive strength across process corners
JP2002033657A (ja) * 2000-07-14 2002-01-31 Matsushita Electric Ind Co Ltd Ｐｌｌ回路
US20040008063A1 (en) * 2002-07-10 2004-01-15 The Board Of Trustees Of The University Of Illinois Delay locked loop clock generator

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