JPH0969859A - Ｆｓｋ変調回路 - Google Patents
Ｆｓｋ変調回路Info
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- JPH0969859A JPH0969859A JP7248701A JP24870195A JPH0969859A JP H0969859 A JPH0969859 A JP H0969859A JP 7248701 A JP7248701 A JP 7248701A JP 24870195 A JP24870195 A JP 24870195A JP H0969859 A JPH0969859 A JP H0969859A
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- JP
- Japan
- Prior art keywords
- circuit
- frequency
- clock pulse
- phase
- transmission data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】
【課題】 周波数精度が高く、然も連続した位相で周波
数の切換えが行なわれるＦＳＫ変調回路を提供する。 【解決手段】 ＦＳＫ変調回路は、送信データの周波数
Ｆのｍ倍(但しｍは正の整数)の発振周波数を有する水晶
発振器１と、水晶発振器１から出力される第１クロック
パルスを分周比１／ｍで分周するｍ分周回路２と、ＶＣ
Ｏ３と、ＶＣＯ３から得られる第２クロックパルスを分
周比１／ｎ(但しｎは正の整数、且つｎ≠ｍ)で分周する
ｎ分周回路４と、両分周回路から出力される２つの信号
の位相を比較して、位相差が０となる様にＶＣＯ３の発
振周波数を調整するＰＬＬ回路５と、ＰＬＬ回路５によ
る位相比較時点で送信データをラッチするラッチ回路６
と、ラッチされたデータの論理に従って第１及び第２ク
ロックパルスの何れか一方を選択し、出力する選択回路
７を具えている。
数の切換えが行なわれるＦＳＫ変調回路を提供する。 【解決手段】 ＦＳＫ変調回路は、送信データの周波数
Ｆのｍ倍(但しｍは正の整数)の発振周波数を有する水晶
発振器１と、水晶発振器１から出力される第１クロック
パルスを分周比１／ｍで分周するｍ分周回路２と、ＶＣ
Ｏ３と、ＶＣＯ３から得られる第２クロックパルスを分
周比１／ｎ(但しｎは正の整数、且つｎ≠ｍ)で分周する
ｎ分周回路４と、両分周回路から出力される２つの信号
の位相を比較して、位相差が０となる様にＶＣＯ３の発
振周波数を調整するＰＬＬ回路５と、ＰＬＬ回路５によ
る位相比較時点で送信データをラッチするラッチ回路６
と、ラッチされたデータの論理に従って第１及び第２ク
ロックパルスの何れか一方を選択し、出力する選択回路
７を具えている。
Description
【０００１】
【発明の属する技術分野】本発明は、送信データに周波
数偏移(ＦＳＫ：Frequency Shift Keying)変調を施すた
めのＦＳＫ変調回路に関するものである。
数偏移(ＦＳＫ：Frequency Shift Keying)変調を施すた
めのＦＳＫ変調回路に関するものである。
【０００２】
【従来の技術】例えばケーブルテレビジョン(ＣＡＴＶ)
放送方式では、放送局と各家庭が通信ケーブルにより相
互に接続され、放送局にて映像データや各種のデータに
ＦＳＫ変調を施した上、該ＦＳＫ変調信号が通信ケーブ
ルを介して各家庭へ送信されることになる。
放送方式では、放送局と各家庭が通信ケーブルにより相
互に接続され、放送局にて映像データや各種のデータに
ＦＳＫ変調を施した上、該ＦＳＫ変調信号が通信ケーブ
ルを介して各家庭へ送信されることになる。
【０００３】図３及び図４は、従来のＦＳＫ変調回路を
示している。図３のＦＳＫ変調回路に於いては、ＬＣ発
振回路(11)に可変容量ダイオード(12)が接続されてお
り、送信データの入力に応じて可変容量ダイオード(12)
の容量値が変化することにより、ＬＣ発振回路(11)の発
振周波数が２種類に切り替わり、送信データの論理に従
ったＦＳＫ変調信号が作成される。
示している。図３のＦＳＫ変調回路に於いては、ＬＣ発
振回路(11)に可変容量ダイオード(12)が接続されてお
り、送信データの入力に応じて可変容量ダイオード(12)
の容量値が変化することにより、ＬＣ発振回路(11)の発
振周波数が２種類に切り替わり、送信データの論理に従
ったＦＳＫ変調信号が作成される。
【０００４】又、図４のＦＳＫ変調回路に於いては、発
振周波数の異なる２種類の水晶発振器(13)(14)が装備さ
れており、両発振器から出力される２つのクロックパル
ス信号を切換えスイッチ(15)に入力して、該切換えスイ
ッチ(15)を送信データの論理に応じて切換え制御するこ
とにより、ＦＳＫ変調信号を得る。
振周波数の異なる２種類の水晶発振器(13)(14)が装備さ
れており、両発振器から出力される２つのクロックパル
ス信号を切換えスイッチ(15)に入力して、該切換えスイ
ッチ(15)を送信データの論理に応じて切換え制御するこ
とにより、ＦＳＫ変調信号を得る。
【０００５】
【発明が解決しようとする課題】ところで、ＦＳＫ変調
信号は、一般に伝送系にてＢＰＦ(バンドパスフィルタ
ー)による帯域制限を受けるが、この際、ＦＳＫ変調信
号の周波数が不正確であると、搬送波の上下何れかの側
帯波がＢＰＦによって抑圧されて、受信エラーが発生す
る。特に、ＦＳＫ変調信号の通信速度が高くなるにつれ
て側帯波の広がりが大きくなるので、受信エラーの発生
は顕著となる。そこで、図３の回路では、回路部品の安
定度を出来るだけ高めることによって、ＦＳＫ変調信号
の周波数精度の向上が図られているが、回路部品が高価
となるばかりでなく、温度変化等に伴って周波数が不安
定となることは避けられない。
信号は、一般に伝送系にてＢＰＦ(バンドパスフィルタ
ー)による帯域制限を受けるが、この際、ＦＳＫ変調信
号の周波数が不正確であると、搬送波の上下何れかの側
帯波がＢＰＦによって抑圧されて、受信エラーが発生す
る。特に、ＦＳＫ変調信号の通信速度が高くなるにつれ
て側帯波の広がりが大きくなるので、受信エラーの発生
は顕著となる。そこで、図３の回路では、回路部品の安
定度を出来るだけ高めることによって、ＦＳＫ変調信号
の周波数精度の向上が図られているが、回路部品が高価
となるばかりでなく、温度変化等に伴って周波数が不安
定となることは避けられない。
【０００６】これに対し、図４の回路では、２つの水晶
発振器(13)(14)から夫々精度の高い周波数のクロックパ
ルスが得られるので、ＦＳＫ変調信号の周波数精度は高
いが、２つの水晶発振器(13)(14)は互いに独立してお
り、互いに位相ロックしていないので、２つの切換えス
イッチ(15)の切換え時点で、一方のクロックパルスの１
周期の途中で他方のクロックパルスが立ち上がることと
なって、ＦＳＫ変調信号の位相が不連続となり、該不連
続点で周波数に大きな乱れが生じることになる。この結
果、伝送系における帯域制限によってキャリアが欠落
し、受信エラーが発生する。
発振器(13)(14)から夫々精度の高い周波数のクロックパ
ルスが得られるので、ＦＳＫ変調信号の周波数精度は高
いが、２つの水晶発振器(13)(14)は互いに独立してお
り、互いに位相ロックしていないので、２つの切換えス
イッチ(15)の切換え時点で、一方のクロックパルスの１
周期の途中で他方のクロックパルスが立ち上がることと
なって、ＦＳＫ変調信号の位相が不連続となり、該不連
続点で周波数に大きな乱れが生じることになる。この結
果、伝送系における帯域制限によってキャリアが欠落
し、受信エラーが発生する。
【０００７】ＦＳＫ変調回路としては、更に、送信デー
タのマーク期間及びスペース期間に夫々位相ロックを施
すゲーティッドＰＬＬ方式を採用したものが知られてい
るが、該方式に於いても、何れか一方の論理(０又は１)
が連続すると、他方の論理に対する位相ロックが外れ
て、ＦＳＫ変調信号の周波数精度が低下する問題があ
る。
タのマーク期間及びスペース期間に夫々位相ロックを施
すゲーティッドＰＬＬ方式を採用したものが知られてい
るが、該方式に於いても、何れか一方の論理(０又は１)
が連続すると、他方の論理に対する位相ロックが外れ
て、ＦＳＫ変調信号の周波数精度が低下する問題があ
る。
【０００８】本発明の目的は、周波数精度が高く、然も
連続した位相で周波数の偏移が行なわれるＦＳＫ変調回
路を提供することである。
連続した位相で周波数の偏移が行なわれるＦＳＫ変調回
路を提供することである。
【０００９】
【課題を解決する為の手段】本発明に係るＦＳＫ変調回
路は、基本周波数Ｆで論理が変化する送信データにＦＳ
Ｋ変調を施して出力するものであって、前記基本周波数
Ｆのｍ倍(但しｍは正の整数)の発振周波数を有する第１
発振回路と、第１発振回路から出力される第１クロック
パルスを分周比１／ｍで分周する第１分周回路と、制御
信号に応じて発振周波数が変化する第２発振回路と、第
２発振回路から得られる第２クロックパルスを分周比１
／ｎ(但しｎは正の整数、且つｎ≠ｍ)で分周する第２分
周回路と、両分周回路から出力される２つの信号の位相
を比較して、両信号の位相差が０となる様に第２発振回
路の周波数を調整するための制御信号を作成し、第２発
振回路へ供給するＰＬＬ回路と、ＰＬＬ回路による位相
比較時点で送信データをラッチするラッチ回路と、ラッ
チされたデータの論理に従って第１クロックパルス及び
第２クロックパルスの何れか一方を選択し、出力する選
択回路とを具えている。具体的には、ラッチ回路は、第
１分周回路或いは第２分周回路の何れか一方から供給さ
れる信号の立上り時点で送信データをラッチする。
路は、基本周波数Ｆで論理が変化する送信データにＦＳ
Ｋ変調を施して出力するものであって、前記基本周波数
Ｆのｍ倍(但しｍは正の整数)の発振周波数を有する第１
発振回路と、第１発振回路から出力される第１クロック
パルスを分周比１／ｍで分周する第１分周回路と、制御
信号に応じて発振周波数が変化する第２発振回路と、第
２発振回路から得られる第２クロックパルスを分周比１
／ｎ(但しｎは正の整数、且つｎ≠ｍ)で分周する第２分
周回路と、両分周回路から出力される２つの信号の位相
を比較して、両信号の位相差が０となる様に第２発振回
路の周波数を調整するための制御信号を作成し、第２発
振回路へ供給するＰＬＬ回路と、ＰＬＬ回路による位相
比較時点で送信データをラッチするラッチ回路と、ラッ
チされたデータの論理に従って第１クロックパルス及び
第２クロックパルスの何れか一方を選択し、出力する選
択回路とを具えている。具体的には、ラッチ回路は、第
１分周回路或いは第２分周回路の何れか一方から供給さ
れる信号の立上り時点で送信データをラッチする。
【００１０】上記ＦＳＫ変調回路に於いては、ＰＬＬ回
路の制御動作によって、第１分周回路から得られる信号
と第２分周回路から得られる信号が、周期及び位相にお
いて互いに一致することになり、その１周期内には、第
１クロックパルスがｍ個、第２クロックパルスがｎ個、
夫々端数を伴うことなく発生する。そして、これらの第
１クロックパルス及び第２クロックパルスは、各周期の
始点、即ちＰＬＬ回路による位相比較時点で、互いに位
相が一致することになる。ここで、送信データは、第２
分周回路から出力される信号の周期、即ち位相比較の周
期で論理が切り替わる基本周波数(データ通信速度)を有
しているので、ＰＬＬ回路による位相比較時点で送信デ
ータをラッチすれば、これによって得られる一連のデー
タは、元の送信データの論理の変化時点を位相比較時点
まで遅延させた同一内容の送信データとなる。そこで、
この遅延送信データの論理に従って、第１クロックパル
ス及び第２クロックパルスを選択回路(７)にて切り換え
れば、該切換え時点で、第１クロックパルスと第２クロ
ックパルスの位相は連続し、ＦＳＫ変調信号に周波数の
急激な変化が発生することはない。
路の制御動作によって、第１分周回路から得られる信号
と第２分周回路から得られる信号が、周期及び位相にお
いて互いに一致することになり、その１周期内には、第
１クロックパルスがｍ個、第２クロックパルスがｎ個、
夫々端数を伴うことなく発生する。そして、これらの第
１クロックパルス及び第２クロックパルスは、各周期の
始点、即ちＰＬＬ回路による位相比較時点で、互いに位
相が一致することになる。ここで、送信データは、第２
分周回路から出力される信号の周期、即ち位相比較の周
期で論理が切り替わる基本周波数(データ通信速度)を有
しているので、ＰＬＬ回路による位相比較時点で送信デ
ータをラッチすれば、これによって得られる一連のデー
タは、元の送信データの論理の変化時点を位相比較時点
まで遅延させた同一内容の送信データとなる。そこで、
この遅延送信データの論理に従って、第１クロックパル
ス及び第２クロックパルスを選択回路(７)にて切り換え
れば、該切換え時点で、第１クロックパルスと第２クロ
ックパルスの位相は連続し、ＦＳＫ変調信号に周波数の
急激な変化が発生することはない。
【００１１】
【発明の効果】本発明に係るＦＳＫ変調回路によれば、
第１発振回路は予め設定された一定周波数の第１クロッ
クパルスを発するものであるから、その周波数精度は高
く、然も、第２発振回路からは、ＰＬＬ回路の動作によ
って第１クロックパルスに一定周期で位相ロックされた
第２クロックパルスが得られるので、その周波数精度は
高いものとなる。そして、これらのクロックパルスを遅
延送信データの論理の切り替わり時点で切り換えて、送
信データにＦＳＫ変調を施するので、ＦＳＫ変調信号は
連続した位相で周波数が偏移することになる。
第１発振回路は予め設定された一定周波数の第１クロッ
クパルスを発するものであるから、その周波数精度は高
く、然も、第２発振回路からは、ＰＬＬ回路の動作によ
って第１クロックパルスに一定周期で位相ロックされた
第２クロックパルスが得られるので、その周波数精度は
高いものとなる。そして、これらのクロックパルスを遅
延送信データの論理の切り替わり時点で切り換えて、送
信データにＦＳＫ変調を施するので、ＦＳＫ変調信号は
連続した位相で周波数が偏移することになる。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態につ
き、図面に沿って詳述する。本実施例のＦＳＫ変調回路
は、ＦＳＫ変調信号の中心周波数を４５ＭＨｚ、通信速
度を７５Ｋｂｐｓ、変調デビエーションを±７５ＫＨｚ
とし、送信データの論理が“０”のときは４４.９２５
ＭＨｚ、“１”のときは４５.０７５ＭＨｚのクロック
パルスをＦＳＫ変調信号として出力するものである。
き、図面に沿って詳述する。本実施例のＦＳＫ変調回路
は、ＦＳＫ変調信号の中心周波数を４５ＭＨｚ、通信速
度を７５Ｋｂｐｓ、変調デビエーションを±７５ＫＨｚ
とし、送信データの論理が“０”のときは４４.９２５
ＭＨｚ、“１”のときは４５.０７５ＭＨｚのクロック
パルスをＦＳＫ変調信号として出力するものである。
【００１３】図１の如く、第１発振回路として、データ
通信速度の６０１倍となる４５.０７５ＭＨｚの発振周
波数を有する水晶発振器(１)が装備され、該水晶発振器
(１)から得られる第１クロックパルスＡが６０１分周回
路(２)へ供給されて、１／６０１に分周される。又、第
２発振回路として、４４.９２５ＭＨｚを含む周波数範
囲で発振する電圧制御発振器ＶＣＯ(３)が装備され、該
ＶＣＯ(３)から得られる第２クロックパルスＢが５９９
分周回路(４)へ供給されて、１／５９９に分周される。
尚、ＶＣＯ(３)としては、ＬＣ発振回路やセラミック発
振回路等、周知の構成が採用出来る。両分周回路(２)
(４)から得られる２つの信号は、第１及び第２位相比較
信号Ｃ、Ｃ′として、ＰＬＬ回路(５)を構成する位相比
較回路(８)へ供給されて、両信号の位相が比較され、そ
の位相差に応じた信号が、ＬＰＦ(９)を経てＶＣＯ(３)
へ電圧制御信号としてフィードバックされる。
通信速度の６０１倍となる４５.０７５ＭＨｚの発振周
波数を有する水晶発振器(１)が装備され、該水晶発振器
(１)から得られる第１クロックパルスＡが６０１分周回
路(２)へ供給されて、１／６０１に分周される。又、第
２発振回路として、４４.９２５ＭＨｚを含む周波数範
囲で発振する電圧制御発振器ＶＣＯ(３)が装備され、該
ＶＣＯ(３)から得られる第２クロックパルスＢが５９９
分周回路(４)へ供給されて、１／５９９に分周される。
尚、ＶＣＯ(３)としては、ＬＣ発振回路やセラミック発
振回路等、周知の構成が採用出来る。両分周回路(２)
(４)から得られる２つの信号は、第１及び第２位相比較
信号Ｃ、Ｃ′として、ＰＬＬ回路(５)を構成する位相比
較回路(８)へ供給されて、両信号の位相が比較され、そ
の位相差に応じた信号が、ＬＰＦ(９)を経てＶＣＯ(３)
へ電圧制御信号としてフィードバックされる。
【００１４】又、水晶発振器(１)から得られる第１クロ
ックパルスＡと、ＶＣＯ(３)から得られる第２クロック
パルスＢは選択回路(７)へ入力される。一方、送信デー
タＤと前記第１位相比較信号Ｃはラッチ回路(６)へ供給
されて、第１位相比較信号Ｃの立上りによって送信デー
タＤがラッチされ、これによって得られた遅延送信デー
タＥが、選択回路(７)へ切換え制御信号として送出され
る。尚、ラッチ回路(６)は、Ｄタイプのフリップフロッ
プ等を用いて容易に構成することが出来る。この結果、
遅延送信データＥの論理に従って、第１クロックパルス
Ａ及び第２クロックパルスＢの何れか一方が選択され、
ＦＳＫ変調信号として出力される。
ックパルスＡと、ＶＣＯ(３)から得られる第２クロック
パルスＢは選択回路(７)へ入力される。一方、送信デー
タＤと前記第１位相比較信号Ｃはラッチ回路(６)へ供給
されて、第１位相比較信号Ｃの立上りによって送信デー
タＤがラッチされ、これによって得られた遅延送信デー
タＥが、選択回路(７)へ切換え制御信号として送出され
る。尚、ラッチ回路(６)は、Ｄタイプのフリップフロッ
プ等を用いて容易に構成することが出来る。この結果、
遅延送信データＥの論理に従って、第１クロックパルス
Ａ及び第２クロックパルスＢの何れか一方が選択され、
ＦＳＫ変調信号として出力される。
【００１５】図２は、上記ＦＳＫ変調回路の動作を表わ
している。図示の如く、水晶発振器(１)からの第１クロ
ックパルスＡが１／６０１分周されて作成された第１位
相比較信号Ｃと、ＶＣＯ(３)からの第２クロックパルス
Ｂが１／５９９分周されて作成された第２位相比較信号
Ｃ′とは、ＰＬＬ回路(５)の動作によって周期及び位相
が互いに一致することになる。そして、その１周期Ｔ内
には、第１クロックパルスが６０１個、第２クロックパ
ルスが５９９個、夫々端数を伴うことなく発生する。
している。図示の如く、水晶発振器(１)からの第１クロ
ックパルスＡが１／６０１分周されて作成された第１位
相比較信号Ｃと、ＶＣＯ(３)からの第２クロックパルス
Ｂが１／５９９分周されて作成された第２位相比較信号
Ｃ′とは、ＰＬＬ回路(５)の動作によって周期及び位相
が互いに一致することになる。そして、その１周期Ｔ内
には、第１クロックパルスが６０１個、第２クロックパ
ルスが５９９個、夫々端数を伴うことなく発生する。
【００１６】又、第１クロックパルスＡと第２クロック
パルスＢは、互いに周波数が異なるので、定常的に位相
が一致することはないが、位相比較回路(８)による位相
比較時点では、互いに位相が一致することになる。ここ
で、送信データＤは、周期Ｔで論理が切り替わる通信速
度を有しているので、位相比較時点、即ち第１位相比較
信号Ｃの立上り時点で送信データＤをラッチすることに
より、全く同一内容で一定時間だけ遅延した送信データ
Ｅが得られる。
パルスＢは、互いに周波数が異なるので、定常的に位相
が一致することはないが、位相比較回路(８)による位相
比較時点では、互いに位相が一致することになる。ここ
で、送信データＤは、周期Ｔで論理が切り替わる通信速
度を有しているので、位相比較時点、即ち第１位相比較
信号Ｃの立上り時点で送信データＤをラッチすることに
より、全く同一内容で一定時間だけ遅延した送信データ
Ｅが得られる。
【００１７】そして、この遅延送信データＥの論理に従
って、第１クロックパルス及び第２クロックパルスを切
り換える。即ち、遅延送信データＥの論理が“１”のと
きは周波数４５.０７５ＭＨｚの第１クロックパルス
Ａ、論理が“０”のときは周波数４４.９２５ＭＨｚの
第２クロックパルスＢを選択して出力する。この結果、
図示の如く位相の連続したＦＳＫ変調信号Ｅが得られる
のである。
って、第１クロックパルス及び第２クロックパルスを切
り換える。即ち、遅延送信データＥの論理が“１”のと
きは周波数４５.０７５ＭＨｚの第１クロックパルス
Ａ、論理が“０”のときは周波数４４.９２５ＭＨｚの
第２クロックパルスＢを選択して出力する。この結果、
図示の如く位相の連続したＦＳＫ変調信号Ｅが得られる
のである。
【００１８】上記ＦＳＫ変調回路によれば、図１の如く
簡易な構成によって、周波数偏移時点で位相が不連続に
なることがなく、然も、周波数精度の高いＦＳＫ変調が
可能となる。
簡易な構成によって、周波数偏移時点で位相が不連続に
なることがなく、然も、周波数精度の高いＦＳＫ変調が
可能となる。
【００１９】上記実施の形態の説明は、本発明を説明す
るためのものであって、特許請求の範囲に記載の発明を
限定し、或は範囲を減縮する様に解すべきではない。
又、本発明の各部構成は上記実施の形態に限らず、特許
請求の範囲に記載の技術的範囲内で種々の変形が可能で
あることは勿論である。例えば、ラッチ回路(６)には、
５９９分周回路(４)から得られる第２位相比較信号Ｃ′
を供給して、送信データをラッチすることも可能であ
る。又、分周回路(２)(４)の分周比としては、夫々１／
６０１及び１／５９９に限らず、任意の整数値を採用す
ることが出来る。
るためのものであって、特許請求の範囲に記載の発明を
限定し、或は範囲を減縮する様に解すべきではない。
又、本発明の各部構成は上記実施の形態に限らず、特許
請求の範囲に記載の技術的範囲内で種々の変形が可能で
あることは勿論である。例えば、ラッチ回路(６)には、
５９９分周回路(４)から得られる第２位相比較信号Ｃ′
を供給して、送信データをラッチすることも可能であ
る。又、分周回路(２)(４)の分周比としては、夫々１／
６０１及び１／５９９に限らず、任意の整数値を採用す
ることが出来る。
【図１】本発明に係るＦＳＫ変調回路のブロック図であ
る。
る。
【図２】該回路の動作を説明するタイムチャートであ
る。
る。
【図３】従来のＦＳＫ変調回路のブロック図である。
【図４】従来の他のＦＳＫ変調回路のブロック図であ
る。
る。
(１) 水晶発振器 (２) ６０１分周回路 (３) ＶＣＯ (４) ５９９分周回路 (５) ＰＬＬ回路 (６) ラッチ回路 (７) 選択回路 (８) 位相比較回路 (９) ＬＰＦ
Claims (2)
- 【請求項１】 基本周波数Ｆで論理が変化する送信デー
タにＦＳＫ変調を施して出力するＦＳＫ変調回路に於い
て、前記基本周波数Ｆのｍ倍(但しｍは正の整数)の発振
周波数を有する第１発振回路と、第１発振回路から出力
される第１クロックパルスを分周比１／ｍで分周する第
１分周回路と、制御信号に応じて発振周波数が変化する
第２発振回路と、第２発振回路から得られる第２クロッ
クパルスを分周比１／ｎ(但しｎは正の整数、且つｎ≠
ｍ)で分周する第２分周回路と、両分周回路から出力さ
れる２つの信号の位相を比較して、両信号の位相差が０
となる様に第２発振回路の周波数を調整するための制御
信号を作成し、第２発振回路へ供給するＰＬＬ回路と、
ＰＬＬ回路による位相比較時点で送信データをラッチす
るラッチ回路と、ラッチされたデータの論理に従って第
１クロックパルス及び第２クロックパルスの何れか一方
を選択し、出力する選択回路とを具えたことを特徴とす
るＦＳＫ変調回路。 - 【請求項２】 ラッチ回路は、第１分周回路或いは第２
分周回路の何れか一方から供給される信号の立上り時点
で送信データをラッチする請求項１に記載のＦＳＫ変調
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7248701A JPH0969859A (ja) | 1995-08-31 | 1995-08-31 | Ｆｓｋ変調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7248701A JPH0969859A (ja) | 1995-08-31 | 1995-08-31 | Ｆｓｋ変調回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0969859A true JPH0969859A (ja) | 1997-03-11 |
Family
ID=17182053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7248701A Pending JPH0969859A (ja) | 1995-08-31 | 1995-08-31 | Ｆｓｋ変調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0969859A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100710127B1 (ko) * | 2006-03-17 | 2007-04-20 | 지씨티 세미컨덕터 인코포레이티드 | 지연 동기 루프를 이용한 클록 생성기 및 클록 생성 방법 |
-
1995
- 1995-08-31 JP JP7248701A patent/JPH0969859A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100710127B1 (ko) * | 2006-03-17 | 2007-04-20 | 지씨티 세미컨덕터 인코포레이티드 | 지연 동기 루프를 이용한 클록 생성기 및 클록 생성 방법 |
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