JPH0659769A - ディジタルコンピュータのクロック生成回路および方法 - Google Patents
ディジタルコンピュータのクロック生成回路および方法Info
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- JPH0659769A JPH0659769A JP12297093A JP12297093A JPH0659769A JP H0659769 A JPH0659769 A JP H0659769A JP 12297093 A JP12297093 A JP 12297093A JP 12297093 A JP12297093 A JP 12297093A JP H0659769 A JPH0659769 A JP H0659769A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/1604—Error detection or correction of the data by redundancy in hardware where the fault affects the clock signals of a processing unit and the redundancy is at or within the level of clock signal generation hardware
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/12—Synchronisation of different clock signals provided by a plurality of clock generators
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0079—Receiver details
- H04L7/0083—Receiver details taking measures against momentary loss of synchronisation, e.g. inhibiting the synchronisation, using idle words or using redundant clocks
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- G—PHYSICS
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- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
Abstract
(57)【要約】
【目的】 ディタルコンピュータシステムの信頼性を向
上させる。 【構成】 ディジタルコンピュータは、固定周波発振器
からの入力信号に応答して、クロック信号を発生するク
ロック生成回路を有し、第１固定周波発振器および第２
固定周波発振器を含む。切り換え回路は、故障検知回路
と、第１固定周波発振器からの出力と、第２固定周波発
振器からの同期出力とに結合される。普通、クロック信
号としての第１固定周波発振器の出力に結合されてお
り、第１固定周波発振器の故障が検知されると、この故
障検知に応答して、自動的にクロック信号として第２固
定周波発振器の同期出力を供給する。
上させる。 【構成】 ディジタルコンピュータは、固定周波発振器
からの入力信号に応答して、クロック信号を発生するク
ロック生成回路を有し、第１固定周波発振器および第２
固定周波発振器を含む。切り換え回路は、故障検知回路
と、第１固定周波発振器からの出力と、第２固定周波発
振器からの同期出力とに結合される。普通、クロック信
号としての第１固定周波発振器の出力に結合されてお
り、第１固定周波発振器の故障が検知されると、この故
障検知に応答して、自動的にクロック信号として第２固
定周波発振器の同期出力を供給する。
Description
【０００１】
【産業上の利用分野】本発明は、コンピュータシステム
の信頼性を向上させる方法および装置に関し、特に、シ
ステムクロック信号を生成する信号を供給する発振器が
故障したとき、コンピュータシステムがそのオペレーシ
ョンを維持することができる方法および装置に関する。
さらに、本発明は、第１の発振器に障害が発生したと
き、システムの動作に影響を与えることなく、第１の発
振器から第２の発振器に切り換えることにより、コンピ
ュータシステムがオペレーションを継続することができ
る方法および装置に関する。
の信頼性を向上させる方法および装置に関し、特に、シ
ステムクロック信号を生成する信号を供給する発振器が
故障したとき、コンピュータシステムがそのオペレーシ
ョンを維持することができる方法および装置に関する。
さらに、本発明は、第１の発振器に障害が発生したと
き、システムの動作に影響を与えることなく、第１の発
振器から第２の発振器に切り換えることにより、コンピ
ュータシステムがオペレーションを継続することができ
る方法および装置に関する。
【０００２】なお、本明細書の記述は本件出願の優先権
の基礎たる米国特許出願第０７／９０５，０５４号の明
細書の記載に基づくものであって、当該米国特許出願の
番号を参照することによって当該米国特許出願の明細書
の記載内容が本明細書の一部分を構成するものとする。
の基礎たる米国特許出願第０７／９０５，０５４号の明
細書の記載に基づくものであって、当該米国特許出願の
番号を参照することによって当該米国特許出願の明細書
の記載内容が本明細書の一部分を構成するものとする。
【０００３】
【従来の技術】一般的に、コンピュータシステムは、水
晶発振器のような固定周波発振器から正確なクロック信
号を取り出し、同期ロジックゲートを駆動する必要があ
る。これらの水晶発振器は、出力される信号の周波数が
非常に安定している。これらの信号はクロック信号を生
成するのにクロック生成回路により利用することができ
る。水晶発振器は周波数が安定しているが、一般的に
は、非常に信頼できるとは言いがたい。クロック信号を
生成するのに利用されている他のコンポーネントが故障
する前に、水晶発振器が故障することが良くある。
晶発振器のような固定周波発振器から正確なクロック信
号を取り出し、同期ロジックゲートを駆動する必要があ
る。これらの水晶発振器は、出力される信号の周波数が
非常に安定している。これらの信号はクロック信号を生
成するのにクロック生成回路により利用することができ
る。水晶発振器は周波数が安定しているが、一般的に
は、非常に信頼できるとは言いがたい。クロック信号を
生成するのに利用されている他のコンポーネントが故障
する前に、水晶発振器が故障することが良くある。
【０００４】クロックオペレーションをマイクロプロセ
ッサに提供するのに利用される単一の水晶発振器のみを
含むコンピュータシステムでは、その水晶発振器の故障
により、コンピュータシステムがシャットダウンするこ
とになる。このような故障が発生した場合には、コンピ
ュータシステムをサービスし、その水晶発振器を交換す
る必要がある。しかし、水晶発振器が交換されるまで、
そのコンピュータシステムを使用することができない。
さらに、このような故障が発生したときに行われていた
計算は失われるかもしれないし、その計算結果はエラー
を含かもしれない。コンピュータシステムに突然、予期
せず障害が発生すると、そのシステムはタスクを処理す
ることができなくなるか、あるいはデータが紛失される
ので、そのような状態は容認できない場合が多い。
ッサに提供するのに利用される単一の水晶発振器のみを
含むコンピュータシステムでは、その水晶発振器の故障
により、コンピュータシステムがシャットダウンするこ
とになる。このような故障が発生した場合には、コンピ
ュータシステムをサービスし、その水晶発振器を交換す
る必要がある。しかし、水晶発振器が交換されるまで、
そのコンピュータシステムを使用することができない。
さらに、このような故障が発生したときに行われていた
計算は失われるかもしれないし、その計算結果はエラー
を含かもしれない。コンピュータシステムに突然、予期
せず障害が発生すると、そのシステムはタスクを処理す
ることができなくなるか、あるいはデータが紛失される
ので、そのような状態は容認できない場合が多い。
【０００５】開発されているシステムの中には、主発振
器と、その主発振器が故障したときに利用される１つ以
上のバックアップ発振器とを含むものがある。これらの
種別のシステムは、故障した発振器から、故障時に機能
する発振器に切り換え、コンピュータシステムがオペレ
ーションできなくなる時間を短縮する。あるシステムで
は、発振器から発振器への切り換えは自動的に行われ
る。１次発振器が故障したときにコンピュータへの割り
込みを禁止することを含む問題は、依然、これらのシス
テムに存在する。
器と、その主発振器が故障したときに利用される１つ以
上のバックアップ発振器とを含むものがある。これらの
種別のシステムは、故障した発振器から、故障時に機能
する発振器に切り換え、コンピュータシステムがオペレ
ーションできなくなる時間を短縮する。あるシステムで
は、発振器から発振器への切り換えは自動的に行われ
る。１次発振器が故障したときにコンピュータへの割り
込みを禁止することを含む問題は、依然、これらのシス
テムに存在する。
【０００６】水晶発振器を注意深く選択して、利用され
た全ての発振器の周波数を綿密に一致させることができ
るが、２つの水晶発振器により供給される信号の位相を
スリップさせるか、あるいは互いにずらして、周波数を
正確に一致させることは依然として非常に困難である。
その結果、発振器が切り換えられ、クロック信号が短期
間の間不安定になるとき、水晶発振器からの出力信号の
位相をずらすことができる。第１水晶発振器から第２水
晶発振器への切り換えは、コンピュータシステム上でラ
ンされているオペレーションまたは計算に割り込むこと
ができ、これら水晶発振器を切り換えている間、クロッ
ク生成回路への入力が一定でない場合、エラーを生じさ
せることができる。
た全ての発振器の周波数を綿密に一致させることができ
るが、２つの水晶発振器により供給される信号の位相を
スリップさせるか、あるいは互いにずらして、周波数を
正確に一致させることは依然として非常に困難である。
その結果、発振器が切り換えられ、クロック信号が短期
間の間不安定になるとき、水晶発振器からの出力信号の
位相をずらすことができる。第１水晶発振器から第２水
晶発振器への切り換えは、コンピュータシステム上でラ
ンされているオペレーションまたは計算に割り込むこと
ができ、これら水晶発振器を切り換えている間、クロッ
ク生成回路への入力が一定でない場合、エラーを生じさ
せることができる。
【０００７】そのため、切り換えシステムを提供するこ
とにより、コンピュータシステムの信頼性を向上させる
方法および装置を有し、その方法および装置により、固
定周波発振器が故障したとき、コンピュータが割り込み
を発生させたり、エラーを発生させたりすることなく、
オペレーションを継続することができることは望ましい
ことである。
とにより、コンピュータシステムの信頼性を向上させる
方法および装置を有し、その方法および装置により、固
定周波発振器が故障したとき、コンピュータが割り込み
を発生させたり、エラーを発生させたりすることなく、
オペレーションを継続することができることは望ましい
ことである。
【０００８】そのため、本発明の目的は、コンピュータ
システムの信頼性を向上させる方法および装置を提供す
ることにある。
システムの信頼性を向上させる方法および装置を提供す
ることにある。
【０００９】本発明の他の目的は、クロック信号を生成
するのに用いられる信号を提供する発振器が故障したと
き、コンピュータシステムがオペレーションを継続する
ことかできる方法および装置を提供することにある。
するのに用いられる信号を提供する発振器が故障したと
き、コンピュータシステムがオペレーションを継続する
ことかできる方法および装置を提供することにある。
【００１０】本発明のさらに他の目的は、発振器が故障
したとき、システムオペレーションに影響を与えること
なく、発振器から発振器に切り換えることにより、コン
ピュータシステムがオペレーションを継続することがで
きる方法および装置を提供することにある。
したとき、システムオペレーションに影響を与えること
なく、発振器から発振器に切り換えることにより、コン
ピュータシステムがオペレーションを継続することがで
きる方法および装置を提供することにある。
【００１１】
【課題を解決するための手段】このような目的は次のよ
うにして達成される。固定周波発振器からの入力信号に
応答して、クロック信号を発生するクロック生成回路を
有し、第１固定周波発振器および第２固定周波発振器を
含むディジタルコンピュータが提供される。各固定周波
発振器は出力信号を供給する。また、これらの固定周波
発振器のいずれかで発生した故障を検知する故障検知回
路を含む。故障は、第１固定周波発振器または第２固定
周波発振器のいずれかが出力を生成しなくなったとき発
生する。これら発振器からの出力を同期させる回路は、
第１固定周波発振器および第２固定周波発振器に共に結
合される。この同期回路により、第２固定周波発振器か
らの出力が修正され、第１固定周波発振器からの出力と
実質的に同期した同期出力を供給する。切り換え回路
は、故障検知回路と、第１固定周波発振器からの出力
と、第２固定周波発振器の同期出力とに結合される。普
通、切り換え回路はクロック信号としての第１固定周波
発振器の出力に結合される。第１固定周波発振器の故障
が検知されると、この故障検知に応答して、切り換え回
路は自動的にクロック信号として第２固定周波発振器の
同期出力を供給する。
うにして達成される。固定周波発振器からの入力信号に
応答して、クロック信号を発生するクロック生成回路を
有し、第１固定周波発振器および第２固定周波発振器を
含むディジタルコンピュータが提供される。各固定周波
発振器は出力信号を供給する。また、これらの固定周波
発振器のいずれかで発生した故障を検知する故障検知回
路を含む。故障は、第１固定周波発振器または第２固定
周波発振器のいずれかが出力を生成しなくなったとき発
生する。これら発振器からの出力を同期させる回路は、
第１固定周波発振器および第２固定周波発振器に共に結
合される。この同期回路により、第２固定周波発振器か
らの出力が修正され、第１固定周波発振器からの出力と
実質的に同期した同期出力を供給する。切り換え回路
は、故障検知回路と、第１固定周波発振器からの出力
と、第２固定周波発振器の同期出力とに結合される。普
通、切り換え回路はクロック信号としての第１固定周波
発振器の出力に結合される。第１固定周波発振器の故障
が検知されると、この故障検知に応答して、切り換え回
路は自動的にクロック信号として第２固定周波発振器の
同期出力を供給する。
【００１２】上記目的と同様に、本発明の別の目的、特
徴、効果は、次の記述により明らかになるであろう。
徴、効果は、次の記述により明らかになるであろう。
【００１３】次のようにすることができる。
【００１４】１） 本発明に係るディジタルコンピュー
タのクロック生成回路は、固定周波発振器からの入力信
号に応答してクロック信号を生成し、出力を出力する主
固定周波発振器および副固定周波発振器を含むディジタ
ルコンピュータのクロック生成回路であって、前記主固
定周波発振器または前記副固定周波発振器のいずれかが
出力生成を停止したとき故障が発生する、前記主固定周
波発振器または前記副固定周波発振器のいずれかの故障
を検知する故障検知手段と、前記主固定周波発振器に結
合されるとともに、前記副固定周波発振器に結合され、
前記副固定周波発振器からの前記出力を修正し、前記主
固定周波発振器からの前記出力と実質的に同期する同期
出力を生成する同期手段と、前記故障検知手段に結合さ
れ、前記主固定周波発振器からの出力と、前記同期出力
とを受信し、前記主固定周波発振器からの前記出力を前
記クロック信号として供給し、前記主固定周波発振器の
故障検知に応答して、前記同期出力が前記クロック信号
として供給される切り換え手段とを備えたことを特徴と
する。
タのクロック生成回路は、固定周波発振器からの入力信
号に応答してクロック信号を生成し、出力を出力する主
固定周波発振器および副固定周波発振器を含むディジタ
ルコンピュータのクロック生成回路であって、前記主固
定周波発振器または前記副固定周波発振器のいずれかが
出力生成を停止したとき故障が発生する、前記主固定周
波発振器または前記副固定周波発振器のいずれかの故障
を検知する故障検知手段と、前記主固定周波発振器に結
合されるとともに、前記副固定周波発振器に結合され、
前記副固定周波発振器からの前記出力を修正し、前記主
固定周波発振器からの前記出力と実質的に同期する同期
出力を生成する同期手段と、前記故障検知手段に結合さ
れ、前記主固定周波発振器からの出力と、前記同期出力
とを受信し、前記主固定周波発振器からの前記出力を前
記クロック信号として供給し、前記主固定周波発振器の
故障検知に応答して、前記同期出力が前記クロック信号
として供給される切り換え手段とを備えたことを特徴と
する。
【００１５】２） 上記１）に記載のディジタルコンピ
ュータのクロック生成回路において、前記同期手段は、
前記副固定周波発振器からの前記出力のタイミングをシ
フトする手段を含み、前記副固定周波発振器からの前記
出力は前記主固定周波発振器からの前記出力と実質的に
同期することを特徴とする。
ュータのクロック生成回路において、前記同期手段は、
前記副固定周波発振器からの前記出力のタイミングをシ
フトする手段を含み、前記副固定周波発振器からの前記
出力は前記主固定周波発振器からの前記出力と実質的に
同期することを特徴とする。
【００１６】３） 上記２）に記載のディジタルコンピ
ュータのクロック生成回路において、前記切り換え手段
は、前記クロック信号に対して妨害がないように、前記
同期出力を前記クロック信号として供給する手段を含む
ことを特徴とする。
ュータのクロック生成回路において、前記切り換え手段
は、前記クロック信号に対して妨害がないように、前記
同期出力を前記クロック信号として供給する手段を含む
ことを特徴とする。
【００１７】４） 上記３）に記載のディジタルコンピ
ュータのクロック生成回路において、前記タイミングを
シフトする手段は遅延ループ回路を含むことを特徴とす
る。
ュータのクロック生成回路において、前記タイミングを
シフトする手段は遅延ループ回路を含むことを特徴とす
る。
【００１８】５） 上記４）に記載のディジタルコンピ
ュータのクロック生成回路において、前記切り換え手段
は、マルチプレクサであり、前記主固定周波発振器から
の前記出力を受信する第１入力端子と、前記同期出力を
受信する第２入力端子と、故障を検知する前記手段に結
合された制御入力端子と、選択された入力端子からのク
ロック信号が送信される出力端子とを有することを特徴
とする。
ュータのクロック生成回路において、前記切り換え手段
は、マルチプレクサであり、前記主固定周波発振器から
の前記出力を受信する第１入力端子と、前記同期出力を
受信する第２入力端子と、故障を検知する前記手段に結
合された制御入力端子と、選択された入力端子からのク
ロック信号が送信される出力端子とを有することを特徴
とする。
【００１９】６） 上記５）に記載のディジタルコンピ
ュータのクロック生成回路において、前記切り換え手段
に結合され、前記切り換え手段からの前記クロック信号
を受信するとともに、予め定めた周波数の修正されたク
ロック信号を生成し、前記主および副固定周波発振器に
より、クロック信号の周波数が前記予め定めた周波数未
満になるＰＬＬ(phase-locked loop) 回路と、該ＰＬＬ
回路に結合され、該ＰＬＬ回路からの前記修正されたク
ロック信号受信に応答して複数の前記修正されたクロッ
ク信号を生成するカウンタロジック回路とを備えたこと
を特徴とする。
ュータのクロック生成回路において、前記切り換え手段
に結合され、前記切り換え手段からの前記クロック信号
を受信するとともに、予め定めた周波数の修正されたク
ロック信号を生成し、前記主および副固定周波発振器に
より、クロック信号の周波数が前記予め定めた周波数未
満になるＰＬＬ(phase-locked loop) 回路と、該ＰＬＬ
回路に結合され、該ＰＬＬ回路からの前記修正されたク
ロック信号受信に応答して複数の前記修正されたクロッ
ク信号を生成するカウンタロジック回路とを備えたこと
を特徴とする。
【００２０】７） 上記６）に記載のディジタルコンピ
ュータのクロック生成回路において、前記主固定周波発
振器および副固定周波発振器は水晶発振器であることを
特徴とする。
ュータのクロック生成回路において、前記主固定周波発
振器および副固定周波発振器は水晶発振器であることを
特徴とする。
【００２１】８） 上記７）に記載のディジタルコンピ
ュータのクロック生成回路において、前記予め定めた周
波数は１００ＭＨｚを超える周波数であることを特徴と
する。
ュータのクロック生成回路において、前記予め定めた周
波数は１００ＭＨｚを超える周波数であることを特徴と
する。
【００２２】９） 本発明に係る回路は、クロック信号
を予め定めた周波数にしたままで、主固定周波発振器か
ら副固定周波発振器に切り換え、前記主固定周波発振器
および副固定周波発振器はクロック信号を出力として供
給する回路であって、主固定周波発振器または副固定周
波発振器のいずれかの故障を検知する故障検知手段と、
前記主固定周波発振器に結合されると共に、前記副固定
周波発振器に結合され、前記副固定周波発振器からの前
記出力を修正し、前記主固定周波発振器からの前記出力
と実質的に同期した同期出力を生成する同期手段と、故
障を検知する前記手段に結合され、前記主固定周波発振
器および前記副固定周波発振器からの前記出力を受信
し、前記主固定周波発振器からの前記出力を前記クロッ
ク信号として通常供給し、前記主固定周波発振器の故障
に応答して、前記同期出力が前記クロック信号として供
給される切り換え手段とを備えたことを特徴とする。
を予め定めた周波数にしたままで、主固定周波発振器か
ら副固定周波発振器に切り換え、前記主固定周波発振器
および副固定周波発振器はクロック信号を出力として供
給する回路であって、主固定周波発振器または副固定周
波発振器のいずれかの故障を検知する故障検知手段と、
前記主固定周波発振器に結合されると共に、前記副固定
周波発振器に結合され、前記副固定周波発振器からの前
記出力を修正し、前記主固定周波発振器からの前記出力
と実質的に同期した同期出力を生成する同期手段と、故
障を検知する前記手段に結合され、前記主固定周波発振
器および前記副固定周波発振器からの前記出力を受信
し、前記主固定周波発振器からの前記出力を前記クロッ
ク信号として通常供給し、前記主固定周波発振器の故障
に応答して、前記同期出力が前記クロック信号として供
給される切り換え手段とを備えたことを特徴とする。
【００２３】１０） 上記９）に記載の回路において、
前記同期手段は前記副固定周波発振器からの前記出力の
タイミングをシフトする手段を含み、前記副固定周波発
振器からの前記出力は前記主固定周波発振器からの前記
出力に実質的に同期することを特徴とする。
前記同期手段は前記副固定周波発振器からの前記出力の
タイミングをシフトする手段を含み、前記副固定周波発
振器からの前記出力は前記主固定周波発振器からの前記
出力に実質的に同期することを特徴とする。
【００２４】１１） 上記１０）に記載の回路におい
て、前記タイミングをシフトする回路は遅延ループ回路
を含むことを特徴とする。
て、前記タイミングをシフトする回路は遅延ループ回路
を含むことを特徴とする。
【００２５】１２） 上記１１）に記載の回路におい
て、前記切り換え手段はマルチプレクサであり、前記主
固定周波発振器からの前記出力を受信する第１入力端子
と、前記同期出力を受信する第２入力端子と、故障を検
知する前記手段に結合された制御入力端子と、選択され
た入力端子からのクロック信号が送信される出力端子と
を有することを特徴とする。
て、前記切り換え手段はマルチプレクサであり、前記主
固定周波発振器からの前記出力を受信する第１入力端子
と、前記同期出力を受信する第２入力端子と、故障を検
知する前記手段に結合された制御入力端子と、選択され
た入力端子からのクロック信号が送信される出力端子と
を有することを特徴とする。
【００２６】１３） 上記１２）に記載の回路におい
て、前記切り換え手段に結合され、前記切り換え手段か
らの前記クロック信号を受信するとともに、予め定めた
周波数の修正されたクロック信号を生成するＰＬＬと、
該ＰＬＬ回路に結合され、該ＰＬＬ回路からの前記修正
されたクロック信号受信に応答して複数の前記修正され
たクロック信号を生成するカウンタロジック回路とを備
えたことを特徴とする。
て、前記切り換え手段に結合され、前記切り換え手段か
らの前記クロック信号を受信するとともに、予め定めた
周波数の修正されたクロック信号を生成するＰＬＬと、
該ＰＬＬ回路に結合され、該ＰＬＬ回路からの前記修正
されたクロック信号受信に応答して複数の前記修正され
たクロック信号を生成するカウンタロジック回路とを備
えたことを特徴とする。
【００２７】１４） 上記１３）に記載の回路におい
て、前記主固定周波発振器および副固定周波発振器は水
晶発振器であることを特徴とする。
て、前記主固定周波発振器および副固定周波発振器は水
晶発振器であることを特徴とする。
【００２８】１５） 本発明に係る方法は、クロック信
号をデータ処理システムに供給し、前記データ処理シス
テムはクロック生成回路と、主固定周波発振器と、副固
定周波発振器とを有し、前記主固定周波発振器と前記副
固定周波発振器は出力を供給し、前記主固定周波発振器
からの前記出力は前記クロック生成回路に通常結合され
る方法であって、前記主固定周波発振器および副固定周
波発振器からの出力を検知するステップと、前記主固定
周波発振器からの前記出力と前記副固定周波発振器から
の前記出力に応答して、前記副固定周波発振器からの前
記出力を修正し、前記主固定周波発振器からの前記出力
と実質的に同期する同期出力を生成するステップと、前
記主固定周波発振器または前記副固定周波発振器が出力
生成を停止したとき故障が発生する、前記主固定周波発
振器または副固定周波発振器のいずれかの故障を検知す
るステップと、前記主固定周波発振器の故障検知に応答
して、前記主固定周波発振器からの前記出力を前記同期
出力に切り換えるステップとを備えたことを特徴とす
る。
号をデータ処理システムに供給し、前記データ処理シス
テムはクロック生成回路と、主固定周波発振器と、副固
定周波発振器とを有し、前記主固定周波発振器と前記副
固定周波発振器は出力を供給し、前記主固定周波発振器
からの前記出力は前記クロック生成回路に通常結合され
る方法であって、前記主固定周波発振器および副固定周
波発振器からの出力を検知するステップと、前記主固定
周波発振器からの前記出力と前記副固定周波発振器から
の前記出力に応答して、前記副固定周波発振器からの前
記出力を修正し、前記主固定周波発振器からの前記出力
と実質的に同期する同期出力を生成するステップと、前
記主固定周波発振器または前記副固定周波発振器が出力
生成を停止したとき故障が発生する、前記主固定周波発
振器または副固定周波発振器のいずれかの故障を検知す
るステップと、前記主固定周波発振器の故障検知に応答
して、前記主固定周波発振器からの前記出力を前記同期
出力に切り換えるステップとを備えたことを特徴とす
る。
【００２９】１６） 上記１５）に記載の方法におい
て、前記修正をするステップは、前記副固定周波発振器
からの前記出力のタイミングをシフトし、前記同期信号
を生成することを特徴とする。
て、前記修正をするステップは、前記副固定周波発振器
からの前記出力のタイミングをシフトし、前記同期信号
を生成することを特徴とする。
【００３０】１７） 上記１５）に記載の方法におい
て、前記タイミングをシフトするステップは遅延回路に
よりパフォームされることを特徴とする。
て、前記タイミングをシフトするステップは遅延回路に
よりパフォームされることを特徴とする。
【００３１】
【実施例】以下、本発明の実施例を図面を参照して詳細
に説明する。図１を説明する。図１は本発明の好ましい
実施例をインプリメントすることができるデータ処理シ
ステム、すなわち、パーソナルコンピュータ１０を示
す。パーソナルコンピュータ１０はキーボード１２、ビ
デオディスプレイ端末１４、ポインティングデバイス１
６、およびシステム装置１８を含むのが好ましい。
に説明する。図１を説明する。図１は本発明の好ましい
実施例をインプリメントすることができるデータ処理シ
ステム、すなわち、パーソナルコンピュータ１０を示
す。パーソナルコンピュータ１０はキーボード１２、ビ
デオディスプレイ端末１４、ポインティングデバイス１
６、およびシステム装置１８を含むのが好ましい。
【００３２】図２を説明する。図２は回路基板５０を示
す。回路基板５０上に、本発明の好ましい実施例をイン
プリメントすることができる。回路基板５０はシステム
装置１８内に位置させるのが好ましい。回路基板５０は
マイクロプロセッサ５２および数値計算補助プロセッサ
を含む。記憶装置５６も、チップ５８，６０，６２，６
４，６６，６８，７０，７２および７４に位置させた他
の種々の回路とともに回路基板５０上に位置させてあ
る。また、回路基板５０は８ビット拡張用スロット７６
と、１６ビット拡張用スロット７８を含むのが典型的で
ある。これらの拡張スロットを利用して、種々の制御装
置および周辺装置をパーソナルコンピュータ１０に結合
させることができる。本発明の実施例に係る装置を、８
ビット拡張用スロット７６または１６ビット拡張用スロ
ット７８に組み込む代わりに、拡張用基板に組み込むこ
とができる。あるいはまた、本発明の好ましい実施例
を、直接、回路基板５０上に位置させることができる。
本発明に係る実施例はパーソナルコンピュータの例であ
るが、本発明に係る実施例をメインフレームやワークス
テーションのような他の種別のデータ処理システムで利
用することができることは当然である。
す。回路基板５０上に、本発明の好ましい実施例をイン
プリメントすることができる。回路基板５０はシステム
装置１８内に位置させるのが好ましい。回路基板５０は
マイクロプロセッサ５２および数値計算補助プロセッサ
を含む。記憶装置５６も、チップ５８，６０，６２，６
４，６６，６８，７０，７２および７４に位置させた他
の種々の回路とともに回路基板５０上に位置させてあ
る。また、回路基板５０は８ビット拡張用スロット７６
と、１６ビット拡張用スロット７８を含むのが典型的で
ある。これらの拡張スロットを利用して、種々の制御装
置および周辺装置をパーソナルコンピュータ１０に結合
させることができる。本発明の実施例に係る装置を、８
ビット拡張用スロット７６または１６ビット拡張用スロ
ット７８に組み込む代わりに、拡張用基板に組み込むこ
とができる。あるいはまた、本発明の好ましい実施例
を、直接、回路基板５０上に位置させることができる。
本発明に係る実施例はパーソナルコンピュータの例であ
るが、本発明に係る実施例をメインフレームやワークス
テーションのような他の種別のデータ処理システムで利
用することができることは当然である。
【００３３】図３を説明する。図３は本発明の実施例に
係る冗長(redundant) 発振回路を示すこの冗長発振回路
をプリント回路基板上に実装し、本発明の実施例に係る
データ処理システムで用いることができる。冗長発振回
路は２つの水晶発振器、すなわち、ＯＳＣ１１０と、Ｏ
ＳＣ１１２とを含むのが好ましい。本発明に係る実施例
では、水晶発振器を利用しているが、他の種別の固定周
波発振器を利用することもできる。本発明に係る実施例
では、ＯＳＣ１１２は主発振器であり、クロック信号を
発生するのに用いることができる信号を普通供給する。
発振器からの信号をクロック信号として直接用いること
ができるが、普通、発振器からの信号は、実施例のよう
に、クロック生成回路にチャネルされる。このクロック
回路を利用してその信号を修正し、所要のパラメタ、す
なわち、所要の周波数に合わせることができる。本発明
に係る実施例では、ＯＳＣ１１０は副発振器、すなわち
バックアップ発振器であり、ＯＳＣ１１２が故障したと
きに利用される。
係る冗長(redundant) 発振回路を示すこの冗長発振回路
をプリント回路基板上に実装し、本発明の実施例に係る
データ処理システムで用いることができる。冗長発振回
路は２つの水晶発振器、すなわち、ＯＳＣ１１０と、Ｏ
ＳＣ１１２とを含むのが好ましい。本発明に係る実施例
では、水晶発振器を利用しているが、他の種別の固定周
波発振器を利用することもできる。本発明に係る実施例
では、ＯＳＣ１１２は主発振器であり、クロック信号を
発生するのに用いることができる信号を普通供給する。
発振器からの信号をクロック信号として直接用いること
ができるが、普通、発振器からの信号は、実施例のよう
に、クロック生成回路にチャネルされる。このクロック
回路を利用してその信号を修正し、所要のパラメタ、す
なわち、所要の周波数に合わせることができる。本発明
に係る実施例では、ＯＳＣ１１０は副発振器、すなわち
バックアップ発振器であり、ＯＳＣ１１２が故障したと
きに利用される。
【００３４】図示した実施例は発振器が２つのみの例で
あるが、本発明の実施例によれば、３つ以上の発振器を
利用することができる。例えば、３つの発振器を利用す
ることができ、それらの発振器のうちの１つが主発振器
であり、他の２つの発振器が副発振器となる。このよう
なシステムでは、主発振器が故障した場合、発振器は副
発振器のうちの一方に切り換えることができる。クロッ
ク信号を生成するのに利用されるその第２発振器も故障
した場合、一定クロック信号を維持するのに必要な入力
を供給するのに第３発振器を利用することができる。こ
の第３発振器によりコンピュータシステムはその機能を
継続することができる。その後、データ処理システムを
正規のサービスの間シャットダウンすることができ、故
障した発振器を、その時点で交換することができる。
あるが、本発明の実施例によれば、３つ以上の発振器を
利用することができる。例えば、３つの発振器を利用す
ることができ、それらの発振器のうちの１つが主発振器
であり、他の２つの発振器が副発振器となる。このよう
なシステムでは、主発振器が故障した場合、発振器は副
発振器のうちの一方に切り換えることができる。クロッ
ク信号を生成するのに利用されるその第２発振器も故障
した場合、一定クロック信号を維持するのに必要な入力
を供給するのに第３発振器を利用することができる。こ
の第３発振器によりコンピュータシステムはその機能を
継続することができる。その後、データ処理システムを
正規のサービスの間シャットダウンすることができ、故
障した発振器を、その時点で交換することができる。
【００３５】さらに、図３を説明する。ＯＳＣ１１２は
発振器故障検知回路１１４に結合され、同様に、ＯＳＣ
１１０は発振器故障検知回路１１６に結合されている。
これら２つの発振器故障検知回路はその発振器からの出
力される信号を分析し、発振器が故障すると、直ちに、
信号がロジック回路１１８の各入力端子に送信される。
発振器故障検知回路１１４および１１６からの入力に加
えて、ロジック回路１１８は３つの出力端子を有する。
２つの出力は故障標識出力であり、コンピュータシステ
ムに送信され、発振器のうちの一方が故障した旨を示
す。出力端子１２０は、ドライバ１２２に結合されてお
り、ＯＳＣ１１０が故障した旨を示す。出力端子１２４
は、ドライバ１２６に結合されており、ＯＳＣ１１２が
故障した旨を示すのに利用される。これら各ドライバか
らの出力を、発振器が故障した旨を示すのに利用するこ
とができる。
発振器故障検知回路１１４に結合され、同様に、ＯＳＣ
１１０は発振器故障検知回路１１６に結合されている。
これら２つの発振器故障検知回路はその発振器からの出
力される信号を分析し、発振器が故障すると、直ちに、
信号がロジック回路１１８の各入力端子に送信される。
発振器故障検知回路１１４および１１６からの入力に加
えて、ロジック回路１１８は３つの出力端子を有する。
２つの出力は故障標識出力であり、コンピュータシステ
ムに送信され、発振器のうちの一方が故障した旨を示
す。出力端子１２０は、ドライバ１２２に結合されてお
り、ＯＳＣ１１０が故障した旨を示す。出力端子１２４
は、ドライバ１２６に結合されており、ＯＳＣ１１２が
故障した旨を示すのに利用される。これら各ドライバか
らの出力を、発振器が故障した旨を示すのに利用するこ
とができる。
【００３６】さらに、マルチプレクサ１３０は矩形波を
生成し、１つの出力端子がＰＬＬ（phase-locked loop)
回路１３２に結合されている。この矩形波はマルチプレ
クサ１３０からの入力を用いて、エッジごとにロックさ
れる出力である。また、ＰＬＬ回路１３２は１つの出力
端子がカウンタロジック１３４に結合されている。さら
に、カウンタロジック回路１３４はＰＬＬ回路１３２に
戻るフィードバックループを有する。カウンタロジック
回路１３４を、多数のクロック信号を生成して、データ
処理システムで用いるのに利用することができる。ま
た、カウンタロジック回路１３４は２つの出力端子がド
ライバ１３６および１３７に接続されている。これらの
ドライバの出力はクロック信号であり、データ処理シス
テムにより利用される。
生成し、１つの出力端子がＰＬＬ（phase-locked loop)
回路１３２に結合されている。この矩形波はマルチプレ
クサ１３０からの入力を用いて、エッジごとにロックさ
れる出力である。また、ＰＬＬ回路１３２は１つの出力
端子がカウンタロジック１３４に結合されている。さら
に、カウンタロジック回路１３４はＰＬＬ回路１３２に
戻るフィードバックループを有する。カウンタロジック
回路１３４を、多数のクロック信号を生成して、データ
処理システムで用いるのに利用することができる。ま
た、カウンタロジック回路１３４は２つの出力端子がド
ライバ１３６および１３７に接続されている。これらの
ドライバの出力はクロック信号であり、データ処理シス
テムにより利用される。
【００３７】ＰＬＬ回路１３２とカウンタロジック回路
１３４は、クロック生成回路を構成する。クロック生成
回路は水晶発振器からの入力信号周波数の４倍ないし８
倍の周波数であるクロック信号を生成するのに利用する
ことができる。種々の種別のＰＬＬ回路とカウンタロジ
ック回路を利用して、本発明の実施例により、所要の周
波数でクロック信号を生成することができる。図示の実
施例はＰＬＬ回路１３２とカウンタロジック回路１３４
を利用しているが、他の電子回路または装置を採用し
て、本発明の実施例に従って、クロック生成回路を構成
することができる。あるいはまた、なんら修正すること
なく、マルチプレクサ１３０からの出力をクロック信号
として直接利用することができる。
１３４は、クロック生成回路を構成する。クロック生成
回路は水晶発振器からの入力信号周波数の４倍ないし８
倍の周波数であるクロック信号を生成するのに利用する
ことができる。種々の種別のＰＬＬ回路とカウンタロジ
ック回路を利用して、本発明の実施例により、所要の周
波数でクロック信号を生成することができる。図示の実
施例はＰＬＬ回路１３２とカウンタロジック回路１３４
を利用しているが、他の電子回路または装置を採用し
て、本発明の実施例に従って、クロック生成回路を構成
することができる。あるいはまた、なんら修正すること
なく、マルチプレクサ１３０からの出力をクロック信号
として直接利用することができる。
【００３８】さらに、本発明の実施例によれば、ＰＬＬ
回路１３２は発振器からの入力に応答して「フライホイ
ール」として動作する。結果的には、水晶発振器からの
入力が終了した場合、ＰＬＬ回路１３２は矩形波を所要
の周波数で出力し続けるが、この周波数は緩やかにドリ
フトすることになる。結果的には、その信号の周波数偏
移により、コンピュータシステムのオペレーションに割
り込むことができるほど、周波数が大幅にドリフトする
ことになる。
回路１３２は発振器からの入力に応答して「フライホイ
ール」として動作する。結果的には、水晶発振器からの
入力が終了した場合、ＰＬＬ回路１３２は矩形波を所要
の周波数で出力し続けるが、この周波数は緩やかにドリ
フトすることになる。結果的には、その信号の周波数偏
移により、コンピュータシステムのオペレーションに割
り込むことができるほど、周波数が大幅にドリフトする
ことになる。
【００３９】再び、水晶発振器、すなわち、ＯＳＣ１１
０およびＯＳＣ１１２を説明する。ＯＳＣ１１２から出
力される信号は固定遅延回路１３８に入力され、つい
で、入力としてマルチプレクサ１３０に入力される。Ｏ
ＳＣ１１０の出力は可変遅延回路１４０を介してマルチ
プレクサ１３０に入力される。
０およびＯＳＣ１１２を説明する。ＯＳＣ１１２から出
力される信号は固定遅延回路１３８に入力され、つい
で、入力としてマルチプレクサ１３０に入力される。Ｏ
ＳＣ１１０の出力は可変遅延回路１４０を介してマルチ
プレクサ１３０に入力される。
【００４０】可変遅延回路１４０は遅延ループ回路１４
２の一部であり、本発明の実施例により、ＯＳＣ１１０
からの信号をＯＳＣ１１２からの信号に同期させるのに
利用される。また、遅延ループ回路１４２はチャージポ
ンプ１４６、位相検出器１４８、コンデンサ１５０、お
よびコンデンサリセット回路１５２を含む。位相検出回
路１４８は入力端子１５４および入力端子１５６を含
む。入力端子１５４は発振器故障検知回路１１４からの
信号を受信し、入力端子１５６は発振器故障検知回路１
１６からの信号を受信する。発振器のうちの１つが故障
した場合、これらの信号を用いて、位相検出器をディゲ
ート(degate)することができる。
２の一部であり、本発明の実施例により、ＯＳＣ１１０
からの信号をＯＳＣ１１２からの信号に同期させるのに
利用される。また、遅延ループ回路１４２はチャージポ
ンプ１４６、位相検出器１４８、コンデンサ１５０、お
よびコンデンサリセット回路１５２を含む。位相検出回
路１４８は入力端子１５４および入力端子１５６を含
む。入力端子１５４は発振器故障検知回路１１４からの
信号を受信し、入力端子１５６は発振器故障検知回路１
１６からの信号を受信する。発振器のうちの１つが故障
した場合、これらの信号を用いて、位相検出器をディゲ
ート(degate)することができる。
【００４１】位相検出回路１４８を利用して、ＯＳＣ１
１０およびＯＳＣ１１２からの出力信号の位相差を測定
する。水晶発振器からの信号のエッジを比較することに
より、位相検出回路１４８はＯＳＣ１１０からの信号
を、可変遅延回路１４０を介して制御し、ＯＳＣ１１０
からの信号の位相とＯＳＣ１１２からの信号の位相とを
一致させる。ＯＳＣ１０がＯＳＣ１１２からの信号の前
にシフトする場合、位相検出回路１４８は出力端子１５
８を介して信号をチャージポンプ１４６に送信すること
ができる。送信される信号は、可変遅延回路が可変遅延
回路１４０からの信号を遅延させるべきであることを示
す。この信号に応答して、チャージポンプ１４６はコン
デンサ１５０の間の電圧を高くする。その結果、可変遅
延回路１４０の可変遅延が長くなり、可変遅延遅延回路
１４０を通過する信号を遅延する。一方、ＯＳＣ１１０
からの信号がＯＳＣ１１２からの信号の後で降下する場
合、位相検出器１４８は出力端子１６０を介して信号を
チャージポンプ１４６に送信することができる。その結
果、チャージポンプ１４６によりコンデンサ１５０間の
電圧が高くされ、可変遅延回路１４０の遅延が小さくな
る。このオペレーションにより、固定遅延回路１３８か
らの出力同期して、可変遅延回路１４０から波形が出力
される。
１０およびＯＳＣ１１２からの出力信号の位相差を測定
する。水晶発振器からの信号のエッジを比較することに
より、位相検出回路１４８はＯＳＣ１１０からの信号
を、可変遅延回路１４０を介して制御し、ＯＳＣ１１０
からの信号の位相とＯＳＣ１１２からの信号の位相とを
一致させる。ＯＳＣ１０がＯＳＣ１１２からの信号の前
にシフトする場合、位相検出回路１４８は出力端子１５
８を介して信号をチャージポンプ１４６に送信すること
ができる。送信される信号は、可変遅延回路が可変遅延
回路１４０からの信号を遅延させるべきであることを示
す。この信号に応答して、チャージポンプ１４６はコン
デンサ１５０の間の電圧を高くする。その結果、可変遅
延回路１４０の可変遅延が長くなり、可変遅延遅延回路
１４０を通過する信号を遅延する。一方、ＯＳＣ１１０
からの信号がＯＳＣ１１２からの信号の後で降下する場
合、位相検出器１４８は出力端子１６０を介して信号を
チャージポンプ１４６に送信することができる。その結
果、チャージポンプ１４６によりコンデンサ１５０間の
電圧が高くされ、可変遅延回路１４０の遅延が小さくな
る。このオペレーションにより、固定遅延回路１３８か
らの出力同期して、可変遅延回路１４０から波形が出力
される。
【００４２】１期間が経過した後、ＯＳＣ１１０および
ＯＳＣ１１２からの信号のエッジが互いに他に対して３
６０度だけ、すなわち、１期間だけシフトすることがで
きる。その信号のエッジは再び立上がり（ラインアップ
し）、しかも、その時点で、コンデンサ間電圧はたぶん
最大値にランプ(ramp)することになる。コンデンサ間電
圧が幾つかの期間の間上昇し続けることは望ましくない
し、そうすることはできないかもしれない。その結果、
本発明の実施例に従って、その信号のエッジが１期間だ
けスリップしたとき、コンデンサリセット回路１５２を
利用してコンデンサをリセットし、コンデンサ間電圧を
グランド電圧にする。
ＯＳＣ１１２からの信号のエッジが互いに他に対して３
６０度だけ、すなわち、１期間だけシフトすることがで
きる。その信号のエッジは再び立上がり（ラインアップ
し）、しかも、その時点で、コンデンサ間電圧はたぶん
最大値にランプ(ramp)することになる。コンデンサ間電
圧が幾つかの期間の間上昇し続けることは望ましくない
し、そうすることはできないかもしれない。その結果、
本発明の実施例に従って、その信号のエッジが１期間だ
けスリップしたとき、コンデンサリセット回路１５２を
利用してコンデンサをリセットし、コンデンサ間電圧を
グランド電圧にする。
【００４３】再び、マルチプレクサ１３０を説明する。
遅延ループ回路１４２が採用され、ＯＳＣ１１０からの
出力と、ＯＳＣ１１２から出力がマルチプレクサ１３０
に入力されたとき、それらの信号が同相になるようにす
る。ロジックゲート１１８は信号を出力端子１２８を介
してマルチプレクサ１３０に送信し、ＯＳＣ１１２が故
障したときは、パスをＯＳＣ１１２からＯＳＣ１１０に
切り換える。本発明の好ましい実施例によると、この切
り換えが行われても、冗長発振回路により生成されたク
ロック信号に影響を与えることはない。ロジック回路１
１８は、本発明の好ましい実施例によると、種々の形態
でインプリメントすることができる。表１は本発明の好
ましい実施例でインプリメントされたロジックゲート１
１８の真理値表である。
遅延ループ回路１４２が採用され、ＯＳＣ１１０からの
出力と、ＯＳＣ１１２から出力がマルチプレクサ１３０
に入力されたとき、それらの信号が同相になるようにす
る。ロジックゲート１１８は信号を出力端子１２８を介
してマルチプレクサ１３０に送信し、ＯＳＣ１１２が故
障したときは、パスをＯＳＣ１１２からＯＳＣ１１０に
切り換える。本発明の好ましい実施例によると、この切
り換えが行われても、冗長発振回路により生成されたク
ロック信号に影響を与えることはない。ロジック回路１
１８は、本発明の好ましい実施例によると、種々の形態
でインプリメントすることができる。表１は本発明の好
ましい実施例でインプリメントされたロジックゲート１
１８の真理値表である。
【００４４】
【表１】
【００４５】このテーブルは、マルチプレクサ（“ＭＵ
Ｘ”）は０に等しい制御信号（“ＣＮＴＬ”）に基づき
固定遅延発振器パスを選択し、１に等しいＣＮＴＬに基
づき可変遅延発振器を選択することを示す。ＦＡＩＬ
ＳＩＧＮＡＬ ＯＳＣ１１０と、ＦＡＩＬ ＳＩＧＮＡ
Ｌ ＯＳＣ１１２は、データ処理システムに送信される
信号であり、発振器が故障した旨を示す。
Ｘ”）は０に等しい制御信号（“ＣＮＴＬ”）に基づき
固定遅延発振器パスを選択し、１に等しいＣＮＴＬに基
づき可変遅延発振器を選択することを示す。ＦＡＩＬ
ＳＩＧＮＡＬ ＯＳＣ１１０と、ＦＡＩＬ ＳＩＧＮＡ
Ｌ ＯＳＣ１１２は、データ処理システムに送信される
信号であり、発振器が故障した旨を示す。
【００４６】図４を説明する。図４は発振器故障検知回
路を詳細に示す略図である。水晶発振器が出力信号を出
力することができないか、ハイレベルまたはローレベル
の信号が出力され続けるような欠陥がある場合、一般的
に、故障が発生する。固定周波発振器からの「出力」
は、データ処理信号をクロック信号として利用可能な信
号か、あるいは、クロック生成回路により利用可能であ
り、データ処理システムにより利用可能なクロック信号
を生成する信号である。言い換えると、その信号によ
り、データ処理システムは、固定周波発振器の故障によ
るエラーもなく、オペレーションをパフォームすること
ができなければならない。
路を詳細に示す略図である。水晶発振器が出力信号を出
力することができないか、ハイレベルまたはローレベル
の信号が出力され続けるような欠陥がある場合、一般的
に、故障が発生する。固定周波発振器からの「出力」
は、データ処理信号をクロック信号として利用可能な信
号か、あるいは、クロック生成回路により利用可能であ
り、データ処理システムにより利用可能なクロック信号
を生成する信号である。言い換えると、その信号によ
り、データ処理システムは、固定周波発振器の故障によ
るエラーもなく、オペレーションをパフォームすること
ができなければならない。
【００４７】発振器信号、すなわち、ＯＳＣ２００は、
クロック信号、すなわち、ＣＬＫ２０２によりサンプリ
ングされる。入力信号、すなわちＰＯＲ２０４を利用し
て、パワーアップ時に、ロジックゲートをリセットす
る。Ｄフリップフロップ２０６，２０８，２１０，２１
２，２１４，２１６，および２１８は、ＯＳＣ２００か
らのデータを７パルスだけシフトするシフトレジスタを
形成する。ＯＳＣ２００は７クロックパルスの間ローレ
ベルである場合、Ｄフリップフロップは、全て、信号１
Ｐ−７Ｐで示すように、ローレベル信号を出力する。そ
の結果、ＮＯＲゲート２２０は活動状態になり、ＯＲゲ
ート２２２を活動化する。ＣＬＫ２０２の次の立ち下が
りで、インバータ(INV) ２２４はＯＲゲート２２からの
信号をクロックし、Ｄフリップフロップ２２６を介して
故障線(fail line) 上に出力する。Ｄフリップフロップ
２２６は発振器が故障した旨を示すのに用いられる。
クロック信号、すなわち、ＣＬＫ２０２によりサンプリ
ングされる。入力信号、すなわちＰＯＲ２０４を利用し
て、パワーアップ時に、ロジックゲートをリセットす
る。Ｄフリップフロップ２０６，２０８，２１０，２１
２，２１４，２１６，および２１８は、ＯＳＣ２００か
らのデータを７パルスだけシフトするシフトレジスタを
形成する。ＯＳＣ２００は７クロックパルスの間ローレ
ベルである場合、Ｄフリップフロップは、全て、信号１
Ｐ−７Ｐで示すように、ローレベル信号を出力する。そ
の結果、ＮＯＲゲート２２０は活動状態になり、ＯＲゲ
ート２２２を活動化する。ＣＬＫ２０２の次の立ち下が
りで、インバータ(INV) ２２４はＯＲゲート２２からの
信号をクロックし、Ｄフリップフロップ２２６を介して
故障線(fail line) 上に出力する。Ｄフリップフロップ
２２６は発振器が故障した旨を示すのに用いられる。
【００４８】ＯＳＣ２００が依然ハイレベルであると
き、Ｄフリップフロップ２０６，２０８，２１０，２１
２，２１４，２１６，および２１８の相補出力、すなわ
ち、１Ｎ−７Ｎはハイレベルになり、ＮＯＲゲート２２
８を活動化することになる。その結果、ＯＲゲートが活
動化され、ＣＬＫ２０２の次の立ち下がりで、インバー
タ２２４はＯＲゲート２２２からの信号をクロックし、
Ｄフリップフロップ２２６により、故障を示す。本実施
例は７パルスに亘ってサンプリングするため７つのＤフ
リップフロップを用いた例を説明したが、Ｄフリップフ
ロップの数はこれに限定されず、ＯＳＣ周波数に対する
ＣＬＫ周波数の比を変更することができる。さらに、本
発明の好ましい実施例に従って、他の種別のラッチおよ
びＮＯＲ／ＯＲロジックを用いることができる。クロッ
ク信号２０２はＰＬＬ回路１３２の出力にすることがで
きる。ＰＬＬ回路１３２はＯＳＣ１１０またはＯＳＣ１
１２の周波数より高い周波数を有することができる。
き、Ｄフリップフロップ２０６，２０８，２１０，２１
２，２１４，２１６，および２１８の相補出力、すなわ
ち、１Ｎ−７Ｎはハイレベルになり、ＮＯＲゲート２２
８を活動化することになる。その結果、ＯＲゲートが活
動化され、ＣＬＫ２０２の次の立ち下がりで、インバー
タ２２４はＯＲゲート２２２からの信号をクロックし、
Ｄフリップフロップ２２６により、故障を示す。本実施
例は７パルスに亘ってサンプリングするため７つのＤフ
リップフロップを用いた例を説明したが、Ｄフリップフ
ロップの数はこれに限定されず、ＯＳＣ周波数に対する
ＣＬＫ周波数の比を変更することができる。さらに、本
発明の好ましい実施例に従って、他の種別のラッチおよ
びＮＯＲ／ＯＲロジックを用いることができる。クロッ
ク信号２０２はＰＬＬ回路１３２の出力にすることがで
きる。ＰＬＬ回路１３２はＯＳＣ１１０またはＯＳＣ１
１２の周波数より高い周波数を有することができる。
【００４９】図５を説明する。図５は発振器故障検知回
路からの出力波形を示す。発振器が信号を出力すること
ができないとき、出力信号がＮＯＲゲート２２０に送信
され、各クロック信号は出力１ｐ−８ｐのようになる。
発振器が７クロックパスの間信号を出力することができ
ない場合、信号ＮＯＲ−８−ＯＵＴで示すように、ＮＯ
Ｒゲート２２０は活動状態になり、その結果、信号ＯＲ
−１０−ＯＵＴで示すように、ＯＲゲート２２２も活動
状態になる。次のクロックパルスで、ＯＲゲート２２２
からの出力は、信号ＤＥＦ−１１−Ｑで示すように、Ｄ
フリップフロップにより故障線上にクロックアウトされ
る。
路からの出力波形を示す。発振器が信号を出力すること
ができないとき、出力信号がＮＯＲゲート２２０に送信
され、各クロック信号は出力１ｐ−８ｐのようになる。
発振器が７クロックパスの間信号を出力することができ
ない場合、信号ＮＯＲ−８−ＯＵＴで示すように、ＮＯ
Ｒゲート２２０は活動状態になり、その結果、信号ＯＲ
−１０−ＯＵＴで示すように、ＯＲゲート２２２も活動
状態になる。次のクロックパルスで、ＯＲゲート２２２
からの出力は、信号ＤＥＦ−１１−Ｑで示すように、Ｄ
フリップフロップにより故障線上にクロックアウトされ
る。
【００５０】図６を説明する。図６はコンデンサリセッ
ト回路を詳細に示す略図である。コンデンサリセット回
路１５２はウィンドウコンパレータ３５２を含む。ウィ
ンドウコンパレータ３５２は固定遅延回路およびＤフリ
ップフロップを利用し、コンデンサをリセットすべきか
否かを判定する。ＯＳＣ１１２からの信号はＤフリップ
フロップで生成されたウィンドウと比較される。ＯＳＣ
１１２からの信号は固定遅延回路３５６を介して送信さ
れる。固定遅延回路３５６は信号を予め定めた時間、す
なわち、２ nsec だけ遅延させる。ＯＳＣ１１０からの
信号は固定遅延回路３５８に送信される。固定遅延回路
３５８は信号を固定遅延回路３５６で利用される遅延時
間の２倍の遅延時間、すなわち、４ nsec だけ遅延させ
る。固定遅延回路３５６および固定遅延回路３５８から
の信号は、Ｄフリップフロップ３５４に送信され、ＯＳ
Ｃ１１２からの信号と比較するための「ウィンドウ」を
形成する。
ト回路を詳細に示す略図である。コンデンサリセット回
路１５２はウィンドウコンパレータ３５２を含む。ウィ
ンドウコンパレータ３５２は固定遅延回路およびＤフリ
ップフロップを利用し、コンデンサをリセットすべきか
否かを判定する。ＯＳＣ１１２からの信号はＤフリップ
フロップで生成されたウィンドウと比較される。ＯＳＣ
１１２からの信号は固定遅延回路３５６を介して送信さ
れる。固定遅延回路３５６は信号を予め定めた時間、す
なわち、２ nsec だけ遅延させる。ＯＳＣ１１０からの
信号は固定遅延回路３５８に送信される。固定遅延回路
３５８は信号を固定遅延回路３５６で利用される遅延時
間の２倍の遅延時間、すなわち、４ nsec だけ遅延させ
る。固定遅延回路３５６および固定遅延回路３５８から
の信号は、Ｄフリップフロップ３５４に送信され、ＯＳ
Ｃ１１２からの信号と比較するための「ウィンドウ」を
形成する。
【００５１】ＯＳＣ１１２からの信号で、Ｄフリップフ
ロップ３６０に入力される信号は、ＡＮＤゲート３６２
で、Ｄフリップフロップ３５４により生成された「ウィ
ンドウ」と比較される。ＯＳＣ１１２からの信号が「ウ
ィンドウ」内にある場合は、コンデンサはリセットされ
る。Ｄフリップフロップを利用して、コンデンサのリセ
ットタイミングと同期される。Ｄフリップフロップ３６
４は固定遅延回路１３８からのクロック入力を受信す
る。ＯＳＣ１１２が故障した場合は、ＡＮＤゲート３６
６を利用して、コンデンサを放電させコンデンサ間電圧
をグランド電圧状態に戻すことができる。発振器故障検
知回路１１４からの反転信号はＡＮＤゲート３６６に入
力される。ＯＳＣ１１０が故障したとき、ＮＯＲゲート
３６８を採用して、コンデンサリセット機能をデセーブ
ルする。ＮＯＲゲート３６８は発振器故障検知回路１１
６からの入力を受信する。ＯＳＣ１１０の故障により、
コンデンサをリセットする必要がなくなる。というの
は、水晶発振器は較正のための信号を出力しないからで
ある。ＯＳＣ１１２の故障により、その回路はコンデン
サを放電することができる。
ロップ３６０に入力される信号は、ＡＮＤゲート３６２
で、Ｄフリップフロップ３５４により生成された「ウィ
ンドウ」と比較される。ＯＳＣ１１２からの信号が「ウ
ィンドウ」内にある場合は、コンデンサはリセットされ
る。Ｄフリップフロップを利用して、コンデンサのリセ
ットタイミングと同期される。Ｄフリップフロップ３６
４は固定遅延回路１３８からのクロック入力を受信す
る。ＯＳＣ１１２が故障した場合は、ＡＮＤゲート３６
６を利用して、コンデンサを放電させコンデンサ間電圧
をグランド電圧状態に戻すことができる。発振器故障検
知回路１１４からの反転信号はＡＮＤゲート３６６に入
力される。ＯＳＣ１１０が故障したとき、ＮＯＲゲート
３６８を採用して、コンデンサリセット機能をデセーブ
ルする。ＮＯＲゲート３６８は発振器故障検知回路１１
６からの入力を受信する。ＯＳＣ１１０の故障により、
コンデンサをリセットする必要がなくなる。というの
は、水晶発振器は較正のための信号を出力しないからで
ある。ＯＳＣ１１２の故障により、その回路はコンデン
サを放電することができる。
【００５２】オープンコレクタドライバ３７０はＰＲＥ
ＳＥＴ抵抗に結合されており、ＰＲＥＳＥＴ抵抗はコン
デンサ１５０に結合されている。オープンコレクタドラ
イバ３７２はＰＤＲＩＦＴ抵抗に係合されており、ＰＤ
ＲＩＦＴ抵抗はコンデンサ１５０に結合されいる。ＰＲ
ＥＳＥＴ抵抗により、コンデンサをリセットしてグラン
ド電圧にし、一方、ＲＤＲＩＦＴ抵抗によりコンデンサ
を緩やかに放電させグランド電圧に戻す。
ＳＥＴ抵抗に結合されており、ＰＲＥＳＥＴ抵抗はコン
デンサ１５０に結合されている。オープンコレクタドラ
イバ３７２はＰＤＲＩＦＴ抵抗に係合されており、ＰＤ
ＲＩＦＴ抵抗はコンデンサ１５０に結合されいる。ＰＲ
ＥＳＥＴ抵抗により、コンデンサをリセットしてグラン
ド電圧にし、一方、ＲＤＲＩＦＴ抵抗によりコンデンサ
を緩やかに放電させグランド電圧に戻す。
【００５３】水晶発振器のいずれかが故障した場合、本
発明の好ましい実施例によれば、位相検出回路１４８は
最早利用されない。このような状態では、遅延同期ルー
プ回路をさらに利用するのは無駄である。その結果、コ
ンデンサは放電してその電圧がグランド電圧に戻り、可
変遅延はなくなり、その結果、クロック位相はドリフト
してある適正な値に戻る。クロック位相はドリフトする
ことができるが、そのドリフトは数１０００サイクルの
間であり、ドリフト量は非常に小さい。あるいはまた、
遅延同期ループ回路を継続して用い、固定した時点で、
遅延を維持する。
発明の好ましい実施例によれば、位相検出回路１４８は
最早利用されない。このような状態では、遅延同期ルー
プ回路をさらに利用するのは無駄である。その結果、コ
ンデンサは放電してその電圧がグランド電圧に戻り、可
変遅延はなくなり、その結果、クロック位相はドリフト
してある適正な値に戻る。クロック位相はドリフトする
ことができるが、そのドリフトは数１０００サイクルの
間であり、ドリフト量は非常に小さい。あるいはまた、
遅延同期ループ回路を継続して用い、固定した時点で、
遅延を維持する。
【００５４】以上、本発明の好ましい実施例を説明した
が、本発明の精神および範囲を逸脱することなく、種々
の変更を行うことができることは当業者にとって当然で
ある。
が、本発明の精神および範囲を逸脱することなく、種々
の変更を行うことができることは当業者にとって当然で
ある。
【００５５】
【発明の効果】以上説明したように、本発明によれば、
上記のように構成したので、ディジタルコンピュータシ
ステムの信頼性を向上させることができる。
上記のように構成したので、ディジタルコンピュータシ
ステムの信頼性を向上させることができる。
【図１】本発明の好ましい実施例に係るパーソナルコン
ピュータを示す略図である。
ピュータを示す略図である。
【図２】本発明の好ましい実施例に係る回路基板を示す
略図である。
略図である。
【図３】本発明の好ましい実施例に係る冗長発振回路を
示すブロック図である。
示すブロック図である。
【図４】発振器故障検知回路を示すブロック図である。
【図５】発振器故障検知回路の出力波形を示す図であ
る。
る。
【図６】コンデンサリセット回路を示すブロック図であ
る。
る。
１０ パーソナルコンピュータ １２ キーボード １４ ビデオディスプレイ端末 １６ ポインティングデバイス
───────────────────────────────────────────────────── フロントページの続き (72)発明者 チャールズ ルーサー ジョンソン アメリカ合衆国 55902 ミネソタ州 ロ チェスター サウスウエスト フォックス ハロー コート 3312
Claims (8)
- 【請求項１】 固定周波発振器からの入力信号に応答し
てクロック信号を生成し、出力を出力する主固定周波発
振器および副固定周波発振器を含むディジタルコンピュ
ータのクロック生成回路であって、 前記主固定周波発振器または前記副固定周波発振器のい
ずれかが出力生成を停止したとき故障が発生する、前記
主固定周波発振器または前記副固定周波発振器のいずれ
かの故障を検知する故障検知手段と、 前記主固定周波発振器に結合されるとともに、前記副固
定周波発振器に結合され、前記副固定周波発振器からの
前記出力を修正し、前記主固定周波発振器からの前記出
力と実質的に同期する同期出力を生成する同期手段と、 前記故障検知手段に結合され、前記主固定周波発振器か
らの出力と、前記同期出力とを受信し、前記主固定周波
発振器からの前記出力を前記クロック信号として供給
し、前記主固定周波発振器の故障検知に応答して、前記
同期出力が前記クロック信号として供給される切り換え
手段とを備えたことを特徴とするディジタルコンピュー
タのクロック生成回路。 - 【請求項２】 請求項１に記載のディジタルコンピュー
タのクロック生成回路において、 前記同期手段は、前記副固定周波発振器からの前記出力
のタイミングをシフトする手段を含み、前記副固定周波
発振器からの前記出力は前記主固定周波発振器からの前
記出力と実質的に同期することを特徴とするディジタル
コンピュータのクロック生成回路。 - 【請求項３】 請求項２に記載のディジタルコンピュー
タのクロック生成回路において、 前記切り換え手段は、前記クロック信号に対して妨害が
ないように、前記同期出力を前記クロック信号として供
給する手段を含むことを特徴とするディジタルコンピュ
ータのクロック生成回路。 - 【請求項４】 請求項３に記載のディジタルコンピュー
タのクロック生成回路において、 前記タイミングをシストする手段は遅延ループ回路を含
むことを特徴とするディジタルコンピュータのクロック
生成回路。 - 【請求項５】 請求項４に記載のディジタルコンピュー
タのクロック生成回路において、 前記切り換え手段は、マルチプレクサであり、前記主固
定周波発振器からの前記出力を受信する第１入力端子
と、前記同期出力を受信する第２入力端子と、故障を検
知する前記手段に結合された制御入力端子と、選択され
た入力端子からのクロック信号が送信される出力端子と
を有することを特徴とするディジタルコンピュータのク
ロック生成回路。 - 【請求項６】 請求項５に記載のディジタルコンピュー
タのクロック生成回路において、 前記切り換え手段に結合され、前記切り換え手段からの
前記クロック信号を受信するとともに、予め定めた周波
数の修正されたクロック信号を生成し、前記主および副
固定周波発振器により、クロック信号の周波数が前記予
め定めた周波数未満になるＰＬＬ(phase-locked loop)
回路と、 該ＰＬＬ回路に結合され、該ＰＬＬ回路からの前記修正
されたクロック信号受信に応答して複数の前記修正され
たクロック信号を生成するカウンタロジック回路とを備
えたことを特徴とするディジタルコンピュータのクロッ
ク生成回路。 - 【請求項７】 クロック信号を予め定めた周波数にした
ままで、主固定周波発振器から副固定周波発振器に切り
換え、前記主固定周波発振器および副固定周波発振器は
クロック信号を出力として供給する回路であって、 主固定周波発振器または副固定周波発振器のいずれかの
故障を検知する故障検知手段と、 前記主固定周波発振器に結合されると共に、前記副固定
周波発振器に結合され、前記副固定周波発振器からの前
記出力を修正し、前記主固定周波発振器からの前記出力
と実質的に同期した同期出力を生成する同期手段と、 故障を検知する前記手段に結合され、前記主固定周波発
振器および前記副固定周波発振器からの前記出力を受信
し、前記主固定周波発振器からの前記出力を前記クロッ
ク信号として通常供給し、前記主固定周波発振器の故障
に応答して、前記同期出力が前記クロック信号として供
給される切り換え手段とを備えたことを特徴とする回
路。 - 【請求項８】 クロック信号をデータ処理システムに供
給し、前記データ処理システムはクロック生成回路と、
主固定周波発振器と、副固定周波発振器とを有し、前記
主固定周波発振器と前記副固定周波発振器は出力を供給
し、前記主固定周波発振器からの前記出力は前記クロッ
ク生成回路に通常結合される方法であって、 前記主固定周波発振器および副固定周波発振器からの出
力を検知するステップと、 前記主固定周波発振器からの前記出力と前記副固定周波
発振器からの前記出力に応答して、前記副固定周波発振
器からの前記出力を修正し、前記主固定周波発振器から
の前記出力と実質的に同期する同期出力を生成するステ
ップと、 前記主固定周波発振器または前記副固定周波発振器が出
力生成を停止したとき故障が発生する、前記主固定周波
発振器または副固定周波発振器のいずれかの故障を検知
するステップと、 前記主固定周波発振器の故障検知に応答して、前記主固
定周波発振器からの前記出力を前記同期出力に切り換え
るステップとを備えたことを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US905054 | 1986-09-05 | ||
| US07/905,054 US5371764A (en) | 1992-06-26 | 1992-06-26 | Method and apparatus for providing an uninterrupted clock signal in a data processing system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0659769A true JPH0659769A (ja) | 1994-03-04 |
Family
ID=25420223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12297093A Pending JPH0659769A (ja) | 1992-06-26 | 1993-05-25 | ディジタルコンピュータのクロック生成回路および方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5371764A (ja) |
| JP (1) | JPH0659769A (ja) |
Cited By (1)
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| KR100710127B1 (ko) * | 2006-03-17 | 2007-04-20 | 지씨티 세미컨덕터 인코포레이티드 | 지연 동기 루프를 이용한 클록 생성기 및 클록 생성 방법 |
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| Publication number | Publication date |
|---|---|
| US5371764A (en) | 1994-12-06 |
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