JP2002101316A - クロック生成回路及び画像表示装置 - Google Patents
クロック生成回路及び画像表示装置Info
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Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G1/00—Control arrangements or circuits, of interest only in connection with cathode-ray tube indicators; General aspects or details, e.g. selection emphasis on particular characters, dashed line or dotted line generation; Preprocessing of data
- G09G1/04—Deflection circuits ; Constructional details not otherwise provided for
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2340/00—Aspects of display data processing
- G09G2340/04—Changes in size, position or resolution of an image
- G09G2340/0464—Positioning
- G09G2340/0478—Horizontal positioning
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- Engineering & Computer Science (AREA)
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- Synchronizing For Television (AREA)
- Details Of Television Scanning (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 ディジタル処理によるＣＲＴのピンバランス
補正とキーバランス補正と水平位置調整とを実行する際
に、画面上にジッタを生じさせない安定した水平ドライ
ブパルスを生成可能とする。 【解決手段】 第１ＰＬＬ回路１００はフライバックパ
ルスＶＦＢを基準信号として受信してクロック信号ＣＬ
Ｋ１を出力し、遅延回路２００は画面上の水平移動量に
対応する所定の遅延時間を有するフライバックディレイ
信号ＶＦＢＤを出力する。第２ＰＬＬ回路３００は、水
平同期信号ＶＨＳＹＮＣ及びフライバックディレイ信号
ＶＦＢＤをそれぞれ基準信号及び被比較信号として受信
して、水平ドライブパルスＶＨＤを生成する。偏向ヨー
ク１２は水平ドライブパルスＶＨＤを受信してフライバ
ックパルスを生成し、降圧回路１６は降圧されたフライ
バックパルスＶＦＢを出力する。
補正とキーバランス補正と水平位置調整とを実行する際
に、画面上にジッタを生じさせない安定した水平ドライ
ブパルスを生成可能とする。 【解決手段】 第１ＰＬＬ回路１００はフライバックパ
ルスＶＦＢを基準信号として受信してクロック信号ＣＬ
Ｋ１を出力し、遅延回路２００は画面上の水平移動量に
対応する所定の遅延時間を有するフライバックディレイ
信号ＶＦＢＤを出力する。第２ＰＬＬ回路３００は、水
平同期信号ＶＨＳＹＮＣ及びフライバックディレイ信号
ＶＦＢＤをそれぞれ基準信号及び被比較信号として受信
して、水平ドライブパルスＶＨＤを生成する。偏向ヨー
ク１２は水平ドライブパルスＶＨＤを受信してフライバ
ックパルスを生成し、降圧回路１６は降圧されたフライ
バックパルスＶＦＢを出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、ディスプレイモニ
タ或いはテレビ受信機等の画像表示装置に搭載されるク
ロック生成回路に関するものである。
タ或いはテレビ受信機等の画像表示装置に搭載されるク
ロック生成回路に関するものである。
【０００２】
【従来の技術】通常、ＣＲＴ（陰極線管）においては、
ブラウン管の全体形状によって画像に歪みが生じる。そ
こで、歪み補正波形を生成することで、画像の歪みを補
正している。また、部品特性のバラツキなどが存在する
ために、個々のＣＲＴの特性に応じて各ＣＲＴ毎に画面
の水平位置調整を行っている。これらの画像歪み補正並
びに画面の水平位置調整はアナログ回路により実行され
ていたが、必ずしも精度の高い、所望の動作が得られる
訳ではなかった。この状況を改善し得る方法が、ディジ
タル信号による画像歪み補正及び画面の水平位置調整で
ある。
ブラウン管の全体形状によって画像に歪みが生じる。そ
こで、歪み補正波形を生成することで、画像の歪みを補
正している。また、部品特性のバラツキなどが存在する
ために、個々のＣＲＴの特性に応じて各ＣＲＴ毎に画面
の水平位置調整を行っている。これらの画像歪み補正並
びに画面の水平位置調整はアナログ回路により実行され
ていたが、必ずしも精度の高い、所望の動作が得られる
訳ではなかった。この状況を改善し得る方法が、ディジ
タル信号による画像歪み補正及び画面の水平位置調整で
ある。
【０００３】図６は、ディジタル信号による水平位置調
整及び画像歪み補正を行うために提案された、従来のク
ロック生成回路の全体構成を示すブロック図である。図
６のクロック生成回路は、受信した基準信号にロックし
たクロックを生成する２つのＰＬＬ回路を備えた構成を
有している。本クロック生成回路は、例えば特開２００
０−１７２２１３号公報に開示されている。
整及び画像歪み補正を行うために提案された、従来のク
ロック生成回路の全体構成を示すブロック図である。図
６のクロック生成回路は、受信した基準信号にロックし
たクロックを生成する２つのＰＬＬ回路を備えた構成を
有している。本クロック生成回路は、例えば特開２００
０−１７２２１３号公報に開示されている。
【０００４】図６において、参照符号１Ｐは第１位相比
較器を示し（以下ではＰＣ１Ｐと称す）、２Ｐは第１ロ
ーパスフィルタを示し（以下ではＬＰＦ２Ｐと称す）、
３Ｐは第１電圧制御発振器を示し（以下ではＶＣＯ３Ｐ
と称す）、４Ｐは第１（１／Ｎ）可変分周器を示してお
り（以下では（１／Ｎ）divider４Ｐと称す）、これら
の構成要素１Ｐ、２Ｐ、３Ｐ及び４Ｐは第１ＰＬＬ回路
を構成している。
較器を示し（以下ではＰＣ１Ｐと称す）、２Ｐは第１ロ
ーパスフィルタを示し（以下ではＬＰＦ２Ｐと称す）、
３Ｐは第１電圧制御発振器を示し（以下ではＶＣＯ３Ｐ
と称す）、４Ｐは第１（１／Ｎ）可変分周器を示してお
り（以下では（１／Ｎ）divider４Ｐと称す）、これら
の構成要素１Ｐ、２Ｐ、３Ｐ及び４Ｐは第１ＰＬＬ回路
を構成している。
【０００５】他方、参照符号７Ｐは第２位相比較器を示
し（以下ではＰＣ７Ｐと称す）、８Ｐは第２ローパスフ
ィルタを示し（以下ではＬＰＦ８Ｐと称す）、９Ｐは第
２電圧制御発振器を示し（以下ではＶＣＯ９Ｐと称
す）、１０Ｐは第２（１／Ｎ）可変分周器を示しており
（以下では（１／Ｎ）divider１０Ｐと称す）、１１Ｐ
は水平ドライブパルス生成部を示しており、１２ＰはＣ
ＲＴ１３Ｐが有する偏向ヨークを示している。そして、
これらの構成要素７Ｐ、８Ｐ、９Ｐ、１０Ｐ、１１Ｐ及
び１２Ｐは第２ＰＬＬ回路を構成している。
し（以下ではＰＣ７Ｐと称す）、８Ｐは第２ローパスフ
ィルタを示し（以下ではＬＰＦ８Ｐと称す）、９Ｐは第
２電圧制御発振器を示し（以下ではＶＣＯ９Ｐと称
す）、１０Ｐは第２（１／Ｎ）可変分周器を示しており
（以下では（１／Ｎ）divider１０Ｐと称す）、１１Ｐ
は水平ドライブパルス生成部を示しており、１２ＰはＣ
ＲＴ１３Ｐが有する偏向ヨークを示している。そして、
これらの構成要素７Ｐ、８Ｐ、９Ｐ、１０Ｐ、１１Ｐ及
び１２Ｐは第２ＰＬＬ回路を構成している。
【０００６】更に参照符号６Ｐはディジタルディレイ部
を示しており、同部６Ｐは既述した画面の水平位置調整
及び画像歪み補正を行うための重要な役割を担ってい
る。
を示しており、同部６Ｐは既述した画面の水平位置調整
及び画像歪み補正を行うための重要な役割を担ってい
る。
【０００７】次に、以上の構成を有するクロック生成回
路の動作を説明する。
路の動作を説明する。
【０００８】先ず、ＰＣ１Ｐは、水平同期信号ＶＨＳＹ
ＮＣを基準信号として受信して、同信号ＶＨＳＹＮＣと
他方の入力信号ＶＦＰとの位相比較を行う。次段のＬＰ
Ｆ２ＰはＰＣ１Ｐの出力信号を平滑化して制御電圧を生
成し、当該制御電圧をＶＣＯ３Ｐの制御電圧受信端子に
出力する。この制御電圧に応じて、ＶＣＯ３Ｐは第１ク
ロック信号ＣＬＫ１Ｐ（以下ではクロックＣＬＫ１Ｐと
称す）を出力し、（１／Ｎ）divider４ＰはクロックＣ
ＬＫ１Ｐの周波数をその（１／Ｎ）（Ｎは任意の正の整
数）の値に分周して、その出力信号を帰還信号ＶＦＰと
してＰＣ１Ｐに送出する。その結果、帰還信号ＶＦＰの
位相は、ＰＣ１Ｐによって水平同期信号ＶＨＳＹＮＣの
位相と比較される。この様にして、水平同期信号ＶＨＳ
ＹＮＣを基準信号とする第１ＰＬＬ回路が構成される。
ＮＣを基準信号として受信して、同信号ＶＨＳＹＮＣと
他方の入力信号ＶＦＰとの位相比較を行う。次段のＬＰ
Ｆ２ＰはＰＣ１Ｐの出力信号を平滑化して制御電圧を生
成し、当該制御電圧をＶＣＯ３Ｐの制御電圧受信端子に
出力する。この制御電圧に応じて、ＶＣＯ３Ｐは第１ク
ロック信号ＣＬＫ１Ｐ（以下ではクロックＣＬＫ１Ｐと
称す）を出力し、（１／Ｎ）divider４ＰはクロックＣ
ＬＫ１Ｐの周波数をその（１／Ｎ）（Ｎは任意の正の整
数）の値に分周して、その出力信号を帰還信号ＶＦＰと
してＰＣ１Ｐに送出する。その結果、帰還信号ＶＦＰの
位相は、ＰＣ１Ｐによって水平同期信号ＶＨＳＹＮＣの
位相と比較される。この様にして、水平同期信号ＶＨＳ
ＹＮＣを基準信号とする第１ＰＬＬ回路が構成される。
【０００９】次に、第１ＰＬＬ回路の出力端からディジ
タルディレイ部６Ｐの入力端に対して、クロックＣＬＫ
１Ｐ及び帰還信号ＶＦＰに該当する第１リセット信号Ｖ
ＲＳ１Ｐ（以下ではリセット信号ＶＲＳ１Ｐと称す）が
送出される。ディジタルディレイ部６Ｐは、リセット信
号ＶＲＳ１Ｐの入力タイミングに応じてクロックＣＬＫ
１Ｐのカウント動作を開始し、そのカウント値がリセッ
ト信号ＶＲＳ１Ｐの入力前にディジタルディレイ部６Ｐ
に設定されているディジタル値（水平位置調整用ディジ
タル値、ピンバランス補正用ディジタル値及びキーバラ
ンス補正用ディジタル値の何れかの値）に一致するタイ
ミングにおいて、リセット信号ＶＲＳ１Ｐに対して位相
の遅れた水平ディレイ基準信号ＶＨＤＲを出力する。
タルディレイ部６Ｐの入力端に対して、クロックＣＬＫ
１Ｐ及び帰還信号ＶＦＰに該当する第１リセット信号Ｖ
ＲＳ１Ｐ（以下ではリセット信号ＶＲＳ１Ｐと称す）が
送出される。ディジタルディレイ部６Ｐは、リセット信
号ＶＲＳ１Ｐの入力タイミングに応じてクロックＣＬＫ
１Ｐのカウント動作を開始し、そのカウント値がリセッ
ト信号ＶＲＳ１Ｐの入力前にディジタルディレイ部６Ｐ
に設定されているディジタル値（水平位置調整用ディジ
タル値、ピンバランス補正用ディジタル値及びキーバラ
ンス補正用ディジタル値の何れかの値）に一致するタイ
ミングにおいて、リセット信号ＶＲＳ１Ｐに対して位相
の遅れた水平ディレイ基準信号ＶＨＤＲを出力する。
【００１０】この水平ディレイ基準信号ＶＨＤＲは第２
ＰＬＬ回路の基準信号となり、ＰＣ７Ｐの一方の入力端
に入力される。ＰＣ７Ｐは水平ディレイ基準信号ＶＨＤ
Ｒと他方の入力端で受信した信号ＶＦＢＰとの位相比較
を実行し、その位相差を与える出力信号は、ＬＰＦ８Ｐ
において平滑化されてＶＣＯ９Ｐの制御電圧と成る。Ｖ
ＣＯ９Ｐはこの制御電圧に応じて発振動作を行い、第２
クロック信号ＣＬＫ２Ｐ（以下ではクロックＣＬＫ２Ｐ
と称す）を出力する。（１／Ｎ）divider１０Ｐは、ク
ロックＣＬＫ２Ｐの周波数をその（１／Ｎ）（Ｎは任意
の正の整数）の値に分周し、その出力信号を第２リセッ
ト信号ＶＲＳ２Ｐ（以下ではリセット信号ＶＲＳ２Ｐと
称す）として水平ドライブパルス生成部１１Ｐに送出す
る。水平ドライブパルス生成部１１Ｐは、クロックＣＬ
Ｋ２Ｐとリセット信号ＶＲＳ２Ｐとに基づいて水平ドラ
イブパルスＶＨＤＰを生成し、偏向ヨーク１２Ｐを駆動
する。これにより、偏向ヨーク１２Ｐが有する水平出力
回路（図示せず）内では、フライバックトランス（図示
せず）の１次側高圧巻線に接続された偏向コイル（図示
せず）に、高エネルギーのフライバックパルスが、水平
ドライブパルスＶＨＤＰの入力タイミングから所定の遅
延時間を経た後に発生する。偏向ヨーク１２Ｐの上記偏
向コイルの一端に接続された入力端を有する降圧回路
（図示せず）は、上記フライバックパルスを降圧した上
で、降圧されたフライバックパルスＶＦＢＰ（以下、単
にフライバックパルスＶＦＢＰと称す）をＰＣ７Ｐに出
力する。その結果、ＰＣ７Ｐは水平ディレイ基準信号Ｖ
ＨＤＲとフライバックパルスＶＦＢＰとの位相比較を実
行する。この様にして、水平ディレイ基準信号ＶＨＤＲ
を基準信号として水平ドライブパルスＶＨＤＰを生成す
る第２ＰＬＬ回路が構成される。
ＰＬＬ回路の基準信号となり、ＰＣ７Ｐの一方の入力端
に入力される。ＰＣ７Ｐは水平ディレイ基準信号ＶＨＤ
Ｒと他方の入力端で受信した信号ＶＦＢＰとの位相比較
を実行し、その位相差を与える出力信号は、ＬＰＦ８Ｐ
において平滑化されてＶＣＯ９Ｐの制御電圧と成る。Ｖ
ＣＯ９Ｐはこの制御電圧に応じて発振動作を行い、第２
クロック信号ＣＬＫ２Ｐ（以下ではクロックＣＬＫ２Ｐ
と称す）を出力する。（１／Ｎ）divider１０Ｐは、ク
ロックＣＬＫ２Ｐの周波数をその（１／Ｎ）（Ｎは任意
の正の整数）の値に分周し、その出力信号を第２リセッ
ト信号ＶＲＳ２Ｐ（以下ではリセット信号ＶＲＳ２Ｐと
称す）として水平ドライブパルス生成部１１Ｐに送出す
る。水平ドライブパルス生成部１１Ｐは、クロックＣＬ
Ｋ２Ｐとリセット信号ＶＲＳ２Ｐとに基づいて水平ドラ
イブパルスＶＨＤＰを生成し、偏向ヨーク１２Ｐを駆動
する。これにより、偏向ヨーク１２Ｐが有する水平出力
回路（図示せず）内では、フライバックトランス（図示
せず）の１次側高圧巻線に接続された偏向コイル（図示
せず）に、高エネルギーのフライバックパルスが、水平
ドライブパルスＶＨＤＰの入力タイミングから所定の遅
延時間を経た後に発生する。偏向ヨーク１２Ｐの上記偏
向コイルの一端に接続された入力端を有する降圧回路
（図示せず）は、上記フライバックパルスを降圧した上
で、降圧されたフライバックパルスＶＦＢＰ（以下、単
にフライバックパルスＶＦＢＰと称す）をＰＣ７Ｐに出
力する。その結果、ＰＣ７Ｐは水平ディレイ基準信号Ｖ
ＨＤＲとフライバックパルスＶＦＢＰとの位相比較を実
行する。この様にして、水平ディレイ基準信号ＶＨＤＲ
を基準信号として水平ドライブパルスＶＨＤＰを生成す
る第２ＰＬＬ回路が構成される。
【００１１】図７は、第１及び第２ＰＬＬ回路のロック
動作によって図６のクロック生成回路が定常状態となっ
た場合における各信号のタイミングチャートを示す。
動作によって図６のクロック生成回路が定常状態となっ
た場合における各信号のタイミングチャートを示す。
【００１２】即ち、図７（Ａ）は第１ＰＬＬ回路の基準
信号に該当する水平同期信号ＶＨＳＹＮＣを示してお
り、水平同期信号ＶＨＳＹＮＣはＰＣ１Ｐに入力され
る。又、図７（Ｂ）は第１ＰＬＬ回路の帰還信号ＶＦＰ
ないしはリセット信号ＶＲＳ１Ｐを示しており、同信号
ＶＦＰはＰＣ１Ｐに入力されると同時に、ディジタルデ
ィレイ部６Ｐに出力される。定常状態の第１ＰＬＬ回路
は、図７（Ａ）に示された水平同期信号ＶＨＳＹＮＣと
図７（Ｂ）に示された帰還信号ＶＦＰとの位相差が時間
ＡＤとなる状態を保持する。
信号に該当する水平同期信号ＶＨＳＹＮＣを示してお
り、水平同期信号ＶＨＳＹＮＣはＰＣ１Ｐに入力され
る。又、図７（Ｂ）は第１ＰＬＬ回路の帰還信号ＶＦＰ
ないしはリセット信号ＶＲＳ１Ｐを示しており、同信号
ＶＦＰはＰＣ１Ｐに入力されると同時に、ディジタルデ
ィレイ部６Ｐに出力される。定常状態の第１ＰＬＬ回路
は、図７（Ａ）に示された水平同期信号ＶＨＳＹＮＣと
図７（Ｂ）に示された帰還信号ＶＦＰとの位相差が時間
ＡＤとなる状態を保持する。
【００１３】他方、図７（Ｃ）は第２ＰＬＬ回路の基準
信号に該当する水平ディレイ基準信号ＶＨＤＲを示して
おり、同信号ＶＨＤＲはディジタルディレイ部６Ｐによ
って生成される。そして、図７（Ｂ）のリセット信号Ｖ
ＲＳ１Ｐの入力タイミング（立ち上がりタイミング）か
ら図７（Ｃ）の水平ディレイ基準信号ＶＨＤＲの出力タ
イミング（立ち下がりタイミング）までの時間が、ディ
ジタルディレイ部６Ｐにおいて作られる遅延時間ＢＤで
ある。即ち、ディジタルディレイ部６Ｐは、同部６Ｐに
設定される、水平位置調整用ディジタル値或いはＰＩＮ
balance補正用ディジタル値或いはＫＥＹ balance補正
用ディジタル値の何れかのディジタル値に応じて、所定
の遅延時間ＢＤを有する水平ディレイ基準信号ＶＨＤＲ
を生成し、この遅延時間ＢＤを利用することにより画像
表示装置は画面の水平位置調整及び／又は画像歪み補正
を行う。
信号に該当する水平ディレイ基準信号ＶＨＤＲを示して
おり、同信号ＶＨＤＲはディジタルディレイ部６Ｐによ
って生成される。そして、図７（Ｂ）のリセット信号Ｖ
ＲＳ１Ｐの入力タイミング（立ち上がりタイミング）か
ら図７（Ｃ）の水平ディレイ基準信号ＶＨＤＲの出力タ
イミング（立ち下がりタイミング）までの時間が、ディ
ジタルディレイ部６Ｐにおいて作られる遅延時間ＢＤで
ある。即ち、ディジタルディレイ部６Ｐは、同部６Ｐに
設定される、水平位置調整用ディジタル値或いはＰＩＮ
balance補正用ディジタル値或いはＫＥＹ balance補正
用ディジタル値の何れかのディジタル値に応じて、所定
の遅延時間ＢＤを有する水平ディレイ基準信号ＶＨＤＲ
を生成し、この遅延時間ＢＤを利用することにより画像
表示装置は画面の水平位置調整及び／又は画像歪み補正
を行う。
【００１４】又、図７（Ｄ）はフライバックパルスＶＦ
ＢＰを示しており、同パルスＶＦＢＰは、図７（Ｃ）の
水平ディレイ基準信号ＶＨＤＲと共に、ＰＣ７Ｐに入力
される。ロック状態においては、第２ＰＬＬ回路は、両
信号ＶＨＤＲ、ＶＦＢＰの位相差が図７（Ｄ）に示す所
定の時間ＣＤとなる状態を保持する。
ＢＰを示しており、同パルスＶＦＢＰは、図７（Ｃ）の
水平ディレイ基準信号ＶＨＤＲと共に、ＰＣ７Ｐに入力
される。ロック状態においては、第２ＰＬＬ回路は、両
信号ＶＨＤＲ、ＶＦＢＰの位相差が図７（Ｄ）に示す所
定の時間ＣＤとなる状態を保持する。
【００１５】更に図７（Ｅ）は水平ドライブパルスＶＨ
ＤＰを示しており、同パルスＶＨＤＰは、１水平走査期
間内において、そのＤＵＴＹ比がほぼ１：１となるパル
スである。図７（Ｅ）に示す様に、ロック状態において
は、水平ドライブパルスＶＨＤＰのエッジ（ここでは立
ち上がりエッジ）とフライバックパルスのエッジ（ここ
では立ち上がりエッジ）との間には、遅延時間ＤＤがあ
る。
ＤＰを示しており、同パルスＶＨＤＰは、１水平走査期
間内において、そのＤＵＴＹ比がほぼ１：１となるパル
スである。図７（Ｅ）に示す様に、ロック状態において
は、水平ドライブパルスＶＨＤＰのエッジ（ここでは立
ち上がりエッジ）とフライバックパルスのエッジ（ここ
では立ち上がりエッジ）との間には、遅延時間ＤＤがあ
る。
【００１６】
【発明が解決しようとする課題】図６に示す従来のクロ
ック生成回路は、第２ＰＬＬ回路のＰＣ７Ｐに入力され
る基準信号として、第１ＰＬＬ回路から出力されるクロ
ックＣＬＫ１Ｐに基づいて駆動されるディジタルディレ
イ部６Ｐの出力信号ＶＨＤＲを用いている。このためク
ロックＣＬＫ２Ｐを生成して動作している第２ＰＬＬ回
路にとっては、第２ＰＬＬ回路の基準信号が常にジッタ
を有していることとなる。
ック生成回路は、第２ＰＬＬ回路のＰＣ７Ｐに入力され
る基準信号として、第１ＰＬＬ回路から出力されるクロ
ックＣＬＫ１Ｐに基づいて駆動されるディジタルディレ
イ部６Ｐの出力信号ＶＨＤＲを用いている。このためク
ロックＣＬＫ２Ｐを生成して動作している第２ＰＬＬ回
路にとっては、第２ＰＬＬ回路の基準信号が常にジッタ
を有していることとなる。
【００１７】加えて、水平位置調整、ＰＩＮ balance補
正或いはＫＥＹ balance補正が行われる毎に、ディジタ
ルディレイ部６Ｐで生成される水平ディレイ基準信号Ｖ
ＨＤＲの位相は大きく変化する。
正或いはＫＥＹ balance補正が行われる毎に、ディジタ
ルディレイ部６Ｐで生成される水平ディレイ基準信号Ｖ
ＨＤＲの位相は大きく変化する。
【００１８】更に、第２ＰＬＬ回路の帰還信号であるフ
ライバックパルスＶＦＢＰは、使用されるモニタの形式
及び解像度ならびに周囲温度を含む種々の要因に依存し
て変動しやすい信号である。即ち、ロック状態における
遅延時間ＤＤが周囲温度等に起因して変動する。
ライバックパルスＶＦＢＰは、使用されるモニタの形式
及び解像度ならびに周囲温度を含む種々の要因に依存し
て変動しやすい信号である。即ち、ロック状態における
遅延時間ＤＤが周囲温度等に起因して変動する。
【００１９】以上の様に、第２ＰＬＬ回路のＰＣ７Ｐに
入力される２つの信号（水平ディレイ基準信号ＶＨＤＲ
とフライバックパルスＶＦＢＰ）の位相は共に大きく変
動するので、第２ＰＬＬ回路にかかる負荷は大きくなり
不安定になりやすい。そのため、第２ＰＬＬ回路のＶＣ
Ｏ９Ｐが出力するクロックＣＬＫ２Ｐにジッタが生じ、
その結果、水平ドライブパルスＶＨＤＰの位相が変動
し、ＣＲＴ１３Ｐの画面上にジッタが生じ易いという問
題点がある。
入力される２つの信号（水平ディレイ基準信号ＶＨＤＲ
とフライバックパルスＶＦＢＰ）の位相は共に大きく変
動するので、第２ＰＬＬ回路にかかる負荷は大きくなり
不安定になりやすい。そのため、第２ＰＬＬ回路のＶＣ
Ｏ９Ｐが出力するクロックＣＬＫ２Ｐにジッタが生じ、
その結果、水平ドライブパルスＶＨＤＰの位相が変動
し、ＣＲＴ１３Ｐの画面上にジッタが生じ易いという問
題点がある。
【００２０】この発明は、上述のような課題を解消する
ためになされたものであり、画面上にジッタを生じさせ
ない安定した水平ドライブパルスを生成し得るクロック
生成回路と同回路を搭載する画像表示装置とを提供する
ことを目的とする。
ためになされたものであり、画面上にジッタを生じさせ
ない安定した水平ドライブパルスを生成し得るクロック
生成回路と同回路を搭載する画像表示装置とを提供する
ことを目的とする。
【００２１】
【課題を解決するための手段】請求項１に係る発明は、
クロック生成回路であって、外部の偏向ヨークが有する
フライバックパルス出力端子に接続された一端を備える
入力信号線と、前記入力信号線の他端に接続された入力
端子を備えるＰＬＬ回路とを備え、前記ＰＬＬ回路は、
前記入力端子に該当する第１入力端子と、帰還信号を受
信する第２入力端子とを備える位相比較器と、前記位相
比較器の出力端子に接続された入力端子を備えるローパ
スフィルタと、前記ローパスフィルタの出力端子に接続
された制御電圧端子を備える電圧制御発振器と、前記電
圧制御発振器の出力端子に接続された入力端子と、前記
位相比較器の前記第２入力端子に接続された出力端子と
を備える（１／Ｎ）分周器（Ｎは正の整数）とを備える
ことを特徴とする。
クロック生成回路であって、外部の偏向ヨークが有する
フライバックパルス出力端子に接続された一端を備える
入力信号線と、前記入力信号線の他端に接続された入力
端子を備えるＰＬＬ回路とを備え、前記ＰＬＬ回路は、
前記入力端子に該当する第１入力端子と、帰還信号を受
信する第２入力端子とを備える位相比較器と、前記位相
比較器の出力端子に接続された入力端子を備えるローパ
スフィルタと、前記ローパスフィルタの出力端子に接続
された制御電圧端子を備える電圧制御発振器と、前記電
圧制御発振器の出力端子に接続された入力端子と、前記
位相比較器の前記第２入力端子に接続された出力端子と
を備える（１／Ｎ）分周器（Ｎは正の整数）とを備える
ことを特徴とする。
【００２２】請求項２に係る発明は、請求項１に記載の
クロック生成回路であって、前記入力信号線の前記他端
に接続された第１入力端子と、前記電圧制御発振器の前
記出力端子に接続された第２入力端子とを備え、フライ
バックパルスのエッジを検出して前記エッジから所定の
遅延時間だけ遅延したフライバックディレイ信号を出力
する遅延回路を更に備えており、前記所定の遅延時間は
前記偏向ヨークを備える陰極線管の画面上での水平移動
量に対応していることを特徴とする。
クロック生成回路であって、前記入力信号線の前記他端
に接続された第１入力端子と、前記電圧制御発振器の前
記出力端子に接続された第２入力端子とを備え、フライ
バックパルスのエッジを検出して前記エッジから所定の
遅延時間だけ遅延したフライバックディレイ信号を出力
する遅延回路を更に備えており、前記所定の遅延時間は
前記偏向ヨークを備える陰極線管の画面上での水平移動
量に対応していることを特徴とする。
【００２３】請求項３に係る発明は、請求項２に記載の
クロック生成回路であって、前記ＰＬＬ回路、前記位相
比較器、前記ローパスフィルタ、前記電圧制御発振器及
び前記（１／Ｎ）分周器をそれぞれ第１ＰＬＬ回路、第
１位相比較器、第１ローパスフィルタ、第１電圧制御発
振器及び第１（１／Ｎ）分周器と定義するとき、水平同
期信号を受信する第１入力端子と、前記遅延回路の出力
端子に接続された第２入力端子と、前記偏向ヨークが有
する水平ドライブパルス受信端子に接続された出力端子
とを備える第２ＰＬＬ回路を更に備え、前記第２ＰＬＬ
回路は、前記第２ＰＬＬ回路の前記第１入力端子及び前
記第２入力端子を備える第２位相比較器と、前記第２位
相比較器の出力端子に接続された入力端子を備える第２
ローパスフィルタと、前記第２ローパスフィルタの出力
端子に接続された制御電圧端子を備える第２電圧制御発
振器と、前記第２電圧制御発振器の出力端子に接続され
た入力端子を備える第２（１／Ｎ）分周器と、前記第２
（１／Ｎ）分周器の出力端子に接続された第１入力端子
と前記第２電圧制御発振器の前記出力端子に接続された
第２入力端子とを備え、水平ドライブパルスを生成して
前記水平ドライブパルスを前記第２ＰＬＬ回路の前記出
力端子より出力する水平ドライブパルス生成部とを備え
ることを特徴とする。
クロック生成回路であって、前記ＰＬＬ回路、前記位相
比較器、前記ローパスフィルタ、前記電圧制御発振器及
び前記（１／Ｎ）分周器をそれぞれ第１ＰＬＬ回路、第
１位相比較器、第１ローパスフィルタ、第１電圧制御発
振器及び第１（１／Ｎ）分周器と定義するとき、水平同
期信号を受信する第１入力端子と、前記遅延回路の出力
端子に接続された第２入力端子と、前記偏向ヨークが有
する水平ドライブパルス受信端子に接続された出力端子
とを備える第２ＰＬＬ回路を更に備え、前記第２ＰＬＬ
回路は、前記第２ＰＬＬ回路の前記第１入力端子及び前
記第２入力端子を備える第２位相比較器と、前記第２位
相比較器の出力端子に接続された入力端子を備える第２
ローパスフィルタと、前記第２ローパスフィルタの出力
端子に接続された制御電圧端子を備える第２電圧制御発
振器と、前記第２電圧制御発振器の出力端子に接続され
た入力端子を備える第２（１／Ｎ）分周器と、前記第２
（１／Ｎ）分周器の出力端子に接続された第１入力端子
と前記第２電圧制御発振器の前記出力端子に接続された
第２入力端子とを備え、水平ドライブパルスを生成して
前記水平ドライブパルスを前記第２ＰＬＬ回路の前記出
力端子より出力する水平ドライブパルス生成部とを備え
ることを特徴とする。
【００２４】請求項４に係る発明は、請求項１乃至請求
項３の何れかに記載のクロック生成回路であって、前記
入力信号線は降圧回路を備えることを特徴とする。
項３の何れかに記載のクロック生成回路であって、前記
入力信号線は降圧回路を備えることを特徴とする。
【００２５】請求項５に係る発明は、画像表示装置であ
って、請求項１乃至請求項４の何れかに記載の前記クロ
ック生成回路と、陰極線管とを備え、前記陰極線管は、
前記入力信号線の前記一端に接続されたフライバックパ
ルス出力端子と前記第２ＰＬＬ回路の前記出力端子に接
続された水平ドライブパルス受信端子とを備える偏向ヨ
ークを備えることを特徴とする。
って、請求項１乃至請求項４の何れかに記載の前記クロ
ック生成回路と、陰極線管とを備え、前記陰極線管は、
前記入力信号線の前記一端に接続されたフライバックパ
ルス出力端子と前記第２ＰＬＬ回路の前記出力端子に接
続された水平ドライブパルス受信端子とを備える偏向ヨ
ークを備えることを特徴とする。
【００２６】
【発明の実施の形態】本発明の実施の形態に係るクロッ
ク生成回路の特徴点を要約すれば、次の通りである。
ク生成回路の特徴点を要約すれば、次の通りである。
【００２７】（１）先ず、前段側の第１ＰＬＬ回路は、
フライバックパルスをその基準信号として用いている。
そして、第１ＰＬＬ回路の第１位相比較器は、上記フラ
イバックパルスと、第１電圧制御発振器が出力する第１
クロック信号を分周して得られる帰還信号とを受信し
て、両信号の位相を比較する。その結果、ロック状態に
おいては、第１ＰＬＬ回路はフライバックパルスに同期
した第１クロック信号を出力し得る。
フライバックパルスをその基準信号として用いている。
そして、第１ＰＬＬ回路の第１位相比較器は、上記フラ
イバックパルスと、第１電圧制御発振器が出力する第１
クロック信号を分周して得られる帰還信号とを受信し
て、両信号の位相を比較する。その結果、ロック状態に
おいては、第１ＰＬＬ回路はフライバックパルスに同期
した第１クロック信号を出力し得る。
【００２８】この構成によって、第１ＰＬＬ回路は、周
囲温度などに伴うフライバックパルスの位相変動をより
迅速に吸収することが可能となる。
囲温度などに伴うフライバックパルスの位相変動をより
迅速に吸収することが可能となる。
【００２９】（２）次に、後段側の、水平ドライブパル
スを生成する第２ＰＬＬ回路は、水平同期信号をその基
準信号として用いている。そして、第２ＰＬＬ回路の第
２位相比較器は、上記水平同期信号と、フライバックパ
ルスと第１ＰＬＬ回路が出力する第１クロック信号とに
基づいて駆動される遅延回路により生成される、所定の
遅延時間を持つフライバックディレイ信号とを受信し
て、水平同期信号及びフライバックディレイ信号の位相
を比較する。
スを生成する第２ＰＬＬ回路は、水平同期信号をその基
準信号として用いている。そして、第２ＰＬＬ回路の第
２位相比較器は、上記水平同期信号と、フライバックパ
ルスと第１ＰＬＬ回路が出力する第１クロック信号とに
基づいて駆動される遅延回路により生成される、所定の
遅延時間を持つフライバックディレイ信号とを受信し
て、水平同期信号及びフライバックディレイ信号の位相
を比較する。
【００３０】この構成によって、第２位相比較器に入力
される２つの信号の内の基準信号を安定した水平同期信
号にしたため、第２ＰＬＬ回路の負荷が軽減され、第２
電圧制御発振器が出力する第２クロック信号の位相変動
を十分に抑えることが可能となる。
される２つの信号の内の基準信号を安定した水平同期信
号にしたため、第２ＰＬＬ回路の負荷が軽減され、第２
電圧制御発振器が出力する第２クロック信号の位相変動
を十分に抑えることが可能となる。
【００３１】以上の２つの要因（１）及び（２）によ
り、安定した水平ドライブパルスを生成することがで
き、画面上にジッタが発生しなくなる。
り、安定した水平ドライブパルスを生成することがで
き、画面上にジッタが発生しなくなる。
【００３２】以下、この発明の実施の形態を図面に基づ
いて具体的に説明する。
いて具体的に説明する。
【００３３】（実施の形態１）図１は、実施の形態１に
係る画像表示装置が有するクロック生成回路とＣＲＴ
（陰極線管）１３とを示すブロック図である。図１に示
す様に、クロック生成回路は、入力信号線４００と第１
ＰＬＬ回路１００と遅延回路２００と第２ＰＬＬ回路３
００と出力信号線５００とに大別される。又、図１に示
す回路は、当該クロック生成回路と偏向ヨーク１２とか
らなる一つのＰＬＬ（Phase Locked Loop)回路を構成し
ていると看做すこともできる。以下では、クロック生成
回路の各部４００、１００、２００、３００の構成を順
次に記載する。
係る画像表示装置が有するクロック生成回路とＣＲＴ
（陰極線管）１３とを示すブロック図である。図１に示
す様に、クロック生成回路は、入力信号線４００と第１
ＰＬＬ回路１００と遅延回路２００と第２ＰＬＬ回路３
００と出力信号線５００とに大別される。又、図１に示
す回路は、当該クロック生成回路と偏向ヨーク１２とか
らなる一つのＰＬＬ（Phase Locked Loop)回路を構成し
ていると看做すこともできる。以下では、クロック生成
回路の各部４００、１００、２００、３００の構成を順
次に記載する。
【００３４】先ず、入力信号線４００は、外部の偏向ヨ
ーク１２が有するフライバックパルス出力端子１２ＯＴ
に接続された一端と、第１ＰＬＬ回路１００及び遅延回
路２００の共通の入力端子ＩＮに接続された他端とを有
しており、しかも、両端間に配設された降圧回路１６を
備えている。この降圧回路１６は、偏向ヨーク１２が出
力する高圧のフライバックパルスを、後述する第１位相
比較器１がその特性の観点から受信し得るレベルにまで
降圧する役割を担っている。従って、その特性上、第１
位相比較器が偏向ヨーク１２が出力する非降圧のフライ
バックパルスを直接受信出来る場合には、降圧回路１６
は不要である。
ーク１２が有するフライバックパルス出力端子１２ＯＴ
に接続された一端と、第１ＰＬＬ回路１００及び遅延回
路２００の共通の入力端子ＩＮに接続された他端とを有
しており、しかも、両端間に配設された降圧回路１６を
備えている。この降圧回路１６は、偏向ヨーク１２が出
力する高圧のフライバックパルスを、後述する第１位相
比較器１がその特性の観点から受信し得るレベルにまで
降圧する役割を担っている。従って、その特性上、第１
位相比較器が偏向ヨーク１２が出力する非降圧のフライ
バックパルスを直接受信出来る場合には、降圧回路１６
は不要である。
【００３５】又、第１ＰＬＬ回路１００は、（１）入力
端子ＩＮに該当する第１入力端子と、帰還信号ＶＦを受
信する第２入力端子とを備える第１位相比較器（以下、
単にＰＣと称す）１と、（２）ＰＣ１の出力端子に接続
された入力端子を備える第１ローパスフィルタ（以下、
単にＬＰＦと称す）２と、（３）ＬＰＦ２の出力端子に
接続された制御電圧端子を備える第１電圧制御発振器
（以下、単にＶＣＯと称す）３と、（４）ＶＣＯ３の出
力端子に接続された入力端子と、ＰＣ１の上記第２入力
端子に接続された出力端子とを備える第１（１／Ｎ）可
変分周器（Ｎは任意の正の整数）（以下、単に（１／
Ｎ）dividerと称す）４とより成る。尚、（１／Ｎ）div
ider４に代えて、（１／Ｎ）固定分周器を用いても良
い。
端子ＩＮに該当する第１入力端子と、帰還信号ＶＦを受
信する第２入力端子とを備える第１位相比較器（以下、
単にＰＣと称す）１と、（２）ＰＣ１の出力端子に接続
された入力端子を備える第１ローパスフィルタ（以下、
単にＬＰＦと称す）２と、（３）ＬＰＦ２の出力端子に
接続された制御電圧端子を備える第１電圧制御発振器
（以下、単にＶＣＯと称す）３と、（４）ＶＣＯ３の出
力端子に接続された入力端子と、ＰＣ１の上記第２入力
端子に接続された出力端子とを備える第１（１／Ｎ）可
変分周器（Ｎは任意の正の整数）（以下、単に（１／
Ｎ）dividerと称す）４とより成る。尚、（１／Ｎ）div
ider４に代えて、（１／Ｎ）固定分周器を用いても良
い。
【００３６】更に、遅延回路２００は、入力信号線４０
０の上記他端に接続された第１入力端子ＩＮと、ＶＣＯ
３の上記出力端子に接続された第２入力端子とを備えて
おり、降圧されたフライバックパルス（以下、単にフラ
イバックパルスと称す）ＶＦＢのエッジを検出して当該
エッジから所定の遅延時間だけ遅延したフライバックデ
ィレイ信号ＶＦＢＤを出力する機能を有している。ここ
で、上記所定の遅延時間とは、ＣＲＴ１３の画面上での
水平移動量に対応している。そして、同回路２００は２
つの回路部５、６とから成る。即ち、立ち上がりエッジ
検出部５は、入力端子ＩＮに接続された第１入力端子
と、ＶＣＯ３の上記出力端子に接続された第２入力端子
と、出力端子とを有しており、他方、ディジタルディレ
イ部６は、立ち上がりエッジ検出部５の上記出力端子に
接続された第１入力端子と、ＶＣＯ３の上記出力端子に
接続された第２入力端子と、ＣＰＵ（図示せず）が生成
するディジタル値（水平位置調整用ディジタル値、ピン
バランス補正用ディジタル値及びキーバランス補正用デ
ィジタル値）を与える信号を受信する第３入力端子と、
出力端子とを有している。尚、ディジタルディレイ部６
の構成例及び動作の詳細については後述する。
０の上記他端に接続された第１入力端子ＩＮと、ＶＣＯ
３の上記出力端子に接続された第２入力端子とを備えて
おり、降圧されたフライバックパルス（以下、単にフラ
イバックパルスと称す）ＶＦＢのエッジを検出して当該
エッジから所定の遅延時間だけ遅延したフライバックデ
ィレイ信号ＶＦＢＤを出力する機能を有している。ここ
で、上記所定の遅延時間とは、ＣＲＴ１３の画面上での
水平移動量に対応している。そして、同回路２００は２
つの回路部５、６とから成る。即ち、立ち上がりエッジ
検出部５は、入力端子ＩＮに接続された第１入力端子
と、ＶＣＯ３の上記出力端子に接続された第２入力端子
と、出力端子とを有しており、他方、ディジタルディレ
イ部６は、立ち上がりエッジ検出部５の上記出力端子に
接続された第１入力端子と、ＶＣＯ３の上記出力端子に
接続された第２入力端子と、ＣＰＵ（図示せず）が生成
するディジタル値（水平位置調整用ディジタル値、ピン
バランス補正用ディジタル値及びキーバランス補正用デ
ィジタル値）を与える信号を受信する第３入力端子と、
出力端子とを有している。尚、ディジタルディレイ部６
の構成例及び動作の詳細については後述する。
【００３７】他方、第２ＰＬＬ回路３００は、水平同期
信号ＶＨＳＹＮＣを受信する第１入力端子と、遅延回路
２００乃至はディジタルディレイ部６の出力端子に接続
された第２入力端子と、偏向ヨーク１２が有する水平ド
ライブパルス受信端子１２ＩＴに出力信号線５００を介
して接続された出力端子とを備えている。その詳細な構
成は次の通りである。即ち、第２ＰＬＬ回路３００は、
（１）第２ＰＬＬ回路３００の上記第１入力端子及び上
記第２入力端子を備える第２位相比較器（以下、単にＰ
Ｃと称す）７と、（２）ＰＣ７の出力端子に接続された
入力端子を備える第２ローパスフィルタ（以下、単にＬ
ＰＦと称す）８と、（３）ＬＰＦ８の出力端子に接続さ
れた制御電圧端子を備える第２電圧制御発振器（以下、
単にＶＣＯと称す）９と、（４）ＶＣＯ９の出力端子に
接続された入力端子を備える第２（１／Ｎ）可変分周器
（Ｎは任意の正の整数）（以下、単に（１／Ｎ）divide
rと称す）１０と、（５）（１／Ｎ）divider１０の出力
端子に接続された第１入力端子とＶＣＯ９の出力端子に
接続された第２入力端子とを備え、水平ドライブパルス
ＶＨＤを生成して当該水平ドライブパルスＶＨＤを出力
信号線５００を介して水平ドライブパルス受信端子１２
ＩＴに出力する水平ドライブパルス生成部１１とを備え
る。尚、（１／Ｎ）divider１０に代えて、（１／Ｎ）
固定分周器を用いても良い。
信号ＶＨＳＹＮＣを受信する第１入力端子と、遅延回路
２００乃至はディジタルディレイ部６の出力端子に接続
された第２入力端子と、偏向ヨーク１２が有する水平ド
ライブパルス受信端子１２ＩＴに出力信号線５００を介
して接続された出力端子とを備えている。その詳細な構
成は次の通りである。即ち、第２ＰＬＬ回路３００は、
（１）第２ＰＬＬ回路３００の上記第１入力端子及び上
記第２入力端子を備える第２位相比較器（以下、単にＰ
Ｃと称す）７と、（２）ＰＣ７の出力端子に接続された
入力端子を備える第２ローパスフィルタ（以下、単にＬ
ＰＦと称す）８と、（３）ＬＰＦ８の出力端子に接続さ
れた制御電圧端子を備える第２電圧制御発振器（以下、
単にＶＣＯと称す）９と、（４）ＶＣＯ９の出力端子に
接続された入力端子を備える第２（１／Ｎ）可変分周器
（Ｎは任意の正の整数）（以下、単に（１／Ｎ）divide
rと称す）１０と、（５）（１／Ｎ）divider１０の出力
端子に接続された第１入力端子とＶＣＯ９の出力端子に
接続された第２入力端子とを備え、水平ドライブパルス
ＶＨＤを生成して当該水平ドライブパルスＶＨＤを出力
信号線５００を介して水平ドライブパルス受信端子１２
ＩＴに出力する水平ドライブパルス生成部１１とを備え
る。尚、（１／Ｎ）divider１０に代えて、（１／Ｎ）
固定分周器を用いても良い。
【００３８】又、偏向ヨーク１２は図６の偏向ヨーク１
２Ｐと同一の構成を有する。従って、偏向ヨーク１２が
有する水平出力回路（図示せず）内では、フライバック
トランス（図示せず）の１次側高圧巻線に接続された偏
向コイル（図示せず）に、高エネルギーのフライバック
パルスが、水平ドライブパルスＶＨＤの入力タイミング
から所定の遅延時間を経た後に発生する。
２Ｐと同一の構成を有する。従って、偏向ヨーク１２が
有する水平出力回路（図示せず）内では、フライバック
トランス（図示せず）の１次側高圧巻線に接続された偏
向コイル（図示せず）に、高エネルギーのフライバック
パルスが、水平ドライブパルスＶＨＤの入力タイミング
から所定の遅延時間を経た後に発生する。
【００３９】次に、以上の構成を有するクロック生成回
路の動作を記載する。
路の動作を記載する。
【００４０】先ず、第１ＰＬＬ回路１００の動作は次の
通りである。即ち、ＰＣ１は、フライバックパルスＶＦ
Ｂを第１ＰＬＬ回路１００の基準信号として受信して、
同パルスＶＦＢと他方の入力信号ＶＦとの位相比較を行
う。次段のＬＰＦ２は、位相差を与えるＰＣ１の出力信
号Ｖ１を受信して同信号Ｖ１を平滑化することで、制御
電圧を与える出力信号Ｖ２を生成する。更にＶＣＯ３
は、出力信号Ｖ２のレベルに応じた周波数を有する第１
クロック信号（以下では単にクロックと称す）ＣＬＫ１
を生成し、クロックＣＬＫ１を両回路４、２００に出力
する。（１／Ｎ）divider４は、クロックＣＬＫ１を受
信してクロックＣＬＫ１の周波数を１／Ｎに分周し、そ
の出力信号を帰還信号ＶＦとしてＰＣ１に送出する。Ｐ
Ｃ１は、この帰還信号ＶＦと基準信号であるフライバッ
クパルスＶＦＢとの位相比較動作を再度実行する。この
様にして、フライバックパルスＶＦＢを基準信号とする
第１ＰＬＬ回路１００が構成され、フライバックパルス
ＶＦＢに同期したクロックＣＬＫ１が生成される。その
結果、同回路１００は、周囲温度等の様々な要因に起因
して生ずるフライバックパルスＶＦＢの位相変動を迅速
に吸収して、上記要因に対して安定したクロックＣＬＫ
１を生成することが出来る。
通りである。即ち、ＰＣ１は、フライバックパルスＶＦ
Ｂを第１ＰＬＬ回路１００の基準信号として受信して、
同パルスＶＦＢと他方の入力信号ＶＦとの位相比較を行
う。次段のＬＰＦ２は、位相差を与えるＰＣ１の出力信
号Ｖ１を受信して同信号Ｖ１を平滑化することで、制御
電圧を与える出力信号Ｖ２を生成する。更にＶＣＯ３
は、出力信号Ｖ２のレベルに応じた周波数を有する第１
クロック信号（以下では単にクロックと称す）ＣＬＫ１
を生成し、クロックＣＬＫ１を両回路４、２００に出力
する。（１／Ｎ）divider４は、クロックＣＬＫ１を受
信してクロックＣＬＫ１の周波数を１／Ｎに分周し、そ
の出力信号を帰還信号ＶＦとしてＰＣ１に送出する。Ｐ
Ｃ１は、この帰還信号ＶＦと基準信号であるフライバッ
クパルスＶＦＢとの位相比較動作を再度実行する。この
様にして、フライバックパルスＶＦＢを基準信号とする
第１ＰＬＬ回路１００が構成され、フライバックパルス
ＶＦＢに同期したクロックＣＬＫ１が生成される。その
結果、同回路１００は、周囲温度等の様々な要因に起因
して生ずるフライバックパルスＶＦＢの位相変動を迅速
に吸収して、上記要因に対して安定したクロックＣＬＫ
１を生成することが出来る。
【００４１】次に、遅延回路２００の動作について記載
する。先ず、立ち上がりエッジ検出部５は、受信したフ
ライバックパルスＶＦＢとクロックＣＬＫ１とを用い
て、フライバックパルスＶＦＢの立ち上がりタイミング
ないしは立ち上がりエッジを検出し、クロックＣＬＫ１
と同一のパルス幅を有し且つフライバックパルスＶＦＢ
の立ち上がりタイミングに同期して立ち上がる（又は立
ち下がる）第１リセット信号（以下では単にリセット信
号と称す）ＶＲＳ１を生成して同信号ＶＲＳ１をディジ
タルディレイ部６に送出する。従って、立ち上がりエッ
ジ検出部５は、周囲温度等の様々な要因に起因して生ず
るフライバックパルスＶＦＢの位相変動に対応して立ち
上がる（又は立ち下がる）リセット信号ＶＲＳ１を生成
することが出来る。
する。先ず、立ち上がりエッジ検出部５は、受信したフ
ライバックパルスＶＦＢとクロックＣＬＫ１とを用い
て、フライバックパルスＶＦＢの立ち上がりタイミング
ないしは立ち上がりエッジを検出し、クロックＣＬＫ１
と同一のパルス幅を有し且つフライバックパルスＶＦＢ
の立ち上がりタイミングに同期して立ち上がる（又は立
ち下がる）第１リセット信号（以下では単にリセット信
号と称す）ＶＲＳ１を生成して同信号ＶＲＳ１をディジ
タルディレイ部６に送出する。従って、立ち上がりエッ
ジ検出部５は、周囲温度等の様々な要因に起因して生ず
るフライバックパルスＶＦＢの位相変動に対応して立ち
上がる（又は立ち下がる）リセット信号ＶＲＳ１を生成
することが出来る。
【００４２】他方、ディジタルディレイ部６は、クロッ
クＣＬＫ１を用いてリセット信号ＶＲＳ１に対して所定
の遅延時間だけ位相の遅れたフライバックディレイ信号
ＶＦＢＤを生成する。ここで、所定の遅延時間とは、画
面上での水平移動量に対応する遅延時間である。即ち、
ディジタルディレイ部６は、リセット信号ＶＲＳ１の入
力タイミング（エッジ）に応じてクロックＣＬＫ１のカ
ウント動作を開始し、そのカウント値がその時にディジ
タルディレイ部６に設定されているディジタル値に一致
する時点で、フライバックディレイ信号ＶＦＢＤを生成
してＰＣ７に被比較信号として出力する。この様にディ
ジタルディレイ部６の動作自体は従来例において述べた
動作と同じであり、ディジタルディレイ部６は設定され
ているディジタル値（水平位置調整用又はＰＩＮ balan
ce補正用又はＫＥＹ balance補正用）に対応した所定の
遅延時間を生成する。
クＣＬＫ１を用いてリセット信号ＶＲＳ１に対して所定
の遅延時間だけ位相の遅れたフライバックディレイ信号
ＶＦＢＤを生成する。ここで、所定の遅延時間とは、画
面上での水平移動量に対応する遅延時間である。即ち、
ディジタルディレイ部６は、リセット信号ＶＲＳ１の入
力タイミング（エッジ）に応じてクロックＣＬＫ１のカ
ウント動作を開始し、そのカウント値がその時にディジ
タルディレイ部６に設定されているディジタル値に一致
する時点で、フライバックディレイ信号ＶＦＢＤを生成
してＰＣ７に被比較信号として出力する。この様にディ
ジタルディレイ部６の動作自体は従来例において述べた
動作と同じであり、ディジタルディレイ部６は設定され
ているディジタル値（水平位置調整用又はＰＩＮ balan
ce補正用又はＫＥＹ balance補正用）に対応した所定の
遅延時間を生成する。
【００４３】次に、第２ＰＬＬ回路３００の動作を記載
すると共に、図１の回路の帰還動作についても記載す
る。先ず、ＰＣ７は、水平同期信号ＶＨＳＹＮＣを第２
ＰＬＬ回路３００の基準信号として受信して、水平同期
信号ＶＨＳＹＮＣと他方の入力信号ＶＦＢＤとの位相比
較を行う。次段のＬＰＦ８は、ＰＣ７の出力信号Ｖ７を
受信して同信号Ｖ７を平滑化し、制御電圧を与える出力
信号Ｖ８を生成する。ＶＣＯ９は、出力信号Ｖ８が与え
る制御電圧に応じた発振動作を行い、第２クロック信号
（以下では単にクロックと称す）ＣＬＫ２を出力する。
（１／Ｎ）divider１０は、受信したクロックＣＬＫ２
を１／Ｎに分周して、分周されたクロックを第２リセッ
ト信号（以下では単にリセット信号と称す）ＶＲＳ２と
して水平ドライブパルス生成部１１に送出する。水平ド
ライブパルス生成部１１は、リセット信号ＶＲＳ２とク
ロックＣＬＫ２とを用いて水平ドライブパルスＶＨＤを
生成し、同パルスＶＨＤによって偏向ヨーク１２を駆動
する。
すると共に、図１の回路の帰還動作についても記載す
る。先ず、ＰＣ７は、水平同期信号ＶＨＳＹＮＣを第２
ＰＬＬ回路３００の基準信号として受信して、水平同期
信号ＶＨＳＹＮＣと他方の入力信号ＶＦＢＤとの位相比
較を行う。次段のＬＰＦ８は、ＰＣ７の出力信号Ｖ７を
受信して同信号Ｖ７を平滑化し、制御電圧を与える出力
信号Ｖ８を生成する。ＶＣＯ９は、出力信号Ｖ８が与え
る制御電圧に応じた発振動作を行い、第２クロック信号
（以下では単にクロックと称す）ＣＬＫ２を出力する。
（１／Ｎ）divider１０は、受信したクロックＣＬＫ２
を１／Ｎに分周して、分周されたクロックを第２リセッ
ト信号（以下では単にリセット信号と称す）ＶＲＳ２と
して水平ドライブパルス生成部１１に送出する。水平ド
ライブパルス生成部１１は、リセット信号ＶＲＳ２とク
ロックＣＬＫ２とを用いて水平ドライブパルスＶＨＤを
生成し、同パルスＶＨＤによって偏向ヨーク１２を駆動
する。
【００４４】偏向ヨーク１２内の水平出力回路（図示せ
ず）は、既述した高圧のフライバックパルスを、水平ド
ライブパルスＶＨＤの入力タイミング（ここでは立ち上
がりエッジ）から所定の遅延時間を経た後に発生する。
そして、降圧回路１６は発生したフライバックパルスを
降圧した上で、フライバックパルスＶＦＢをＰＣ１及び
立ち上がりエッジ検出部５へ出力する。
ず）は、既述した高圧のフライバックパルスを、水平ド
ライブパルスＶＨＤの入力タイミング（ここでは立ち上
がりエッジ）から所定の遅延時間を経た後に発生する。
そして、降圧回路１６は発生したフライバックパルスを
降圧した上で、フライバックパルスＶＦＢをＰＣ１及び
立ち上がりエッジ検出部５へ出力する。
【００４５】このフライバックパルスＶＦＢを基準とし
て生成された、クロックＣＬＫ１及びリセット信号ＶＲ
Ｓ１により動作するディジタルディレイ部６は、この段
階で同部６に設定されているディジタル値に応じて定ま
る所定の遅延時間を有するフライバックディレイ信号Ｖ
ＦＢＤを生成し、同信号ＶＦＢＤをＰＣ７に出力する。
ＰＣ７は、基準信号となる水平同期信号ＶＨＳＹＮＣと
フライバックディレイ信号ＶＦＢＤとの位相比較を行
う。この様にして、水平同期信号ＶＨＳＹＮＣを基準信
号とする、水平ドライブパルスＶＨＤを生成する第２Ｐ
ＬＬ回路３００が構成される。ＰＣ７の基準信号である
水平同期信号ＶＨＳＹＮＣは安定しており、もう一方の
フライバックディレイ信号ＶＦＢＤのみが位相変化する
ため、両方の入力信号が変動していた従来例と比較して
第２ＰＬＬ回路３００の負荷が格段に軽減され、ジッタ
が充分に少ないクロックＣＬＫ２が得られる結果、第２
ＰＬＬ回路３００は格段に安定した水平ドライブパルス
ＶＨＤを生成することができる。
て生成された、クロックＣＬＫ１及びリセット信号ＶＲ
Ｓ１により動作するディジタルディレイ部６は、この段
階で同部６に設定されているディジタル値に応じて定ま
る所定の遅延時間を有するフライバックディレイ信号Ｖ
ＦＢＤを生成し、同信号ＶＦＢＤをＰＣ７に出力する。
ＰＣ７は、基準信号となる水平同期信号ＶＨＳＹＮＣと
フライバックディレイ信号ＶＦＢＤとの位相比較を行
う。この様にして、水平同期信号ＶＨＳＹＮＣを基準信
号とする、水平ドライブパルスＶＨＤを生成する第２Ｐ
ＬＬ回路３００が構成される。ＰＣ７の基準信号である
水平同期信号ＶＨＳＹＮＣは安定しており、もう一方の
フライバックディレイ信号ＶＦＢＤのみが位相変化する
ため、両方の入力信号が変動していた従来例と比較して
第２ＰＬＬ回路３００の負荷が格段に軽減され、ジッタ
が充分に少ないクロックＣＬＫ２が得られる結果、第２
ＰＬＬ回路３００は格段に安定した水平ドライブパルス
ＶＨＤを生成することができる。
【００４６】次に、ロック状態乃至は定常状態に於ける
各信号のタイミングチャートを図２に示す。図２（Ａ）
は、第２ＰＬＬ回路３００の基準信号となる水平同期信
号ＶＨＳＹＮＣを示している。又、図２（Ｂ）は、ディ
ジタルディレイ部６の出力信号であるフライバックディ
レイ信号ＶＦＢＤを示している。定常状態においては、
第２ＰＬＬ回路３００は、図２（Ａ）に示した水平同期
信号ＶＨＳＹＮＣと図２（Ｂ）に示したフライバックデ
ィレイ信号ＶＦＢＤとの位相差が所定の時間Ａと成る状
態を保持する。又、図２（Ｃ）のフライバックパルスＶ
ＦＢの立ち上りタイミングから図２（Ｂ）のフライバッ
クディレイ信号ＶＦＢＤの立ち上りタイミングまでの遅
延時間Ｂは、ディジタルディレイ部６において生成され
るものである。即ち、ディジタルディレイ部６は、水平
位置調整或いはＰＩＮ balance補正或いはＫＥＹ balan
ce補正に応じて所定の遅延時間Ｂを生成し、画面の水平
位置調整或いは画面の歪み補正を行う。更に、図２
（Ｄ）は水平ドライブパルスＶＨＤを示している。この
水平ドライブパルスＶＨＤは、１水平走査期間内におい
て、そのＤＵＴＹ比がほぼ１：１となるパルスである。
そして、水平ドライブパルスＶＨＤのエッジ（ここでは
立ち上がりエッジ）と図２（Ｃ）のフライバックパルス
ＶＦＢの立ち上がりエッジとの間には、遅延時間Ｃがあ
る。この遅延時間Ｃは、使用されるモニタの形式及び解
像度、並びに周囲温度を含む様々な要因に依存して変わ
り得るものであるが、本装置では、第１ＰＬＬ回路１０
０がフライバックパルスＶＦＢをその基準信号として用
いているので、第１ＰＬＬ回路１００は遅延時間Ｃの上
記変動をより迅速に吸収して安定した発振動作を行うこ
とが可能となったため、ジッタのない画面を実現するこ
とができる。
各信号のタイミングチャートを図２に示す。図２（Ａ）
は、第２ＰＬＬ回路３００の基準信号となる水平同期信
号ＶＨＳＹＮＣを示している。又、図２（Ｂ）は、ディ
ジタルディレイ部６の出力信号であるフライバックディ
レイ信号ＶＦＢＤを示している。定常状態においては、
第２ＰＬＬ回路３００は、図２（Ａ）に示した水平同期
信号ＶＨＳＹＮＣと図２（Ｂ）に示したフライバックデ
ィレイ信号ＶＦＢＤとの位相差が所定の時間Ａと成る状
態を保持する。又、図２（Ｃ）のフライバックパルスＶ
ＦＢの立ち上りタイミングから図２（Ｂ）のフライバッ
クディレイ信号ＶＦＢＤの立ち上りタイミングまでの遅
延時間Ｂは、ディジタルディレイ部６において生成され
るものである。即ち、ディジタルディレイ部６は、水平
位置調整或いはＰＩＮ balance補正或いはＫＥＹ balan
ce補正に応じて所定の遅延時間Ｂを生成し、画面の水平
位置調整或いは画面の歪み補正を行う。更に、図２
（Ｄ）は水平ドライブパルスＶＨＤを示している。この
水平ドライブパルスＶＨＤは、１水平走査期間内におい
て、そのＤＵＴＹ比がほぼ１：１となるパルスである。
そして、水平ドライブパルスＶＨＤのエッジ（ここでは
立ち上がりエッジ）と図２（Ｃ）のフライバックパルス
ＶＦＢの立ち上がりエッジとの間には、遅延時間Ｃがあ
る。この遅延時間Ｃは、使用されるモニタの形式及び解
像度、並びに周囲温度を含む様々な要因に依存して変わ
り得るものであるが、本装置では、第１ＰＬＬ回路１０
０がフライバックパルスＶＦＢをその基準信号として用
いているので、第１ＰＬＬ回路１００は遅延時間Ｃの上
記変動をより迅速に吸収して安定した発振動作を行うこ
とが可能となったため、ジッタのない画面を実現するこ
とができる。
【００４７】以下では、既述したディジタルディレイ部
６の回路構成例とその動作について補足説明する。
６の回路構成例とその動作について補足説明する。
【００４８】図３は、ディジタルディレイ部６の回路構
成例を示すブロック図である。図３において、参照符号
１３はカウンタを、１４はコンパレータを、１５はレジ
スタを、それぞれ示している。
成例を示すブロック図である。図３において、参照符号
１３はカウンタを、１４はコンパレータを、１５はレジ
スタを、それぞれ示している。
【００４９】図３に示す様に、水平位置調整の実行が必
要な場合には、水平位置調整用ディジタル値をレジスタ
１５に設定する。カウンタ１３は、リセット信号ＶＲＳ
１の入力タイミングに応じて、その値をクリアした後、
クロックＣＬＫ１によるカウントアップ動作を行う。コ
ンパレータ１４は、カウンタ１３の値とレジスタ１５に
設定された水平位置調整用ディジタル値とを比較して、
両方の値が互いに一致したときに一致信号を出力する。
この一致信号が、フライバックパルスＶＦＢの立ち上が
りタイミングから遅延時間Ｂを経た後に立ち上がるフラ
イバックディレイ信号ＶＦＢＤとなる。この例では、水
平位置調整の場合には、レジスタ値が大きくなる程に遅
延時間Ｂは長くなり、水平画面の位置変化も大きくな
る。
要な場合には、水平位置調整用ディジタル値をレジスタ
１５に設定する。カウンタ１３は、リセット信号ＶＲＳ
１の入力タイミングに応じて、その値をクリアした後、
クロックＣＬＫ１によるカウントアップ動作を行う。コ
ンパレータ１４は、カウンタ１３の値とレジスタ１５に
設定された水平位置調整用ディジタル値とを比較して、
両方の値が互いに一致したときに一致信号を出力する。
この一致信号が、フライバックパルスＶＦＢの立ち上が
りタイミングから遅延時間Ｂを経た後に立ち上がるフラ
イバックディレイ信号ＶＦＢＤとなる。この例では、水
平位置調整の場合には、レジスタ値が大きくなる程に遅
延時間Ｂは長くなり、水平画面の位置変化も大きくな
る。
【００５０】水平位置の調整後、ＰＩＮ balance補正或
いはＫＥＹ balance補正の実行が必要な場合には、ＰＩ
Ｎ balance用ディジタル値或いはＫＥＹ balance用ディ
ジタル値をレジスタ１５に設定する。この場合には、水
平走査周期毎にレジスタ１５に設定すべき値を少しずつ
変えていくことにより、ＰＩＮ balance補正或いはＫＥ
Ｙ balance補正を適切に実現することが出来る。
いはＫＥＹ balance補正の実行が必要な場合には、ＰＩ
Ｎ balance用ディジタル値或いはＫＥＹ balance用ディ
ジタル値をレジスタ１５に設定する。この場合には、水
平走査周期毎にレジスタ１５に設定すべき値を少しずつ
変えていくことにより、ＰＩＮ balance補正或いはＫＥ
Ｙ balance補正を適切に実現することが出来る。
【００５１】ここで、図４はＰＩＮ balance補正の一例
を示す図であり、又、図５はＫＥＹbalance補正の一例
を示す図である。両図４、５において、実線ＩＰＤは補
正前の歪んだ画面を表わしており、点線ＩＰＡは補正後
の画面を表わしている。
を示す図であり、又、図５はＫＥＹbalance補正の一例
を示す図である。両図４、５において、実線ＩＰＤは補
正前の歪んだ画面を表わしており、点線ＩＰＡは補正後
の画面を表わしている。
【００５２】
【発明の効果】この発明は、以上説明したように構成さ
れているので、以下に示す効果を奏する。
れているので、以下に示す効果を奏する。
【００５３】請求項１及び５に係る発明によれば、ＰＬ
Ｌ回路はフライバックパルス及び電圧制御発振器より出
力されるクロックを分周した帰還信号をそれぞれ基準信
号及び被比較信号として受信してロック動作を実行する
ので、ＰＬＬ回路は、周囲温度などの様々な要因により
発生するフライバックパルスの位相変動をより迅速に吸
収して安定したクロックを生成することができる。
Ｌ回路はフライバックパルス及び電圧制御発振器より出
力されるクロックを分周した帰還信号をそれぞれ基準信
号及び被比較信号として受信してロック動作を実行する
ので、ＰＬＬ回路は、周囲温度などの様々な要因により
発生するフライバックパルスの位相変動をより迅速に吸
収して安定したクロックを生成することができる。
【００５４】請求項２及び５に係る発明によれば、フラ
イバックパルスとＰＬＬ回路が出力するクロックに基づ
いて、水平位置調整或いはＰＩＮ balance補正或いはＫ
ＥＹbalance補正を行うために必要な所定の遅延信号を
有するフライバックディレイ信号を生成することができ
る。
イバックパルスとＰＬＬ回路が出力するクロックに基づ
いて、水平位置調整或いはＰＩＮ balance補正或いはＫ
ＥＹbalance補正を行うために必要な所定の遅延信号を
有するフライバックディレイ信号を生成することができ
る。
【００５５】請求項３及び５に係る発明によれば、第１
ＰＬＬ回路はフライバックパルスの位相変動をより迅速
に吸収して安定したクロックを生成することができ、し
かも、第２ＰＬＬ回路はジッタの無い安定した水平同期
信号をその基準信号として受信しているので、第２ＰＬ
Ｌ回路の動作はより安定したものとなる。この様に上記
２つの要因が作用する結果、本発明は、ジッタの無い安
定した水平ドライブパルスの生成を可能として、画面上
にジッタが発生するのを有効に防止することができると
いう効果を発揮する。
ＰＬＬ回路はフライバックパルスの位相変動をより迅速
に吸収して安定したクロックを生成することができ、し
かも、第２ＰＬＬ回路はジッタの無い安定した水平同期
信号をその基準信号として受信しているので、第２ＰＬ
Ｌ回路の動作はより安定したものとなる。この様に上記
２つの要因が作用する結果、本発明は、ジッタの無い安
定した水平ドライブパルスの生成を可能として、画面上
にジッタが発生するのを有効に防止することができると
いう効果を発揮する。
【００５６】請求項４及び５に係る発明によれば、入力
信号線の他端に接続された入力端子を有する位相比較器
が、その特性上、高電圧のフライバックパルスを直接に
受信することが出来ない場合においては、当該位相比較
器を高電圧のフライバックパルスから保護することがで
きるという効果を奏する。
信号線の他端に接続された入力端子を有する位相比較器
が、その特性上、高電圧のフライバックパルスを直接に
受信することが出来ない場合においては、当該位相比較
器を高電圧のフライバックパルスから保護することがで
きるという効果を奏する。
【図１】 この発明の実施の形態１に係る画像表示装置
の一部に含まれるクロック生成回路と陰極線管とを示す
ブロック図である。
の一部に含まれるクロック生成回路と陰極線管とを示す
ブロック図である。
【図２】 この発明の実施の形態１に係るクロック生成
回路の動作を示すタイミングチャートである。
回路の動作を示すタイミングチャートである。
【図３】 ディジタルディレイ部の構成を示すブロック
図である。
図である。
【図４】 ＰＩＮ balance補正前後の画面を示す図であ
る。
る。
【図５】 ＫＥＹ balance補正前後の画面を示す図であ
る。
る。
【図６】 従来のクロック生成回路の構成を示すブロッ
ク図である。
ク図である。
【図７】 従来のクロック生成回路の動作を示すタイミ
ングチャートである。
ングチャートである。
１ 第１位相比較器、７ 第２位相比較器、２ 第１ロ
ーパスフィルタ、８第２ローパスフィルタ、３ 第１電
圧制御発振器、９ 第２電圧制御発振器、４第１（１／
Ｎ）可変分周器、１０ 第２（１／Ｎ）可変分周器、５
立ち上りエッジ検出部、６ ディジタルディレイ部、
１１ 水平ドライブパルス生成部、１２ 偏向ヨーク、
１３ カウンタ、１４ コンパレータ、１５ レジス
タ、１６ 降圧回路、１００ 第１ＰＬＬ回路、２００
遅延回路、３００ 第２ＰＬＬ回路、４００ 入力信
号線、５００ 出力信号線。
ーパスフィルタ、８第２ローパスフィルタ、３ 第１電
圧制御発振器、９ 第２電圧制御発振器、４第１（１／
Ｎ）可変分周器、１０ 第２（１／Ｎ）可変分周器、５
立ち上りエッジ検出部、６ ディジタルディレイ部、
１１ 水平ドライブパルス生成部、１２ 偏向ヨーク、
１３ カウンタ、１４ コンパレータ、１５ レジス
タ、１６ 降圧回路、１００ 第１ＰＬＬ回路、２００
遅延回路、３００ 第２ＰＬＬ回路、４００ 入力信
号線、５００ 出力信号線。
Claims (5)
- 【請求項１】 外部の偏向ヨークが有するフライバック
パルス出力端子に接続された一端を備える入力信号線
と、 前記入力信号線の他端に接続された入力端子を備えるＰ
ＬＬ回路とを備え、 前記ＰＬＬ回路は、 前記入力端子に該当する第１入力端子と、帰還信号を受
信する第２入力端子とを備える位相比較器と、 前記位相比較器の出力端子に接続された入力端子を備え
るローパスフィルタと、 前記ローパスフィルタの出力端子に接続された制御電圧
端子を備える電圧制御発振器と、 前記電圧制御発振器の出力端子に接続された入力端子
と、前記位相比較器の前記第２入力端子に接続された出
力端子とを備える（１／Ｎ）分周器（Ｎは正の整数）と
を備えることを特徴とする、クロック生成回路。 - 【請求項２】 請求項１に記載のクロック生成回路であ
って、 前記入力信号線の前記他端に接続された第１入力端子
と、前記電圧制御発振器の前記出力端子に接続された第
２入力端子とを備え、フライバックパルスのエッジを検
出して前記エッジから所定の遅延時間だけ遅延したフラ
イバックディレイ信号を出力する遅延回路を更に備えて
おり、 前記所定の遅延時間は前記偏向ヨークを備える陰極線管
の画面上での水平移動量に対応していることを特徴とす
る、クロック生成回路。 - 【請求項３】 請求項２に記載のクロック生成回路であ
って、 前記ＰＬＬ回路、前記位相比較器、前記ローパスフィル
タ、前記電圧制御発振器及び前記（１／Ｎ）分周器をそ
れぞれ第１ＰＬＬ回路、第１位相比較器、第１ローパス
フィルタ、第１電圧制御発振器及び第１（１／Ｎ）分周
器と定義するとき、 水平同期信号を受信する第１入力端子と、前記遅延回路
の出力端子に接続された第２入力端子と、前記偏向ヨー
クが有する水平ドライブパルス受信端子に接続された出
力端子とを備える第２ＰＬＬ回路を更に備え、 前記第２ＰＬＬ回路は、 前記第２ＰＬＬ回路の前記第１入力端子及び前記第２入
力端子を備える第２位相比較器と、 前記第２位相比較器の出力端子に接続された入力端子を
備える第２ローパスフィルタと、 前記第２ローパスフィルタの出力端子に接続された制御
電圧端子を備える第２電圧制御発振器と、 前記第２電圧制御発振器の出力端子に接続された入力端
子を備える第２（１／Ｎ）分周器と、 前記第２（１／Ｎ）分周器の出力端子に接続された第１
入力端子と前記第２電圧制御発振器の前記出力端子に接
続された第２入力端子とを備え、水平ドライブパルスを
生成して前記水平ドライブパルスを前記第２ＰＬＬ回路
の前記出力端子より出力する水平ドライブパルス生成部
とを備えることを特徴とする、クロック生成回路。 - 【請求項４】 請求項１乃至請求項３の何れかに記載の
クロック生成回路であって、 前記入力信号線は降圧回路を備えることを特徴とする、
クロック生成回路。 - 【請求項５】 請求項１乃至請求項４の何れかに記載の
前記クロック生成回路と、 陰極線管とを備え、 前記陰極線管は、 前記入力信号線の前記一端に接続されたフライバックパ
ルス出力端子と前記第２ＰＬＬ回路の前記出力端子に接
続された水平ドライブパルス受信端子とを備える偏向ヨ
ークを備えることを特徴とする、画像表示装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000291706A JP2002101316A (ja) | 2000-09-26 | 2000-09-26 | クロック生成回路及び画像表示装置 |
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| TW090108629A TWI235604B (en) | 2000-09-26 | 2001-04-11 | Clock generation circuit having PLL circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000291706A JP2002101316A (ja) | 2000-09-26 | 2000-09-26 | クロック生成回路及び画像表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002101316A true JP2002101316A (ja) | 2002-04-05 |
Family
ID=18774750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000291706A Pending JP2002101316A (ja) | 2000-09-26 | 2000-09-26 | クロック生成回路及び画像表示装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6795043B2 (ja) |
| JP (1) | JP2002101316A (ja) |
| TW (1) | TWI235604B (ja) |
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| TW561783B (en) * | 2002-03-12 | 2003-11-11 | Via Tech Inc | Image processing method and device |
| TW527824B (en) * | 2002-03-12 | 2003-04-11 | Via Tech Inc | Adative-deflicker processing method and adaptive deflicker filter |
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| US7612598B2 (en) * | 2007-04-27 | 2009-11-03 | Semiconductor Energy Laboratory Co., Ltd. | Clock signal generation circuit and semiconductor device |
| US8619938B2 (en) * | 2007-12-28 | 2013-12-31 | Mediatek Inc. | Clock generation devices and methods |
| US8451971B2 (en) * | 2008-05-30 | 2013-05-28 | Mediatek Inc. | Communication systems, clock generation circuits thereof, and method for generating clock signal |
| US8526559B2 (en) * | 2008-05-30 | 2013-09-03 | Mediatek Inc. | Communication systems and clock generation circuits thereof with reference source switching |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS54134452A (en) * | 1978-04-10 | 1979-10-18 | Hitachi Ltd | Quest-host type liquid crystal display device |
| US4380372A (en) * | 1980-08-20 | 1983-04-19 | Kabushiki Kaisha Daini Seikosha | Phase transition mode liquid crystal display device |
| US4490741A (en) * | 1982-10-08 | 1984-12-25 | Heath Company | Synchronization signal stabilization for video image overlay |
| JP2714112B2 (ja) * | 1989-03-10 | 1998-02-16 | 株式会社日立製作所 | テレビジョン受像機 |
| CA2038780C (en) * | 1990-03-26 | 1995-10-24 | Todd J. Christopher | Adjustable video/raster phasing for horizontal deflection system |
| US5043813A (en) * | 1990-03-26 | 1991-08-27 | Thomson Consumer Electronics, Inc. | Display locked timing signals for video processing |
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