JPH06232741A - Ｐｌｌ回路 - Google Patents

Abstract

(57)【要約】 【目的】 電圧制御発振器の周波数可変範囲を広くする
ことなく、ＰＬＬ回路の周波数可変範囲を広くするこ
と。 【構成】 ＶＣＯ４の出力を分周する可変分周器３の分
周比を、可変分周器３の出力と水平同期信号とを位相比
較する第１の位相比較器１と、その比較出力でアップダ
ウンされるアップダウンカウンタ２を用いて可変設定
し、その後分周比の固定された可変分周器３の出力信号
と水平同期信号とを第２の位相比較器５で位相比較し、
この位相比較出力によりＶＣＯ４の発振周波数を制御し
て可変分周器３より水平同期信号に同期した水平ドライ
ブパルスを出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、広範囲の周波数範囲で
ロックすることの出来るＰＬＬ回路に関するものであ
り、複数の水平走査周波数に対応したマルチスキャンモ
ニターテレビに適用して好適なものである。

【０００２】

【従来の技術】最近のモニターテレビは、コンピュータ
のグラフィック機能の高度化やマルチメディア化の進展
にともない複数の水平走査周波数に対応できるようにな
ってきている。現在使用されているテレビやディスプレ
イの水平走査周波数は、例えばＮＴＳＣ方式では１５．
７５ｋＨｚ、ハイビジョンでは３３．７５ｋＨｚ、パー
ソナルコンピュータでは３０〜６０ｋＨｚ、ワークステ
ーションでは６０〜８０ｋＨｚであり、複数の水平走査
周波数に対応する代表的なモニターテレビの対応できる
水平走査周波数は３０〜８０ｋＨｚとされている。

【０００３】このような、従来のモニターテレビのブロ
ック図を図２に示す。図２において、１０１はＲＧＢ信
号を増幅するビデオアンプ、１０２は映像を表示するＣ
ＲＴ、１０３は水平同期信号に同期した信号を出力する
水平同期回路、１０４は水平偏向コイル１０５に鋸歯状
波を発生させる水平出力回路、１０５はＣＲＴの電子ビ
ームを水平方向に走査する水平偏向コイル、１０６は水
平同期回路の出力からＣＲＴ１０２を駆動する高圧を発
生させる高圧制御回路、１０７はフライバックトランス
１０８に高圧を発生させる高圧出力回路、１０８はＣＲ
Ｔ１０２を駆動する高圧を発生するためのフライバック
トランス、１０９は垂直同期信号に同期した鋸歯状波を
発生する垂直同期回路、１１０は垂直偏向コイルを１１
１をドライブする垂直出力回路、１１１はＣＲＴ１０２
の電子ビームを垂直方向に走査する垂直偏向コイル、１
１２はＣＲＴ１０２の補正波形を発生する偏向補正波形
発生回路、１１３はＲＧＢ信号の入力端子、１１４は水
平同期信号入力端子、１１５は垂直同期信号入力端子で
ある。

【０００４】図２に示すモニターテレビのＲＧＢ入力端
子１１３に入力されたＲＧＢ信号はビデオアンプ１０１
で増幅され、コントラストの調整やドライブの調整がな
された後ＣＲＴ１０２のカソードに印加される。ＣＲＴ
１０２のアノードにはフライバックトランス１０８から
取り出された高圧が印加され、ＣＲＴ１０２の水平偏向
コイル１０５及び垂直偏向コイル１１１に、それぞれ水
平偏向出力回路１０４及び垂直偏向回路１１０の出力が
印加されることにより、ＣＲＴ１０２の画面上に入力さ
れた画像が表示される。

【０００５】水平同期回路１０３は水平同期信号入力端
子１１４に入力された水平同期信号に同期する発振器を
有し、この発振器の出力信号を出力する。この信号は水
平出力回路１０４に印加されて水平偏向コイル１０５に
鋸歯状波を発生させる。さらに、高圧制御回路１０４は
水平同期回路１０３が出力した信号を用いて高圧出力回
路１０７を制御しフライバックトランス１０８から高圧
を取り出す。

【０００６】また、垂直同期回路１０９は垂直同期信号
に同期する発振器を有し、鋸歯状の垂直偏向波形を出力
する。この垂直偏向波形は垂直出力回路１１０で電力増
幅されて垂直偏向コイル１１１をドライブしている。Ｃ
ＲＴ１０２に特有のピン歪みの補正やリニアリティの補
正を行うために、偏向補正波形発生回路１１２で発生し
た補正波形を水平出力回路１０４及び垂直出力回路１１
０に印加している。例えば、水平のピンクッション歪み
であれば、水平偏向コイルを駆動する電流を可変するこ
とにより補正できる。

【０００７】図２に示す水平同期回路１０３として、従
来用いられていたＰＬＬ回路のブロック図を図３に示
す。図３において、２０１は入力端子２０５に印加され
た水平同期信号の周波数に比例する電圧を発生するＦ−
Ｖ変換器、２０２は水平同期信号と電圧制御発振器２０
４との位相を比較する位相比較器、２０３は位相比較器
２０２の比較出力を直流電圧化するローパスフィルタ
（以下、ＬＰＦと記す）、２０４はＦ−Ｖ変換器２０１
及びＬＰＦ２０３の出力電圧に応じた周波数で発振する
電圧制御発振器（以下、ＶＣＯと記す）、２０５は水平
同期信号が印加される入力端子、２０６は同期された水
平ドライブパルスを出力する出力端子である。

【０００８】図３に示すＰＬＬ回路は次のように動作す
る。入力端子２０５に入力された水平同期信号はＦ−Ｖ
変換器２０１に印加され、水平同期信号の周波数に比例
する電圧を出力する。この直流電圧はＶＣＯ２０４に印
加されＶＣＯ２０４は印加された電圧のレベルに応じた
周波数で発振する。

【０００９】このため、ＶＣＯ２０４はほぼ水平同期信
号に近い周波数で発振することになる。このＶＣＯ２０
４の発振信号は位相比較器２０２の一方の入力端子に入
力され、位相比較器２０２の他方の入力端子に入力端子
２０５に入力された水平同期信号が入力され、位相比較
器２０２は両入力信号の位相を比較する。

【００１０】位相比較器２０２からはＶＣＯ２０４の出
力信号と水平同期信号との位相差に比例する比較出力が
出力され、この比較出力はＬＰＦ２０３でほぼ直流電圧
とされる。この直流電圧はＶＣＯ２０４に誤差電圧とし
て印加されて、ＶＣＯ２０４の発振周波数が水平同期信
号の周波数と一致するようにＶＣＯ２０４の発振周波数
を制御する。

【００１１】従って、出力端子２０６からは水平同期信
号に同期した水平ドライブパルスが取り出されるように
なるため、入力端子２０５に所望の周波数の水平同期信
号を印加することにより、図３に示すＰＬＬ回路からは
所望の周波数に同期した水平ドライブパルスを出力する
ことが出来るようになる。

【００１２】

【発明が解決しようとする課題】一般に、複数の水平周
波数に対応したモニターテレビの水平同期回路に要求さ
れる性能は次のようなものである。 （１）水平ドライブパルスの揺らぎは画面上のジッター
として表れるため、非常に安定した水平ドライブパルス
を発生できること。 （２）例えば、３０〜８０ｋＨｚの広範囲な水平同期信
号に対して、安定して同期が掛けられること。

【００１３】ところで、図３に示す従来の水平同期回路
は少なくとも入力される水平同期信号の周波数の可変範
囲と同じ可変幅を有する電圧制御発振器を使用しないと
同期状態が得られない。しかしながら、上記したような
可変幅を有する電圧制御発振器と、広範囲のロックレン
ジを有する回路を構成することは極めて困難であり、ま
たその調整が必要になるという問題点があった。

【００１４】また、デジタル信号処理などのために、水
平周波数に同期した高い周波数のクロックが必要な場合
には、高いクロックを発生できる別のＰＬＬ回路が必要
になるという問題点があった。さらに、Ｆ−Ｖ変換器が
必要なため、ＩＣ化した場合に外付け部品が多くなると
いう問題点もあった。

【００１５】

【課題を解決するための手段】上記問題点を解決するた
めに本発明のＰＬＬ回路は、電圧制御発振器の出力を分
周するプログラマブルカウンタを設け、このカウンタで
分周された出力周波数が入力水平同期信号の周波数とほ
ぼ一致するようにプログラマブルカウンタの分周比を第
１のＰＬＬループで設定し、その後第２のＰＬＬループ
を用いてプログラマブルカウンタの出力周波数が水平同
期信号の周波数に一致するように電圧制御発振器の周波
数を制御するようにしたものである。

【００１６】

【作用】電圧制御発振器の出力周波数を分周したプログ
ラマブルカウンタの出力周波数を、入力された水平同期
信号の周波数にほぼ一致するようにプログラマブルカウ
ンタの分周比を可変する第１のＰＬＬループを設けたこ
とにより、電圧制御発振器の周波数可変範囲が狭くても
ＰＬＬ回路の出力周波数の可変範囲を広くすることがで
きる。この結果、電圧制御発振器を容易に構成すること
ができる。

【００１７】また、電圧制御発振器の出力を分周するプ
ログラマブルカウンタの出力周波数が水平同期信号の周
波数と一致するように制御されるため、電圧制御発振器
の出力周波数信号をそのまま取り出すことにより、水平
同期信号に同期した高い周波数のクロックも単一のＰＬ
Ｌ回路から得ることができる。

【００１８】

【実施例】図１に本発明のＰＬＬ回路を示す。図１にお
いて、１は入力された水平同期信号とプログラマブルカ
ウンタ３の出力信号との位相を比較するデジタル位相比
較器、２はデジタル位相比較器１が進み位相出力を出力
した時アップカウントされ、遅れ位相出力を出力した時
ダウンカウントされるアップダウンカウンタ、３はアッ
プダウンカウンタ２の計数値が分周比として設定される
プログラマブルカウンタ、４は出力発振信号がプログラ
マブルカウンタ３で分周されると共に、発振周波数がＬ
ＰＦ６から出力される電圧で制御される電圧制御発振器
（ＶＣＯ）である。

【００１９】さらに、５は入力された水平同期信号とプ
ログラマブルカウンタ３の出力信号との位相を比較する
アナログ位相比較器、６はアナログ位相比較器５の比較
出力をほぼ直流電圧の誤差信号とするＬＰＦ、７はデジ
タル位相比較器１がロック信号を出力するまではＬＰＦ
６の出力をホールドし、デジタル位相比較器１がロック
信号を出力した後はアップダウンカウンタ２をホールド
するように制御する制御器、８はアップダウンカウンタ
２の計数値でプログラマブルカウンタ３の分周比を設定
するための分周比設定ライン、９は水平同期信号が入力
される入力端子、１０は水平ドライブパルスが出力され
る出力端子、φはデジタル位相比較器１のサンプリング
クロックである。

【００２０】図１に示すＰＬＬ回路の動作を次に説明す
る。まず、入力端子９に水平同期信号を入力する。この
水平同期信号とプログラマブルカウンタ３からの出力信
号とがデジタル位相比較器１で比較され、位相比較器１
はサンプリングクロックφを用いてプログラマブルカウ
ンタ３の出力周波数の方が高い時は進み位相として、デ
ジタル位相比較器１のアップ出力端子に出力を生じさ
せ、アップダウンカウンタ２をアップカウントさせる。

【００２１】また、プログラマブルカウンタ３の出力周
波数のほうが水平同期信号の周波数より低い時はデジタ
ル位相比較器１のダウン出力端子に出力を生じさせ、ア
ップダウンカウンタ２をダウンカウントさせる。この
時、デジタル位相比較器１はロックされていないためロ
ック信号を出力せず、制御器７はアップダウンカウンタ
２の出力をホールドせずにＬＰＦ６の出力をホールドし
ている。アップダウンカウンタ２の計数値はプログラマ
ブルカウンタの分周比としてプログラマブルカウンタ３
に設定されるため、アップダウンカウンタ２の計数値が
アップあるいはダウンされることにより、プログラマブ
ルカウンタ３の出力周波数が水平同期信号の周波数に接
近するようにプログラマブルカウンタ３の分周比が制御
されていく。

【００２２】このように、プログラマブルカウンタ３の
分周比が制御されていき、プログラマブルカウンタ３の
出力周波数が水平同期信号にほぼ一致するとデジタル位
相比較器１はロック信号を出力する。すると、制御器７
はアップダウンカウンタ２をホールドし、ＬＰＦ６を能
動化するように制御する。

【００２３】従って、分周比が制御されてプログラマブ
ルカウンタ３の出力周波数が水平同期信号の周波数にほ
ぼ一致すると、今度はアナログ位相比較器５がプログラ
マブルカウンタの３の出力信号と入力端子９に入力され
た水平同期信号との位相差を比較し、位相比較器５から
両信号の位相差に比例した比較出力が出力されて、ＬＰ
Ｆ６に印加される。そして、このＬＰＦ６により位相比
較器５の出力が直流の誤差電圧とされてＶＣＯ４に印加
され、ＶＣＯ４の発振周波数が誤差電圧が減少する方向
に制御される。

【００２４】このような制御の結果、ＶＣＯ４の出力周
波数を分周するプログラマブルカウンタ３の出力周波数
が水平同期信号の周波数と完全に一致し、出力端子１０
から水平ドライブパルスとして出力される。次に、図１
に示すＰＬＬ回路の動作をより理解しやすいように、入
力端子９に入力された水平同期信号の周波数の例を挙げ
て説明する。

【００２５】今、図１に示すＰＬＬ回路の入力端子９に
入力された水平同期信号の周波数が３５ｋＨｚであった
とする。また、例えばＶＣＯ４の原発振周波数が３２Ｍ
Ｈｚであり、プログラマブルカウンタ３の分周比が４０
０から始まるものとする。すると、プログラマブルカウ
ンタ３の出力周波数は、 ３２０００ｋＨｚ÷４００＝８０ｋＨｚ となっている。この、８０ｋＨｚの周波数と入力された
３５ｋＨｚの水平同期信号とがデジタル位相比較器１で
位相比較される。

【００２６】この場合、プログラマブルカウンタ３の出
力周波数のほうが高いことから位相比較器１はサンプリ
ングクロックφを用いて、アップ出力端子に出力を出し
アップダウンカウンタ２の計数値を１つ増加して４０１
とする。アップダウンカウンタ２の計数値は、ただちに
プログラマブルカウンタ３に新たな分周比として設定さ
れ、プログラマブルカウンタ３の出力周波数は、 ３２０００ｋＨｚ÷４０１＝７９．８ｋＨｚ と、いくぶん低い周波数となる。

【００２７】この、７９．８ｋＨｚの周波数と水平同期
信号の周波数が再びデジタル位相比較器１で位相比較さ
れるが、依然としてプログラマブルカウンタ３の出力周
波数のほうが高いため、アップダウンカウンタ２は再度
計数値が１つアップされ４０２となる。そして、この計
数値４０２がプログラマブルカウンタ３に再び設定され
る。これらの動作が繰り返し行われ、プログラマブルカ
ウンタ３の分周比が９１４となると、プログラマブルカ
ウンタ３の出力周波数は、 ３２０００ｋＨｚ÷９１４＝３５．０１１ｋＨｚ となり、水平同期信号の周波数３５ｋＨｚにほぼ一致す
る。

【００２８】このとき、デジタル位相比較器１のサンプ
リングクロックφの周波数を８ＭＨｚとするとその周期
は１２５ｎｓであり、プログラマブルカウンタ３の出力
の周期と水平同期信号の周期との差が約９ｎｓとなるた
め、デジタル位相比較器１から１４クロック分だけロッ
ク信号が発生する。この、ロック信号を制御回路７が検
出して分周比が最適になったと判断し、アップダウンカ
ウンタ２をホールドし、ＬＰＦ６の出力を能動状態とす
る。

【００２９】ＬＰＦ６の出力が能動状態になると、ＬＰ
Ｆ６に印加されているアナログ位相比較器５の比較出力
がＬＰＦ６によって、誤差電圧に変換されてＶＣＯ４に
印加されるようになる。このとき、アナログ位相比較器
５は分周比の固定されたプログラマブルカウンタ３の３
５．０１１ｋＨｚの周波数と、水平同期信号の周波数３
５ｋＨｚとの位相を比較し、その差の周波数１１Ｈｚに
応じた比較出力を出力している。

【００３０】そこで、ＶＣＯ４にＬＰＦ６からの誤差電
圧が印加されると、ＶＣＯ４は上記１１Ｈｚの差の周波
数がゼロとなるように発振周波数が制御される。このよ
うにしてＶＣＯ４が制御され、プログラマブルカウンタ
３の出力周波数は水平同期信号周波数に一致することと
なり、出力端子１０から３５ｋＨｚの水平ドライブパル
スを得ることができる。なお、水平周波数に同期した高
い周波数のクロックを得たい時はＶＣＯ４の出力を直接
出力すれば、高い周波数の水平周波数に同期した出力を
得ることができる。この場合は、３５ｋＨｚの９１４倍
の周波数３１．９９ＭＨｚのクロックを出力することが
できる。

【００３１】このように、本発明のＰＬＬ回路は、まず
デジタル位相比較器１、アップダウンカウンタ２、プロ
グラマブルカウンタ３からなるデジタルループで入力さ
れた水平同期信号の周波数にある程度合わせ込まれた
後、アナログ位相比較器５、ＬＰＦ６、ＶＣＯ４からな
るアナログループでＶＣＯ４の発振周波数が水平同期信
号の周波数と完全に一致するように制御されるものであ
る。従って、ＶＣＯ４の周波数可変範囲が狭くても出力
周波数の可変範囲を広くすることができるようになる。

【００３２】

【発明の効果】第１段階で、電圧制御発振器の発振周波
数を分周したプログラマブルカウンタの出力周波数を、
デジタルループを用いて入力された水平同期信号の周波
数にほぼ一致するようにプログラマブルカウンタの分周
比を可変し、次の第２段階でアナログループを用いて電
圧制御発振器の発振周波数を制御するようにするように
したため、電圧制御発振器の周波数可変範囲が狭くても
広い範囲の入力信号周波数でロックされ、ＰＬＬ回路の
出力周波数の可変範囲を広くすることができるようにな
る。このため、狭帯域可変周波数の電圧制御発振器を使
用することができ、例えばクリスタルを使用して安定性
のあるＶＣＯにより容易に構成することができる。

【００３３】また、電圧制御発振器の出力を分周するプ
ログラマブルカウンタの出力周波数が水平同期信号の周
波数と一致するように制御されるため、電圧制御発振器
の出力周波数信号をそのまま取り出すことにより、水平
同期信号に同期した高い周波数のクロックも単一のＰＬ
Ｌ回路から得ることができる。

【図面の簡単な説明】

【図１】本発明のＰＬＬ回路を示す図である。

【図２】モニターテレビのブロック図である。

【図３】従来のＰＬＬ回路を示す図である。

【符号の説明】

１ デジタル位相比較器 ２ アップダウンカウンタ ３ プログラマブルカウンタ ４ 電圧制御発振器 ５ アナログ位相比較器 ６ ＬＰＦ ７ 制御回路 ８ 分周比設定ライン ９，２０５ 入力端子 １０，２０６ 出力端子 １０１ ビデオアンプ １０２ ＣＲＴ １０３ 水平同期回路 １０４ 水平出力回路 １０５ 水平偏向コイル １０６ 高圧制御回路 １０７ 高圧出力回路 １０８ フライバックトランス １０９ 垂直同期回路 １１０ 垂直出力回路 １１１ 垂直偏向コイル １１２ 偏向補正波形発生回路 １１３ ＲＧＢ入力端子 １１４ 水平同期信号入力端子 １１５ 垂直同期信号出力端子 ２０１ Ｆ−Ｖ変換器 ２０２ 位相比較器 ２０３ ＬＰＦ ２０４ 電圧制御発振器 φ サンプリングクロック

Claims (4)

【特許請求の範囲】
1. 【請求項１】電圧制御発振器と、 該電圧制御発振器の発振出力を分周する可変分周器と、 該可変分周器の出力信号周波数と入力信号周波数との位
   相を比較する第１の位相比較器と、 該第１の位相比較器の位相進み出力及び位相遅れ出力で
   上記可変分周器の分周比を可変する分周比設定手段と、 上記可変分周器の出力信号周波数と入力信号周波数との
   位相を比較する第２の位相比較器と、 該第２の位相比較器の比較出力を誤差電圧として、上記
   電圧制御発振器に印加するフィルタと、 上記第１の位相比較器がロック信号を出力したことによ
   り、上記可変分周器の分周比をホールドすることを特徴
   とするＰＬＬ回路。
2. 【請求項２】前記第１の位相比較器がロック信号を出力
   するまでは前記フィルタの出力をホールドしておくこと
   を特徴とする請求項１記載のＰＬＬ回路。
3. 【請求項３】上記第１の位相比較器と上記可変分周器と
   上記分周比設定手段からなる第１のループをデジタルＰ
   ＬＬループ回路で構成し、上記第２の位相比較器と上記
   フィルタと上記電圧制御発振器からなるループをアナロ
   グＰＬＬループ回路で構成することを特徴とする請求項
   １記載のＰＬＬ回路。
4. 【請求項４】マルチスキャンモニターテレビの水平ドラ
   イブパルスを出力する水平同期回路として使用すること
   を特徴とする請求項１ないし３のいずれかに記載のＰＬ
   Ｌ回路。