JPH10319933A - ドットクロック発生回路 - Google Patents
ドットクロック発生回路Info
- Publication number
- JPH10319933A JPH10319933A JP9130718A JP13071897A JPH10319933A JP H10319933 A JPH10319933 A JP H10319933A JP 9130718 A JP9130718 A JP 9130718A JP 13071897 A JP13071897 A JP 13071897A JP H10319933 A JPH10319933 A JP H10319933A
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- JP
- Japan
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- circuit
- frequency
- dot clock
- dividing
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Abstract
(57)【要約】
【課題】 外部からの同期信号の有無に関わらず、ノー
マル／ワイドの各々の表示に対して、デューティ５０％
のドットクロックを作成することが可能にする。 【解決手段】 基準クロックを第１の分周比で分周する
第１分周回路と、前記第１分周回路の出力又は外部同期
信号を受け、いずれか一方を出力する切り換え回路と、
前記切り換え回路の出力を受けて、所定周波数のドット
クロックを出力するＰＬＬ回路であって、内部に第２の
分周比で分周する第２分周回路を備えて構成されている
ＰＬＬ回路とから構成されているドットクロック発生回
路。
マル／ワイドの各々の表示に対して、デューティ５０％
のドットクロックを作成することが可能にする。 【解決手段】 基準クロックを第１の分周比で分周する
第１分周回路と、前記第１分周回路の出力又は外部同期
信号を受け、いずれか一方を出力する切り換え回路と、
前記切り換え回路の出力を受けて、所定周波数のドット
クロックを出力するＰＬＬ回路であって、内部に第２の
分周比で分周する第２分周回路を備えて構成されている
ＰＬＬ回路とから構成されているドットクロック発生回
路。
Description
【０００１】
【発明の属する技術分野】本発明は、１６：９のアスペ
クト比を持つ表示装置において、４：３のグラフイカル
表示（ノーマル表示）と１６：９のグラフイカル表示
（ワイド表示）の両方を可能にするため、外部からの同
期信号の有無にかかわらず、ノーマル表示とワイド表示
の双方に対して、デューティ５０％のドットクロックを
出力することが可能なドットクロック発生回路を提供す
ることを目的としている。
クト比を持つ表示装置において、４：３のグラフイカル
表示（ノーマル表示）と１６：９のグラフイカル表示
（ワイド表示）の両方を可能にするため、外部からの同
期信号の有無にかかわらず、ノーマル表示とワイド表示
の双方に対して、デューティ５０％のドットクロックを
出力することが可能なドットクロック発生回路を提供す
ることを目的としている。
【０００２】
【従来の技術】昨今のテレビジョンにおいては、アスペ
クト比が４：３テレビジョンと１６：９テレビジョンが
併存し、またアスペクト比が４：３番組と１６：９番組
が併存している。このような時代に、４：３番組と１
６：９番組の両方の番組表示ができる画像表示装置は、
非常に重要である。
クト比が４：３テレビジョンと１６：９テレビジョンが
併存し、またアスペクト比が４：３番組と１６：９番組
が併存している。このような時代に、４：３番組と１
６：９番組の両方の番組表示ができる画像表示装置は、
非常に重要である。
【０００３】また、従来技術おいて、テレビジョンは、
データ表示装置としてあまり使われていなかった。しか
し、今後文字放送を初めとして、いろいろな形態のデー
タ放送に対応していく必要がある。そのためには、表示
モードに対応したドットクロックが必要になる。
データ表示装置としてあまり使われていなかった。しか
し、今後文字放送を初めとして、いろいろな形態のデー
タ放送に対応していく必要がある。そのためには、表示
モードに対応したドットクロックが必要になる。
【０００４】従来技術においては、外部からの同期信号
に同期させてドットクロックを作ることは、ＰＬＬ回路
を用いて容易に行われていた。図２は、従来技術による
ＰＬＬ回路のブロック図である。図２に示すように、外
部からの同期信号ＨＳＹＮＣが、位相比較回路２１に入
力され、位相比較回路２１の出力はローパスフィルター
（図中、ＬＰＦと表示する）２２に入力され、ローパス
フィルター２２の出力は電圧制御発振回路２３に入力さ
れている。電圧制御発振回路２３の出力は、一方におい
てＰＬＬ回路の出力となり、他方において分周回路２４
を介して位相比較回路２１にフィードバックされる。こ
の回路の動作は周知であるので、その動作説明は省略す
る。図２に示すＰＬＬ回路を用いて、外部からの同期信
号ＨＳＹＮＣに同期させて、メニューの様なグラフイカ
ル表示やデータ放送表示を行うことは容易であった。
に同期させてドットクロックを作ることは、ＰＬＬ回路
を用いて容易に行われていた。図２は、従来技術による
ＰＬＬ回路のブロック図である。図２に示すように、外
部からの同期信号ＨＳＹＮＣが、位相比較回路２１に入
力され、位相比較回路２１の出力はローパスフィルター
（図中、ＬＰＦと表示する）２２に入力され、ローパス
フィルター２２の出力は電圧制御発振回路２３に入力さ
れている。電圧制御発振回路２３の出力は、一方におい
てＰＬＬ回路の出力となり、他方において分周回路２４
を介して位相比較回路２１にフィードバックされる。こ
の回路の動作は周知であるので、その動作説明は省略す
る。図２に示すＰＬＬ回路を用いて、外部からの同期信
号ＨＳＹＮＣに同期させて、メニューの様なグラフイカ
ル表示やデータ放送表示を行うことは容易であった。
【０００５】しかし、データ放送はデータを記録して、
後でデコード表示することも考えられる。この場合に
は、表示の為の同期信号は表示装置側で作る必要があ
る。従来技術においては、外部からの同期信号が無い場
合には、図３に示すようにＰＬＬ回路（図２に示すＰＬ
Ｌ回路と同じ）の前段に分周回路３１を設け、基準クロ
ックを分周してドットクロックを作っていた。図３に示
すように、−般的に、デューティ５０％の任意の分周を
行う為には、分周回路３１をＰＬＬ回路の前段に設ける
構成で実現している。しかし、分周比によってはデュー
ティ５０％のドットクロックを作ることは、困難であっ
た。
後でデコード表示することも考えられる。この場合に
は、表示の為の同期信号は表示装置側で作る必要があ
る。従来技術においては、外部からの同期信号が無い場
合には、図３に示すようにＰＬＬ回路（図２に示すＰＬ
Ｌ回路と同じ）の前段に分周回路３１を設け、基準クロ
ックを分周してドットクロックを作っていた。図３に示
すように、−般的に、デューティ５０％の任意の分周を
行う為には、分周回路３１をＰＬＬ回路の前段に設ける
構成で実現している。しかし、分周比によってはデュー
ティ５０％のドットクロックを作ることは、困難であっ
た。
【０００６】例えば、４：３のアスペクト比を持つ表示
装置において、ＶＧＡ（横６４０×縦４８０）表示を行
う場合には、約２５ＭＨｚのドットクロックが必要にな
る。１６：９のアスペクトを持つ表示装置にＶＧＡ相当
の解像度を持つ画面を表示する為には、約３３ＭＨｚの
ドットクロックが必要になる。すなわち、３３ＭＨｚを
基準にすると１／３倍に分周したクロックを作る必要が
ある。さらに、ノーマルスキャンに対応する為には１７
ＭＨｚ、１２．５ＭＨｚのドットクロックが必要にな
る。
装置において、ＶＧＡ（横６４０×縦４８０）表示を行
う場合には、約２５ＭＨｚのドットクロックが必要にな
る。１６：９のアスペクトを持つ表示装置にＶＧＡ相当
の解像度を持つ画面を表示する為には、約３３ＭＨｚの
ドットクロックが必要になる。すなわち、３３ＭＨｚを
基準にすると１／３倍に分周したクロックを作る必要が
ある。さらに、ノーマルスキャンに対応する為には１７
ＭＨｚ、１２．５ＭＨｚのドットクロックが必要にな
る。
【０００７】従来技術では、これを実現する為に、前述
した様に、図３に示す構成のＰＬＬ回路を用いていた。
すなわち、外部からの同期信号ＨＳＹＮＣに同期させる
場合（以下、外部同期モードと称する）には、図３に示
すＰＬＬ回路の分周比を変えることにより上記１２．
５、１６．７、２５、３３ＭＨｚのドットクロックを得
ることができた。
した様に、図３に示す構成のＰＬＬ回路を用いていた。
すなわち、外部からの同期信号ＨＳＹＮＣに同期させる
場合（以下、外部同期モードと称する）には、図３に示
すＰＬＬ回路の分周比を変えることにより上記１２．
５、１６．７、２５、３３ＭＨｚのドットクロックを得
ることができた。
【０００８】一方、外部からの同期信号が無い場合（以
下、内部同期モードと記す）には、基準クロックを用い
て図２に示す分周回路３１の分周比を変えることにより
必要なドットクロック（デューティ５０％）を得てい
た。
下、内部同期モードと記す）には、基準クロックを用い
て図２に示す分周回路３１の分周比を変えることにより
必要なドットクロック（デューティ５０％）を得てい
た。
【０００９】なお、本発明に関連する先行技術として、
特開平６−１１３２２３号公報及び特開平７−２２６８
６０号に記載された発明が存在する。
特開平６−１１３２２３号公報及び特開平７−２２６８
６０号に記載された発明が存在する。
【００１０】
【発明が解決しようとする課題】上記した従来技術に
は、次のような問題点がある。すなわち、ＰＬＬ回路が
必要不可欠となり、回路規模が増大する。
は、次のような問題点がある。すなわち、ＰＬＬ回路が
必要不可欠となり、回路規模が増大する。
【００１１】また、回路を簡素化する為にカウンタによ
って分周する手法も存在するが、分周比によっては目的
のドットクロックを作ることが不可能であったり、特に
デューティ５０％のクロックを作ることが非常に困難で
あり、その結果ドットクロックを用いた回路設計に負担
がかかっていた。
って分周する手法も存在するが、分周比によっては目的
のドットクロックを作ることが不可能であったり、特に
デューティ５０％のクロックを作ることが非常に困難で
あり、その結果ドットクロックを用いた回路設計に負担
がかかっていた。
【００１２】しかし、この様な現状ににもかかわらず、
表示装置にメニュー画面の様なグラフイカル表示をさせ
たり、情報処理した画面を表示することは、今後益々増
加してくるものと思われる。
表示装置にメニュー画面の様なグラフイカル表示をさせ
たり、情報処理した画面を表示することは、今後益々増
加してくるものと思われる。
【００１３】本発明は上記した従来技術の問題点に鑑み
なされたもので、１６：９のアスペクト比を持つ表示装
置において、４：３のグラフイカル表示（ノーマル表
示）と１６：９のグラフイカル表示（ワイド表示）の両
方を可能にするため、外部からの同期信号の有無に関わ
らず、ノーマル表示とワイド表示の双方に対して、デュ
ーティ５０％のドットクロックを提供することが可能な
ドットクロック発生回路を提供することにある。
なされたもので、１６：９のアスペクト比を持つ表示装
置において、４：３のグラフイカル表示（ノーマル表
示）と１６：９のグラフイカル表示（ワイド表示）の両
方を可能にするため、外部からの同期信号の有無に関わ
らず、ノーマル表示とワイド表示の双方に対して、デュ
ーティ５０％のドットクロックを提供することが可能な
ドットクロック発生回路を提供することにある。
【００１４】
【課題を解決するための手投】本発明の第１のドットク
ロック発生回路は、基準クロックを第１の分周比で分周
する第１分周回路と、前記第１分周回路の出力又は外部
同期信号を受け、いずれか一方を出力する切り換え回路
と、前記切り換え回路の出力を受けて、所定周波数のド
ットクロックを出力するＰＬＬ回路であって、内部に第
２の分周比で分周する第２分周回路を備えて構成されて
いるＰＬＬ回路とから構成されることを特徴としてい
る。
ロック発生回路は、基準クロックを第１の分周比で分周
する第１分周回路と、前記第１分周回路の出力又は外部
同期信号を受け、いずれか一方を出力する切り換え回路
と、前記切り換え回路の出力を受けて、所定周波数のド
ットクロックを出力するＰＬＬ回路であって、内部に第
２の分周比で分周する第２分周回路を備えて構成されて
いるＰＬＬ回路とから構成されることを特徴としてい
る。
【００１５】本発明の第２のドットクロック発生回路
は、上記第１のドットクロック発生回路において、切り
換え回路が外部同期信号を出力している場合には、ドッ
トクロックの周波数はＰＬＬ回路内の第２分周回路の第
２の分周比の逆数で定まることを特徴としている。
は、上記第１のドットクロック発生回路において、切り
換え回路が外部同期信号を出力している場合には、ドッ
トクロックの周波数はＰＬＬ回路内の第２分周回路の第
２の分周比の逆数で定まることを特徴としている。
【００１６】本発明の第３のドットクロック発生回路
は、上記第１のドットクロック発生回路において、切り
換え回路が第１分周回路出力を出力している場合には、
ドットクロックの周波数は、前記第１分周回路の第１の
分周比とＰＬＬ回路内の第２分周回路の第２の分周比の
逆数との積で定まることを特徴としている。
は、上記第１のドットクロック発生回路において、切り
換え回路が第１分周回路出力を出力している場合には、
ドットクロックの周波数は、前記第１分周回路の第１の
分周比とＰＬＬ回路内の第２分周回路の第２の分周比の
逆数との積で定まることを特徴としている。
【００１７】本発明のよれば、外部からの同期信号に同
期したドットクロックを作る為に使用したＰＬＬ回路
と、外部からの同期信号が無い場合に使用する分周回路
で用いるＰＬＬ回路とを共用することが可能になり、外
部からの同期信号の有無に関わらず、ノーマル／ワイド
の各々の表示に対して、デューティ５０％のドットクロ
ックを作成することが可能になる。
期したドットクロックを作る為に使用したＰＬＬ回路
と、外部からの同期信号が無い場合に使用する分周回路
で用いるＰＬＬ回路とを共用することが可能になり、外
部からの同期信号の有無に関わらず、ノーマル／ワイド
の各々の表示に対して、デューティ５０％のドットクロ
ックを作成することが可能になる。
【００１８】
【発明の実施の形態】以下、本発明の一実施の形態につ
いて図面を用いて詳細に説明する。図１は、本発明のド
ットクロック発生回路の一実施の形態を示すブロック図
である。図１において、１０はドットクロック発生回
路、１は分周回路、２は切り換え回路、３は位相比較回
路、４はローパスフィルタ（図中、ＬＰＦと表示す
る）、５は電圧制御発振回路、６は分周回路、７は制御
回路である。
いて図面を用いて詳細に説明する。図１は、本発明のド
ットクロック発生回路の一実施の形態を示すブロック図
である。図１において、１０はドットクロック発生回
路、１は分周回路、２は切り換え回路、３は位相比較回
路、４はローパスフィルタ（図中、ＬＰＦと表示す
る）、５は電圧制御発振回路、６は分周回路、７は制御
回路である。
【００１９】次に、図１に示すドットクロック発生回路
の動作について、外部同期モードの場合と内部同期モー
ドの場合に分けて説明する。
の動作について、外部同期モードの場合と内部同期モー
ドの場合に分けて説明する。
【００２０】（外部同期モードの場合）外部同期モード
においては、外部同期信号ＨＳＹＮＣが切り換え回路２
を通って、位相比較回路３の一方の入力となる。制御回
路７は、上記切り換え回路２の切り換え制御を行う。他
方において、電圧制御発振回路５の出力が分周回路６に
入力され、分周回路６の出力は位相比較回路３のもう一
方の入力となる。
においては、外部同期信号ＨＳＹＮＣが切り換え回路２
を通って、位相比較回路３の一方の入力となる。制御回
路７は、上記切り換え回路２の切り換え制御を行う。他
方において、電圧制御発振回路５の出力が分周回路６に
入力され、分周回路６の出力は位相比較回路３のもう一
方の入力となる。
【００２１】位相比較回路３の出力は、ＬＰＦ４で平滑
化され、電圧制御発振回路５に入力され、電圧制御発振
回路５の発振周波数を制御する。この時、分周回路６の
分周比により、必要なドットクロックを得ることが出来
る。
化され、電圧制御発振回路５に入力され、電圧制御発振
回路５の発振周波数を制御する。この時、分周回路６の
分周比により、必要なドットクロックを得ることが出来
る。
【００２２】例えば、外部ＨＳＹＮＣが１５．７５ｋＨ
ｚの場合、分周比を１／７９６とするとドットクロック
は １５．７５ｋＨｚ × ７９６ ≒ １２．５ＭＨｚ となる。同じく分周比を１／１０６２とするとドットク
ロックは １５．７５ｋＨｚ × ｌＯ６２ ≒ １６．７ＭＨｚ となる。また、外部同期信号ＨＳＹＮＣが３１．５ｋＨ
ｚの場合、分周比を１／７９６とするとドットクロック
は ３１．５ｋＨｚ × ７９６ ≒ ２５ＭＨｚ 同じく分周比を１／１０６２とするとドットクロックは ３１．５ｋＨｚ × ｌＯ６２ ≒ ３３ＭＨｚ となる。
ｚの場合、分周比を１／７９６とするとドットクロック
は １５．７５ｋＨｚ × ７９６ ≒ １２．５ＭＨｚ となる。同じく分周比を１／１０６２とするとドットク
ロックは １５．７５ｋＨｚ × ｌＯ６２ ≒ １６．７ＭＨｚ となる。また、外部同期信号ＨＳＹＮＣが３１．５ｋＨ
ｚの場合、分周比を１／７９６とするとドットクロック
は ３１．５ｋＨｚ × ７９６ ≒ ２５ＭＨｚ 同じく分周比を１／１０６２とするとドットクロックは ３１．５ｋＨｚ × ｌＯ６２ ≒ ３３ＭＨｚ となる。
【００２３】（内部同期モードの場合）内部同期モード
においては、任意の分周比を作成可能にする必要があ
る。そこで、従来技術として挙げた図２に示すＰＬＬ回
路を利用して、任意の分周比を作成可能なドットクロッ
ク発生回路を作ることにする。
においては、任意の分周比を作成可能にする必要があ
る。そこで、従来技術として挙げた図２に示すＰＬＬ回
路を利用して、任意の分周比を作成可能なドットクロッ
ク発生回路を作ることにする。
【００２４】すなわち、図１において、基準クロックは
分周回路１へ入力され、分周回路１の出力は切り換え回
路２を通って位相比較回路３の−方の入力となる。制御
回路７は、上記切り換え回路２の切り換え制御を行う。
他方において、電圧制御発振回路５の出力は分周回路６
に入力され、分周回路６の出力は、位相比較回路３のも
う一方の入力となる。
分周回路１へ入力され、分周回路１の出力は切り換え回
路２を通って位相比較回路３の−方の入力となる。制御
回路７は、上記切り換え回路２の切り換え制御を行う。
他方において、電圧制御発振回路５の出力は分周回路６
に入力され、分周回路６の出力は、位相比較回路３のも
う一方の入力となる。
【００２５】位相比較回路３出力は、ＬＰＦ４で平滑化
され、電圧制御発振回路５に入力され、電圧制御発振回
路５の発振周波数を制御する。この時、分周回路１の分
周比と分周回路６の分周比によって、基準クロックに対
して任意の比のドットクロックを作ることが出来る。
され、電圧制御発振回路５に入力され、電圧制御発振回
路５の発振周波数を制御する。この時、分周回路１の分
周比と分周回路６の分周比によって、基準クロックに対
して任意の比のドットクロックを作ることが出来る。
【００２６】例えば、基準クロックを５０ＭＨｚとし
て、分周回路１，６の分周比をそれぞれ１／２５６、１
／６４とすると、ドットクロックは、 ５０ＭＨ × （６４／２５６） ≒ １２．５ＭＨｚ となる。同じく分周回路１，６の分周比をそれぞれ１／
１９２、１／６４とすると、ドットクロックは、 ５０ＭＨｚ × （６４／１９２） ≒ １６．７ＭＨ
ｚ となる。同じく分周回路１，６の分周比をそれぞれ１／
２５６、１／１２８とすると、ドットクロックは、 ５０ＭＨｚ × （１２８／２５６） ≒ ２５ＭＨｚ 同じく分周回路１，６の分周比をそれぞれ１／１９２、
１／１２８とすると，ドットクロックは ５０ＭＨｚ × （１２８／１９２） ≒ ３３ＭＨｚ となる。
て、分周回路１，６の分周比をそれぞれ１／２５６、１
／６４とすると、ドットクロックは、 ５０ＭＨ × （６４／２５６） ≒ １２．５ＭＨｚ となる。同じく分周回路１，６の分周比をそれぞれ１／
１９２、１／６４とすると、ドットクロックは、 ５０ＭＨｚ × （６４／１９２） ≒ １６．７ＭＨ
ｚ となる。同じく分周回路１，６の分周比をそれぞれ１／
２５６、１／１２８とすると、ドットクロックは、 ５０ＭＨｚ × （１２８／２５６） ≒ ２５ＭＨｚ 同じく分周回路１，６の分周比をそれぞれ１／１９２、
１／１２８とすると，ドットクロックは ５０ＭＨｚ × （１２８／１９２） ≒ ３３ＭＨｚ となる。
【００２７】通常、電圧制御発振回路５の出力はデュー
ティ５０％の波形となるので、ドットクロックを用いた
ハードウェアの設計は、デューティ比が５０％から大き
くずれている場合に比べて大変容易になる。
ティ５０％の波形となるので、ドットクロックを用いた
ハードウェアの設計は、デューティ比が５０％から大き
くずれている場合に比べて大変容易になる。
【００２８】この様にして、外部同期モードと内部同期
モードでＰＬＬ回路を共用することにより、外部からの
同期信号の有無に関わらず、ノーマル表示／ワイド表示
の各々に対して、簡単な回路でデューティ５０％のドッ
トクロックを提供することが可能になる。
モードでＰＬＬ回路を共用することにより、外部からの
同期信号の有無に関わらず、ノーマル表示／ワイド表示
の各々に対して、簡単な回路でデューティ５０％のドッ
トクロックを提供することが可能になる。
【００２９】
【発明の効果】以上の様に、本発明に係るドットクロッ
ク発生回路によれば、外部からの同期信号の有無にかか
わらず、ノーマル／ワイドの各表示に対して、デューテ
ィ５０％のドットクロックを提供することが可能にな
り、その結果メーュー等のグラフイカルな表示、各デー
タ放送の表示を良好に行うことができる。
ク発生回路によれば、外部からの同期信号の有無にかか
わらず、ノーマル／ワイドの各表示に対して、デューテ
ィ５０％のドットクロックを提供することが可能にな
り、その結果メーュー等のグラフイカルな表示、各デー
タ放送の表示を良好に行うことができる。
【図１】図１は、本発明のドットクロック発生回路の一
実施の形態を示すブロック図である。
実施の形態を示すブロック図である。
【図２】図２は、従来技術によるＰＬＬ回路のブロック
図である。
図である。
【図３】図３は、従来技術による分周回路をＰＬＬ回路
の前段に設けたブロック図。
の前段に設けたブロック図。
１０…ドットクロック発生回路、１…分周回路、２…切
り換え回路、３…位相比較回路、４…ローパスフィルタ
（図中、ＬＰＦと表示する）、５…電圧制御発振回路、
６…分周回路、７…制御回路、２１…位相比較回路、２
２…ローパスフィルタ（図中、ＬＰＦと表示する）、２
３…電圧制御発振回路、２４…分周回路、３１…分周回
路。
り換え回路、３…位相比較回路、４…ローパスフィルタ
（図中、ＬＰＦと表示する）、５…電圧制御発振回路、
６…分周回路、７…制御回路、２１…位相比較回路、２
２…ローパスフィルタ（図中、ＬＰＦと表示する）、２
３…電圧制御発振回路、２４…分周回路、３１…分周回
路。
Claims (3)
- 【請求項１】 基準クロックを第１の分周比で分周する
第１分周回路と、 前記第１分周回路の出力又は外部同期信号を受け、いず
れか一方を出力する切り換え回路と、 前記切り換え回路の出力を受けて、所定周波数のドット
クロックを出力するＰＬＬ回路であって、内部に第２の
分周比で分周する第２分周回路を備えて構成されている
ＰＬＬ回路とから構成されることを特徴とするドットク
ロック発生回路。 - 【請求項２】 上記切り換え回路が外部同期信号を出力
している場合には、ドットクロックの周波数はＰＬＬ回
路内の第２分周回路の第２の分周比の逆数で定まること
を特徴とする請求項１記載のドットクロック発生回路。 - 【請求項３】 上記切り換え回路が第１分周回路出力を
出力している場合には、ドットクロックの周波数は、前
記第１分周回路の第１の分周比とＰＬＬ回路内の第２分
周回路の第２の分周比の逆数との積で定まることを特徴
とする請求項１記載のドットクロック発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9130718A JPH10319933A (ja) | 1997-05-21 | 1997-05-21 | ドットクロック発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9130718A JPH10319933A (ja) | 1997-05-21 | 1997-05-21 | ドットクロック発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10319933A true JPH10319933A (ja) | 1998-12-04 |
Family
ID=15040975
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9130718A Pending JPH10319933A (ja) | 1997-05-21 | 1997-05-21 | ドットクロック発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10319933A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100452468C (zh) * | 2003-01-10 | 2009-01-14 | 精工爱普生株式会社 | 用于基于相位敏感检测的压电器件的谐振控制装置 |
| CN102930835A (zh) * | 2012-11-16 | 2013-02-13 | 深圳市华星光电技术有限公司 | 背光调光电路及背光调光方法 |
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1997
- 1997-05-21 JP JP9130718A patent/JPH10319933A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100452468C (zh) * | 2003-01-10 | 2009-01-14 | 精工爱普生株式会社 | 用于基于相位敏感检测的压电器件的谐振控制装置 |
| CN102930835A (zh) * | 2012-11-16 | 2013-02-13 | 深圳市华星光电技术有限公司 | 背光调光电路及背光调光方法 |
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