JPH07110667A - 液晶表示装置用のドット・クロック生成装置 - Google Patents
液晶表示装置用のドット・クロック生成装置Info
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- JPH07110667A JPH07110667A JP5245098A JP24509893A JPH07110667A JP H07110667 A JPH07110667 A JP H07110667A JP 5245098 A JP5245098 A JP 5245098A JP 24509893 A JP24509893 A JP 24509893A JP H07110667 A JPH07110667 A JP H07110667A
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- G09G5/008—Clock recovery
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/07—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop using several loops, e.g. for redundant clock signal generation
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
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- H04N5/12—Devices in which the synchronising signals are only operative if a phase difference occurs between synchronising and synchronised scanning devices, e.g. flywheel synchronising
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Abstract
(57)【要約】
【目的】 液晶表示装置のドット・クロックを、水平同
期信号から、スキュー少なく生成する 【構成】 ＰＬＬの機能を３つに分けて構成する。１つ
目は、特定の周波数を得る手段２９、３６、３４であ
る。この手段は、ラッチ型のＤＡＣ（デジタル・アナロ
グ変換器）２９からＶＣＯ３０に電圧を供給するように
して構成される。最終的に生成されたドット・クロック
から水平同期信号を逆算出し、この算出した水平同期信
号と実際の水平同期信号との間の誤差に基づいてＤＡＣ
２９の値を増減する。この増減による補正は、たとえば
垂直同期のタイミングで行う。２つ目は、同期を取る手
段３４、４１、４２である。実際の水平同期信号とドッ
ト・クロックとの位相の間の誤差に応じた信号を、ＤＡ
Ｃ２９からの信号に加算し、ドット・クロックの位相を
制御するようにする。３つ目は、さきの所定の周波数の
信号に基づいてドット・クロックを生成するＰＬＬ手段
３１、３２である。
期信号から、スキュー少なく生成する 【構成】 ＰＬＬの機能を３つに分けて構成する。１つ
目は、特定の周波数を得る手段２９、３６、３４であ
る。この手段は、ラッチ型のＤＡＣ（デジタル・アナロ
グ変換器）２９からＶＣＯ３０に電圧を供給するように
して構成される。最終的に生成されたドット・クロック
から水平同期信号を逆算出し、この算出した水平同期信
号と実際の水平同期信号との間の誤差に基づいてＤＡＣ
２９の値を増減する。この増減による補正は、たとえば
垂直同期のタイミングで行う。２つ目は、同期を取る手
段３４、４１、４２である。実際の水平同期信号とドッ
ト・クロックとの位相の間の誤差に応じた信号を、ＤＡ
Ｃ２９からの信号に加算し、ドット・クロックの位相を
制御するようにする。３つ目は、さきの所定の周波数の
信号に基づいてドット・クロックを生成するＰＬＬ手段
３１、３２である。
Description
【０００１】
【産業上の利用分野】この発明は液晶表示装置のドット
・クロック生成装置に関し、とくに同期信号からドット
・クロックをスキュー少なく生成できるようにしたもの
である。
・クロック生成装置に関し、とくに同期信号からドット
・クロックをスキュー少なく生成できるようにしたもの
である。
【０００２】
【従来の技術】パーソナル・コンピュータのモニタとし
て現在ＣＲＴ（陰極線管）が多く用いられており、パー
ソナル・コンピュータとＣＲＴとのインターフェースも
ＣＲＴ固有のものとなっている。具体的にはＲ、Ｇ、Ｂ
のアナログ信号と、垂直同期信号、水平同期信号がパー
ソナル・コンピュータ本体で生成され、ＣＲＴに供給さ
れるようになっている。ところでこのようなインターフ
ェースを採用するコンピュータ・システムにおいて、Ｃ
ＲＴに換え、液晶表示装置を用いる場合には、液晶表示
装置側でドット・クロックを新たに生成する必要があ
る。すなわち液晶表示装置ではドット・タイミング（ド
ット・クロック）ごとにＲ、Ｇ、Ｂのデジタル信号を受
け取って、この信号に基づいて液晶パネルを表示駆動す
る必要がある。上述のＣＲＴのインターフェースでは、
パーソナル・コンピュータ本体からは、アナログＲＧＢ
信号と同期信号しか出力されないので、同期信号からド
ット・クロックを生成し、このクロックのタイミングで
アナログＲＧＢ信号をＡ／Ｄ変換し、デジタルＲＧＢ信
号を生成する必要がある。
て現在ＣＲＴ（陰極線管）が多く用いられており、パー
ソナル・コンピュータとＣＲＴとのインターフェースも
ＣＲＴ固有のものとなっている。具体的にはＲ、Ｇ、Ｂ
のアナログ信号と、垂直同期信号、水平同期信号がパー
ソナル・コンピュータ本体で生成され、ＣＲＴに供給さ
れるようになっている。ところでこのようなインターフ
ェースを採用するコンピュータ・システムにおいて、Ｃ
ＲＴに換え、液晶表示装置を用いる場合には、液晶表示
装置側でドット・クロックを新たに生成する必要があ
る。すなわち液晶表示装置ではドット・タイミング（ド
ット・クロック）ごとにＲ、Ｇ、Ｂのデジタル信号を受
け取って、この信号に基づいて液晶パネルを表示駆動す
る必要がある。上述のＣＲＴのインターフェースでは、
パーソナル・コンピュータ本体からは、アナログＲＧＢ
信号と同期信号しか出力されないので、同期信号からド
ット・クロックを生成し、このクロックのタイミングで
アナログＲＧＢ信号をＡ／Ｄ変換し、デジタルＲＧＢ信
号を生成する必要がある。
【０００３】同期信号（具体的には水平同期信号）から
ドット・クロックを生成するには図１のようなＰＬＬ
（フェイズ・ロックド・ループ）回路を用いればよい。
図１において、位相比較器１１には水平同期信号および
分周器１２の出力が入力されている。位相比較器１１の
比較出力（正、負）はフィルタ１３およびコンデンサ１
４を介してＶＣＯ（電圧制御発振器）１５に入力されて
いる。そしてＶＣＯ１５の出力がドット・クロックとし
て出力されるとともに、分周器１２に帰還される。分周
器１２の分周率を１／Ｎとすると水平同期信号のＮ倍の
周波数のドット・クロックが出力される。
ドット・クロックを生成するには図１のようなＰＬＬ
（フェイズ・ロックド・ループ）回路を用いればよい。
図１において、位相比較器１１には水平同期信号および
分周器１２の出力が入力されている。位相比較器１１の
比較出力（正、負）はフィルタ１３およびコンデンサ１
４を介してＶＣＯ（電圧制御発振器）１５に入力されて
いる。そしてＶＣＯ１５の出力がドット・クロックとし
て出力されるとともに、分周器１２に帰還される。分周
器１２の分周率を１／Ｎとすると水平同期信号のＮ倍の
周波数のドット・クロックが出力される。
【０００４】ところでこのような従来の構成において
は、水平同期信号自体のジッター、水平同期信号のジッ
ター間のビート、電源ノイズのＶＣＯ１５への回り込み
により、ドット・クロックにジッターが生じて、画面が
乱れるという問題が生じてしまう。
は、水平同期信号自体のジッター、水平同期信号のジッ
ター間のビート、電源ノイズのＶＣＯ１５への回り込み
により、ドット・クロックにジッターが生じて、画面が
乱れるという問題が生じてしまう。
【０００５】また、このような構成では分周器１２から
生じるノイズがコンデンサ１４の両端電圧に重畳し、液
晶表示に必要な安定したドット・クロックを生成するこ
とが困難である。すなわち分周器１２の位相が水平同期
信号より遅れている場合には（クロック周波数が小さす
ぎる場合）、図２（ａ）に示すようにコンデンサ１４の
電圧が増加し、クロック周波数を大きくして補正する。
他方分周器１２の位相が水平同期信号より進んでいる場
合（クロック周波数が大きすぎる場合）には図２（ｂ）
に示すようにコンデンサ１４の電圧が減少しクロック周
波数を小さくして補正する。ところでこのコンデンサ１
４の電圧には分周器１２からのノイズが重畳しやすく、
クロック周波数をスキューさせてしまい、画面が乱れて
しまう。
生じるノイズがコンデンサ１４の両端電圧に重畳し、液
晶表示に必要な安定したドット・クロックを生成するこ
とが困難である。すなわち分周器１２の位相が水平同期
信号より遅れている場合には（クロック周波数が小さす
ぎる場合）、図２（ａ）に示すようにコンデンサ１４の
電圧が増加し、クロック周波数を大きくして補正する。
他方分周器１２の位相が水平同期信号より進んでいる場
合（クロック周波数が大きすぎる場合）には図２（ｂ）
に示すようにコンデンサ１４の電圧が減少しクロック周
波数を小さくして補正する。ところでこのコンデンサ１
４の電圧には分周器１２からのノイズが重畳しやすく、
クロック周波数をスキューさせてしまい、画面が乱れて
しまう。
【０００６】
【発明が解決しようとする課題】この発明は以上の事情
を考慮してなされたものであり、スキューの少ないドッ
ト・クロックを水平同期信号から生成できるＰＬＬ機構
を提供することを目的としている。
を考慮してなされたものであり、スキューの少ないドッ
ト・クロックを水平同期信号から生成できるＰＬＬ機構
を提供することを目的としている。
【０００７】
【課題を解決するための手段】この発明では、以上の目
的を達成するために、ＰＬＬの機能を３つに分けてい
る。１つ目は、特定の周波数を得る手段である。この手
段は、ラッチ型のＤＡＣ（デジタル・アナログ変換器）
からＶＣＯに電圧を供給するようにして構成される。最
終的に生成されたドット・クロックから水平同期信号を
逆算出し、この算出した水平同期信号と実際の水平同期
信号との間の誤差に基づいてＤＡＣの値を増減する。こ
の増減による補正は、たとえば垂直同期のタイミングで
行う。２つ目は、同期を取る手段である。実際の水平同
期信号とドット・クロックとの位相の間の誤差に応じた
信号を、ＤＡＣからの信号に加算し、ドット・クロック
の位相を制御するようにする。３つ目は、さきの所定の
周波数の信号に基づいてドット・クロックを生成するＰ
ＬＬ手段である。
的を達成するために、ＰＬＬの機能を３つに分けてい
る。１つ目は、特定の周波数を得る手段である。この手
段は、ラッチ型のＤＡＣ（デジタル・アナログ変換器）
からＶＣＯに電圧を供給するようにして構成される。最
終的に生成されたドット・クロックから水平同期信号を
逆算出し、この算出した水平同期信号と実際の水平同期
信号との間の誤差に基づいてＤＡＣの値を増減する。こ
の増減による補正は、たとえば垂直同期のタイミングで
行う。２つ目は、同期を取る手段である。実際の水平同
期信号とドット・クロックとの位相の間の誤差に応じた
信号を、ＤＡＣからの信号に加算し、ドット・クロック
の位相を制御するようにする。３つ目は、さきの所定の
周波数の信号に基づいてドット・クロックを生成するＰ
ＬＬ手段である。
【０００８】
【実施例】以下この発明の１実施例について図面を参照
して説明する。図３は、この実施例の全体構成を示すも
ので、この図において、端子２１、２２、２３、２４お
よび２５にパーソナル・コンピュータ（処理装置）から
垂直同期信号、水平同期信号およびＲ、Ｇ、Ｂのビデオ
信号がそれぞれ供給される。これらの信号は、ＬＣＤコ
ントローラ２６に供給され、このＬＣＤコントローラ２
６によりＬＣＤモジュール２７用のＲ、Ｇ、Ｂのデジタ
ル・ビデオ信号その他のコントロール信号が生成され、
ＬＣＤモジュール２７に供給される。ＬＣＤコントロー
ラ２６には上述の信号のほかにドット・クロック発生器
２８からドット・クロックが供給される。
して説明する。図３は、この実施例の全体構成を示すも
ので、この図において、端子２１、２２、２３、２４お
よび２５にパーソナル・コンピュータ（処理装置）から
垂直同期信号、水平同期信号およびＲ、Ｇ、Ｂのビデオ
信号がそれぞれ供給される。これらの信号は、ＬＣＤコ
ントローラ２６に供給され、このＬＣＤコントローラ２
６によりＬＣＤモジュール２７用のＲ、Ｇ、Ｂのデジタ
ル・ビデオ信号その他のコントロール信号が生成され、
ＬＣＤモジュール２７に供給される。ＬＣＤコントロー
ラ２６には上述の信号のほかにドット・クロック発生器
２８からドット・クロックが供給される。
【０００９】ドット・クロック発生器２８は、垂直同期
信号、水平同期信号等から５０〜８０ＭＨｚの範囲で可
変可能なドット・クロックを生成するものである。ドッ
ト・クロックはさきに述べたように、ドットすなわちピ
クセルごとにデジタル・ビデオ信号を生成するために用
いるものである。
信号、水平同期信号等から５０〜８０ＭＨｚの範囲で可
変可能なドット・クロックを生成するものである。ドッ
ト・クロックはさきに述べたように、ドットすなわちピ
クセルごとにデジタル・ビデオ信号を生成するために用
いるものである。
【００１０】ドット・クロック発生器２８は、基準電圧
発生器２９および基準クロック用電圧制御発振器３０を
有している。この電圧制御発振器３０は、セラミック共
振器を具備し、基準電圧発生器３０からの基準電圧に基
づいて中心周波数が２ＭＨｚの基準クロックを発生する
この基準クロックは内部ＰＬＬ回路３１に供給され、内
部ＰＬＬ回路３１はプログラム分周器３２の分周率に応
じてたとえば５０〜８０ＭＨｚのドット・クロックを生
成するようになっている。
発生器２９および基準クロック用電圧制御発振器３０を
有している。この電圧制御発振器３０は、セラミック共
振器を具備し、基準電圧発生器３０からの基準電圧に基
づいて中心周波数が２ＭＨｚの基準クロックを発生する
この基準クロックは内部ＰＬＬ回路３１に供給され、内
部ＰＬＬ回路３１はプログラム分周器３２の分周率に応
じてたとえば５０〜８０ＭＨｚのドット・クロックを生
成するようになっている。
【００１１】このドット・クロックはＬＣＤコントロー
ラ２６に供給されるとともに、水平同期信号発生器３３
に供給され、水平同期信号発生器３３はドット・クロッ
クの周波数に応じてドット・クロックを計数し、水平同
期信号を発生する。ここで生成された水平同期信号は水
平同期信号比較器３４に供給される。この比較器３４に
は、水平同期信号スキュー発生器３５を介して端子２２
からの水平同期信号が供給され、両者の位相を比較する
ようになっている。位相誤差信号は電圧制御発振器３０
および基準電圧修正器３６に供給される。電圧制御発振
器３０は水平周期で誤差信号を受け取って、基準クロッ
クの位相が水平同期信号に揃うようにする。また基準電
圧修正器３６は垂直周期で誤差信号を受け取って基準電
圧発生器２９自体を制御し、垂直周期で基準クロックが
実際の水平同期信号と整合するようにしている。
ラ２６に供給されるとともに、水平同期信号発生器３３
に供給され、水平同期信号発生器３３はドット・クロッ
クの周波数に応じてドット・クロックを計数し、水平同
期信号を発生する。ここで生成された水平同期信号は水
平同期信号比較器３４に供給される。この比較器３４に
は、水平同期信号スキュー発生器３５を介して端子２２
からの水平同期信号が供給され、両者の位相を比較する
ようになっている。位相誤差信号は電圧制御発振器３０
および基準電圧修正器３６に供給される。電圧制御発振
器３０は水平周期で誤差信号を受け取って、基準クロッ
クの位相が水平同期信号に揃うようにする。また基準電
圧修正器３６は垂直周期で誤差信号を受け取って基準電
圧発生器２９自体を制御し、垂直周期で基準クロックが
実際の水平同期信号と整合するようにしている。
【００１２】図４は図３の実施例の要部をより具体的に
示すものである。この図において図４と対応する箇所に
は対応する符号を付した。図４に示すように基準電圧発
生器２９はラッチ型のデジタル・アナログ変換器（ＤＡ
Ｃ）で構成され、抵抗を介して電圧制御発振器３０に基
準電圧を供給している。基準電圧修正器３６は、垂直周
期で、水平同期信号比較器３４からの正負の誤差信号に
応じて所定数たとえば１だけＤＡＣのラッチ・データを
増分または減分し、基準電圧の補正を行う。またこの正
負の誤差信号は水平周期でそれぞれ抵抗およびコンデン
サの直列回路４１、４２を介して基準電圧に加算され、
この結果電圧制御発振器３０の位相が水平信号に揃うよ
うにされる。
示すものである。この図において図４と対応する箇所に
は対応する符号を付した。図４に示すように基準電圧発
生器２９はラッチ型のデジタル・アナログ変換器（ＤＡ
Ｃ）で構成され、抵抗を介して電圧制御発振器３０に基
準電圧を供給している。基準電圧修正器３６は、垂直周
期で、水平同期信号比較器３４からの正負の誤差信号に
応じて所定数たとえば１だけＤＡＣのラッチ・データを
増分または減分し、基準電圧の補正を行う。またこの正
負の誤差信号は水平周期でそれぞれ抵抗およびコンデン
サの直列回路４１、４２を介して基準電圧に加算され、
この結果電圧制御発振器３０の位相が水平信号に揃うよ
うにされる。
【００１３】また内部ＰＬＬ３１は１／８分周器３７
と、位相比較器３８と、ローパス・フィルタ３９と、電
圧制御発振器４０とからなっている。分周器３７からの
約２５０ＫＨｚの信号はプログラム分周器３２からの信
号と位相比較器３８で比較され、約２５０ＫＨＺの間隔
でドット・クロックの周波数なし位相の補正が行われ
る。
と、位相比較器３８と、ローパス・フィルタ３９と、電
圧制御発振器４０とからなっている。分周器３７からの
約２５０ＫＨｚの信号はプログラム分周器３２からの信
号と位相比較器３８で比較され、約２５０ＫＨＺの間隔
でドット・クロックの周波数なし位相の補正が行われ
る。
【００１４】この構成によれば、垂直周期で基準電圧を
設定しているので、水平同期信号のジッター等があって
も基準クロックを安定させることができる。また基準ク
ロックの周波数を広い範囲で可変させる必要がなく、共
振器を用いた電圧制御発振器３０を用いることができる
ので、発振を安定化させることができる。
設定しているので、水平同期信号のジッター等があって
も基準クロックを安定させることができる。また基準ク
ロックの周波数を広い範囲で可変させる必要がなく、共
振器を用いた電圧制御発振器３０を用いることができる
ので、発振を安定化させることができる。
【００１５】また水平周期で水平同期信号とドット・ク
ロック（ドット・クロックから生成した水平同期信号）
との位相誤差に応じて、電圧制御発振器３０の入力電圧
を微調整しているので、垂直同期信号に正確にロックし
たドット・クロックを得ることができる。
ロック（ドット・クロックから生成した水平同期信号）
との位相誤差に応じて、電圧制御発振器３０の入力電圧
を微調整しているので、垂直同期信号に正確にロックし
たドット・クロックを得ることができる。
【００１６】さらに内部ＰＬＬ３１は安定した基準電圧
を分周するだけであり、この内部ＰＬＬ３１に加わる外
乱によるドット・クロックのスキューは極めて小さいも
のとなる。とくに内部ＰＬＬ３１の位相比較器３８の比
較周期（たとえば図４では２５０ＫＨｚ）が短いので、
この短い周期でドット・クロックのスキューを補正で
き、スキューが小さくて済むだけでなく、長い期間（従
来のように水平周期で位相誤差を補正する場合には水平
周期）スキューが累積するという問題も解決される。さ
らにＰＬＬのフィードバックによる補正には、数回分の
誤差検出が必要であるが、この例では１／２５０ＫＨｚ
（４マイクロ秒）の２〜３倍の期間で補正が終わり、水
平周期（３１．５マイクロ秒）の２〜３倍に比べて極め
て高速に補正が行える。
を分周するだけであり、この内部ＰＬＬ３１に加わる外
乱によるドット・クロックのスキューは極めて小さいも
のとなる。とくに内部ＰＬＬ３１の位相比較器３８の比
較周期（たとえば図４では２５０ＫＨｚ）が短いので、
この短い周期でドット・クロックのスキューを補正で
き、スキューが小さくて済むだけでなく、長い期間（従
来のように水平周期で位相誤差を補正する場合には水平
周期）スキューが累積するという問題も解決される。さ
らにＰＬＬのフィードバックによる補正には、数回分の
誤差検出が必要であるが、この例では１／２５０ＫＨｚ
（４マイクロ秒）の２〜３倍の期間で補正が終わり、水
平周期（３１．５マイクロ秒）の２〜３倍に比べて極め
て高速に補正が行える。
【００１７】
【発明の効果】］以上説明したように、この発明によれ
ば、画面の乱れの原因となるドット・クロックのスキュ
ーを小さくすることができる。
ば、画面の乱れの原因となるドット・クロックのスキュ
ーを小さくすることができる。
【図１】 従来例を説明するブロック図である。
【図２】 従来例の問題点を説明する波形図である。
【図３】 この発明の実施例を示すブロック図である。
【図４】 図３の実施例の具体的な構成を示すブロック
図である。
図である。
２６・・・ＬＣＤコントローラ ２７・・・ＬＣＤモジュール ２８・・・ドット・クロック発生器 ２９・・・基準電圧発生器 ３０・・・電圧制御発振器 ３１・・・内部ＰＬＬ ３２・・・プログラム分周器 ３３・・・水平同期信号発生器 ３４・・・水平同期信号比較器 ３６・・・基準電圧修正器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 西野 浩造 滋賀県野洲郡野洲町大字市三宅800番地 日本アイ・ビー・エム株式会社 野洲事業 所内 (72)発明者 石井 浩二 滋賀県野洲郡野洲町大字市三宅800番地 日本アイ・ビー・エム株式会社 野洲事業 所内
Claims (6)
- 【請求項１】 ラッチ型のデジタル・アナログ変換器か
らなる基準電圧発生手段と、 上記基準電圧発生手段からの基準電圧に基づいて発振し
て基準クロックを生成する電圧制御発振手段と、 上記基準クロックに基づいてドット・クロックを生成す
るフェイズ・ロックド・ループ回路手段と、 上記ドット・クロックから水平周期の信号を生成する手
段と、 外部から水平周期の信号を受け取る手段と、 上記ドット・クロックから生成された水平周期の信号
と、上記外部から受け取った水平周期の信号との間の位
相誤差を検出する手段と、 上記位相誤差に応じて、上記水平周期より長い第１の周
期で上記アナログ・デジタル変換器のラッチ・データを
加減する手段と、 上記位相誤差に応じて、上記第１の周期より短い第２の
周期で、上記電圧制御発振器に入力される上記基準電圧
を調整する手段とを有することを特徴とする液晶表示装
置用のドット・クロック生成装置。 - 【請求項２】 上記電圧制御発生手段が共振器を具備す
る請求項１記載の液晶表示装置用のドット・クロック生
成装置。 - 【請求項３】 上記第１の周期を垂直周期とした請求項
１または２記載の液晶表示装置用のドット・クロック生
成装置。 - 【請求項４】 上記第２の周期を水平周期とした請求項
１、２または３記載の液晶表示装置用のドット・クロッ
ク生成装置。 - 【請求項５】 上記フェイズ・ロックド・ループ回路手
段の位相比較器の基準入力には上記基準クロックに基づ
いて生成された水平周期より周期の短い信号が入力され
る請求項１、２、３、または４記載の液晶表示装置用の
ドット・クロック生成装置。 - 【請求項６】 液晶表示素子と、 アナログ・ビデオ信号および同期信号に基づいてデジタ
ル・ビデオ信号を生成し上記液晶表示素子にこのデジタ
ル・ビデオ信号を供給する表示制御手段と、 ラッチ型のデジタル・アナログ変換器からなる基準電圧
発生手段と、 上記基準電圧発生手段からの基準電圧に基づいて発振し
て基準クロックを生成する電圧制御発振手段と、 上記基準クロックに基づいてドット・クロックを生成す
るフェイズ・ロックド・ループ回路手段と、 上記ドット・クロックから水平周期の信号を生成する手
段と、 上記同期信号に基づいた水平周期の信号を受け取る手段
と、 上記ドット・クロックから生成された水平周期の信号
と、上記同期信号に基づいた水平周期の信号との間の位
相誤差を検出する手段と、 上記位相誤差に応じて、上記水平周期より長い第１の周
期で上記アナログ・デジタル変換器のラッチ・データを
加減する手段と、 上記位相誤差に応じて、上記第１の周期より短い第２の
周期で、上記電圧制御発振器に入力される上記基準電圧
を調整する手段と、 上記ドット・クロックを上記表示制御手段に供給する手
段とを有することを特徴とする液晶表示装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5245098A JP2537013B2 (ja) | 1993-09-30 | 1993-09-30 | 液晶表示装置用のドット・クロック生成装置 |
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| US08/316,310 US5479073A (en) | 1993-09-30 | 1994-09-30 | Dot clock generator for liquid crystal display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5245098A JP2537013B2 (ja) | 1993-09-30 | 1993-09-30 | 液晶表示装置用のドット・クロック生成装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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| JP2537013B2 JP2537013B2 (ja) | 1996-09-25 |
Family
ID=17128584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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Country Status (3)
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- 1994-09-30 US US08/316,310 patent/US5479073A/en not_active Expired - Lifetime
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Also Published As
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| JP2537013B2 (ja) | 1996-09-25 |
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