JP3307750B2 - 表示制御装置 - Google Patents
表示制御装置Info
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Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/003—Details of a display terminal, the details relating to the control arrangement of the display terminal and to the interfaces thereto
- G09G5/006—Details of the interface to the display terminal
- G09G5/008—Clock recovery
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/363—Graphics controllers
- G09G5/366—Graphics controllers with conversion of CRT control signals to flat panel control signals, e.g. adapting the palette memory
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- Computer Hardware Design (AREA)
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- Theoretical Computer Science (AREA)
- Computer Graphics (AREA)
- Controls And Circuits For Display Device (AREA)
- Synchronizing For Television (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【産業上の利用分野】本発明は表示制御装置に関し、特
に基準信号の周波数を基に逓倍の周波数の信号を発生し
て表示を行う表示制御装置に関するものである。
に基準信号の周波数を基に逓倍の周波数の信号を発生し
て表示を行う表示制御装置に関するものである。
【０００２】
【従来の技術】従来、ある基準信号となる周波数から逓
倍の周波数を生成する回路として、基準信号と出力信号
の周波数並びに位相差とを比較し、入力信号とＶＣＯ
（電圧制御発振器）とがＶＣＯの自由発振周波数と入力
周波数の差に比例した位相差を保つように制御するＰＬ
Ｌ（Phase Locked Loop ）回路と呼ばれる発振回路が知
られている。このＰＬＬ回路には、ＶＣＯの出力信号を
所定の分周値（プリセット値）で分周し、その後、基準
信号と比較するようにしている。例えば、表示装置で
は、水平同期信号を基準信号とし、その基準信号の周波
数を逓倍してビデオ信号の同期クロックを発生させるた
めにこのようなＰＬＬ回路を使用している。
倍の周波数を生成する回路として、基準信号と出力信号
の周波数並びに位相差とを比較し、入力信号とＶＣＯ
（電圧制御発振器）とがＶＣＯの自由発振周波数と入力
周波数の差に比例した位相差を保つように制御するＰＬ
Ｌ（Phase Locked Loop ）回路と呼ばれる発振回路が知
られている。このＰＬＬ回路には、ＶＣＯの出力信号を
所定の分周値（プリセット値）で分周し、その後、基準
信号と比較するようにしている。例えば、表示装置で
は、水平同期信号を基準信号とし、その基準信号の周波
数を逓倍してビデオ信号の同期クロックを発生させるた
めにこのようなＰＬＬ回路を使用している。
【０００３】
【発明が解決しようとする課題】しかしながら、基準信
号である水平同期信号が、例えば垂直同期信号がオフの
期間に表示動作時の周波数とは異なる周波数で出力され
る表示装置がある。このような場合、従来のＰＬＬ回路
では１つの値しかプリセットできないため、ＰＬＬ回路
が正常に動作せず、ジッタの増大またはＰＬＬ自身がロ
ックできなくなるという問題があった。
号である水平同期信号が、例えば垂直同期信号がオフの
期間に表示動作時の周波数とは異なる周波数で出力され
る表示装置がある。このような場合、従来のＰＬＬ回路
では１つの値しかプリセットできないため、ＰＬＬ回路
が正常に動作せず、ジッタの増大またはＰＬＬ自身がロ
ックできなくなるという問題があった。
【０００４】本発明は上記従来例に鑑みてなされたもの
で、第１の同期信号が複数の周波数で出力される場合で
あっても、その周波数の変動に対応して安定した表示用
クロックを発生できる表示制御装置を提供することを目
的とする。
で、第１の同期信号が複数の周波数で出力される場合で
あっても、その周波数の変動に対応して安定した表示用
クロックを発生できる表示制御装置を提供することを目
的とする。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に本発明の表示制御装置は以下のような構成を備える。
即ち、第１の同期信号から映像信号に対応した表示用ク
ロック信号を生成する表示制御装置であって、周波数が
周期的に第１の周波数と第２の周波数とに変わる第１の
同期信号と、周期的に第１の状態と第２の状態とに変わ
る第２の同期信号とを受信する受信手段と、 前記第１の
周波数に対応した第１の分周値と、前記第２の周波数に
対応した第２の分周値とを記憶する記憶手段と、前記受
信した第２の同期信号が前記第１の状態の場合に前記第
１の分周値を選択し、前記第２の同期信号が前記第２の
状態の場合に前記第２の分周値を選択する選択手段と、
前記選択手段により選択された前記第１の分周値又は前
記第２の分周値に基づいて表示用クロックを分周する分
周手段と、前記分周手段により分周された信号と前記受
信された第１の同期信号とを比較して比較結果を示す信
号を出力する比較手段と、前記第２の同期信号が前記第
１の状態のときは前記比較手段から出力される前記信号
を出力し、前記第２の同期信号が前記第２の状態のとき
は前記第１の状態から前記第２の状態に変わる直前の前
記比較手段から出力された信号のレベルを保持する遮断
手段と、前記遮断手段から出力される信号に基づいて表
示用クロック信号を生成する生成手段と、を有すること
を特徴とする。
に本発明の表示制御装置は以下のような構成を備える。
即ち、第１の同期信号から映像信号に対応した表示用ク
ロック信号を生成する表示制御装置であって、周波数が
周期的に第１の周波数と第２の周波数とに変わる第１の
同期信号と、周期的に第１の状態と第２の状態とに変わ
る第２の同期信号とを受信する受信手段と、 前記第１の
周波数に対応した第１の分周値と、前記第２の周波数に
対応した第２の分周値とを記憶する記憶手段と、前記受
信した第２の同期信号が前記第１の状態の場合に前記第
１の分周値を選択し、前記第２の同期信号が前記第２の
状態の場合に前記第２の分周値を選択する選択手段と、
前記選択手段により選択された前記第１の分周値又は前
記第２の分周値に基づいて表示用クロックを分周する分
周手段と、前記分周手段により分周された信号と前記受
信された第１の同期信号とを比較して比較結果を示す信
号を出力する比較手段と、前記第２の同期信号が前記第
１の状態のときは前記比較手段から出力される前記信号
を出力し、前記第２の同期信号が前記第２の状態のとき
は前記第１の状態から前記第２の状態に変わる直前の前
記比較手段から出力された信号のレベルを保持する遮断
手段と、前記遮断手段から出力される信号に基づいて表
示用クロック信号を生成する生成手段と、を有すること
を特徴とする。
【０００６】
【０００７】
【実施例】以下、添付図面を参照して本発明の好適な実
施例を詳細に説明する。
施例を詳細に説明する。
【０００８】図１は、本実施例の表示制御装置を有する
情報処理システムの構成例を示すブロック図である。
情報処理システムの構成例を示すブロック図である。
【０００９】図１において、１は本実施例の表示制御装
置である。２は表示制御装置１への情報供給源である、
例えば、パソコン、ワークステーション等のコンピュー
タ機器である。３は表示パネルユニットで、表示制御装
置１の制御の下に画像情報を表示する。尚、図示してい
ないが、この表示パネルユニット３には、表示パネルを
駆動する駆動回路、駆動パネルにとって最適な状態で駆
動制御するための制御回路、パネル用バックライト、電
源等が含まれている。４はＣＲＴ信号受信部で、コンピ
ュータ機器２から出力されるＣＲＴ表示用信号（画像信
号や同期信号等）を受信し、次段の各部に適した信号に
変換している。
置である。２は表示制御装置１への情報供給源である、
例えば、パソコン、ワークステーション等のコンピュー
タ機器である。３は表示パネルユニットで、表示制御装
置１の制御の下に画像情報を表示する。尚、図示してい
ないが、この表示パネルユニット３には、表示パネルを
駆動する駆動回路、駆動パネルにとって最適な状態で駆
動制御するための制御回路、パネル用バックライト、電
源等が含まれている。４はＣＲＴ信号受信部で、コンピ
ュータ機器２から出力されるＣＲＴ表示用信号（画像信
号や同期信号等）を受信し、次段の各部に適した信号に
変換している。
【００１０】一般的なコンピュータ機器よりのＣＲＴ信
号はアナログビデオ信号であるため、ＣＲＴ信号受信部
４の内部には、Ａ／Ｄ変換部４０と、Ａ／Ｄ変換のため
のサンプリングクロックを発生するためのＰＬＬ回路４
１及び同期信号受信部４２等が含まれている。５は２値
又は多値化疑似中間調処理部であり、ＣＲＴ信号受信部
４のＡ／Ｄ変換部４０によりデジタル信号に変換された
画像情報を、２値または多値化するための疑似中間調処
理を行っている。ここで、２値及び多値化疑似中間調の
処理方法としては、以下の様なものを用いる。 ＜誤差拡散法＞注目画素の周辺画素（注目画素を処理す
る以前の画素）を２値又は多値化した時に生じる２値ま
たは多値化誤差に重み付けを行った後、その値を注目画
素に加えて一定閾値にて２値化処理する方法である。 ＜平均濃度保存法＞前述の誤差拡散法おいて、２値化閾
値を一定にするのではなく、注目画素近傍の既に２値化
されたデータから得られる重み付き平均値によって閾値
を決め、画素の状態により閾値を可変する方法である。
号はアナログビデオ信号であるため、ＣＲＴ信号受信部
４の内部には、Ａ／Ｄ変換部４０と、Ａ／Ｄ変換のため
のサンプリングクロックを発生するためのＰＬＬ回路４
１及び同期信号受信部４２等が含まれている。５は２値
又は多値化疑似中間調処理部であり、ＣＲＴ信号受信部
４のＡ／Ｄ変換部４０によりデジタル信号に変換された
画像情報を、２値または多値化するための疑似中間調処
理を行っている。ここで、２値及び多値化疑似中間調の
処理方法としては、以下の様なものを用いる。 ＜誤差拡散法＞注目画素の周辺画素（注目画素を処理す
る以前の画素）を２値又は多値化した時に生じる２値ま
たは多値化誤差に重み付けを行った後、その値を注目画
素に加えて一定閾値にて２値化処理する方法である。 ＜平均濃度保存法＞前述の誤差拡散法おいて、２値化閾
値を一定にするのではなく、注目画素近傍の既に２値化
されたデータから得られる重み付き平均値によって閾値
を決め、画素の状態により閾値を可変する方法である。
【００１１】これらの少なくとも１つの方法を用いて疑
似中間調処理を行うことができる。また、上記複数の方
法を実行する手段を備え、例えばユーザの選択などによ
り切り換えられるようにしてもよい。
似中間調処理を行うことができる。また、上記複数の方
法を実行する手段を備え、例えばユーザの選択などによ
り切り換えられるようにしてもよい。
【００１２】６は像域分離部（単純２値化処理を含む）
で、ＣＲＴ信号受信部４から送られてくる画像情報の中
から、文字や細線等の２値化中間調処理を行わないほう
が良いものを分離する。また、２値化中間調処理を行わ
ない場合に、単純２値化処理を行う処理部を含んでい
る。像域分離部６で行われる像域分離の方法の例を以下
に示す。 ＜輝度判別分離方法＞輝度信号を分離する手段として、
ＣＲＴ画像信号の輝度値の大きさにより分離する方法で
ある。一般に、コンピュータ機器等で表示される文字や
細線等は、重要な画像情報であるため、その輝度は比較
的に高くなっている。そこで、ＣＲＴ画像信号の中から
輝度の高いものを識別し、その中から輝度信号を分離す
る方法である。
で、ＣＲＴ信号受信部４から送られてくる画像情報の中
から、文字や細線等の２値化中間調処理を行わないほう
が良いものを分離する。また、２値化中間調処理を行わ
ない場合に、単純２値化処理を行う処理部を含んでい
る。像域分離部６で行われる像域分離の方法の例を以下
に示す。 ＜輝度判別分離方法＞輝度信号を分離する手段として、
ＣＲＴ画像信号の輝度値の大きさにより分離する方法で
ある。一般に、コンピュータ機器等で表示される文字や
細線等は、重要な画像情報であるため、その輝度は比較
的に高くなっている。そこで、ＣＲＴ画像信号の中から
輝度の高いものを識別し、その中から輝度信号を分離す
る方法である。
【００１３】７は合成部（切り替え優先付き）で、２値
または多値化のための疑似中間調処理部５で得られたデ
ータと、像域分離部６で得られた単純２値化データとを
重ね合わせる部分である。像域分離部６で判別した部分
の画像情報は優先的に単純２値化を行う。また、ユーザ
によりこの優先機能の実施を切り替えることができる。
または多値化のための疑似中間調処理部５で得られたデ
ータと、像域分離部６で得られた単純２値化データとを
重ね合わせる部分である。像域分離部６で判別した部分
の画像情報は優先的に単純２値化を行う。また、ユーザ
によりこの優先機能の実施を切り替えることができる。
【００１４】８は圧縮部で、合成部７で２値化疑似中間
調処理された２値データをフレームメモリ１１に蓄える
際に、その２値データを圧縮してデータ量を少なくし、
フレームメモリ１１の容量の増大を抑えている。９は伸
長部であり、フレームメモリ１１に格納された１フレー
ム分の２値データを伸長している。１０は部分書込み制
御部で、表示パネルユニット３に表示されている画像デ
ータのフレーム内で変更された部分を検出し、変更され
た部分のデータを優先的に表示パネルユニット３に出力
する。この機能により変更された画像データ部分を優先
的に描画して表示することができる。１１はフレームメ
モリで、表示パネルユニット３に表示される画像データ
を記憶している。１７は制御部で、表示制御装置１を構
成する各部の動作を制御しており、他の各部との接続は
省略してある。この制御部１７には、ＣＰＵ１７０、Ｃ
ＰＵ１７０の制御プログラムや各種データを記憶してい
るＲＯＭ１７１、及びＣＰＵ１７０のワークエリアとし
て使用されるＲＡＭ１７２を含んでいる。１８は操作パ
ネルで、各種キーボードやポインティングデバイス等を
含み、ユーザによる操作に基づいて、対応する制御デー
タやコマンド等を入力している。
調処理された２値データをフレームメモリ１１に蓄える
際に、その２値データを圧縮してデータ量を少なくし、
フレームメモリ１１の容量の増大を抑えている。９は伸
長部であり、フレームメモリ１１に格納された１フレー
ム分の２値データを伸長している。１０は部分書込み制
御部で、表示パネルユニット３に表示されている画像デ
ータのフレーム内で変更された部分を検出し、変更され
た部分のデータを優先的に表示パネルユニット３に出力
する。この機能により変更された画像データ部分を優先
的に描画して表示することができる。１１はフレームメ
モリで、表示パネルユニット３に表示される画像データ
を記憶している。１７は制御部で、表示制御装置１を構
成する各部の動作を制御しており、他の各部との接続は
省略してある。この制御部１７には、ＣＰＵ１７０、Ｃ
ＰＵ１７０の制御プログラムや各種データを記憶してい
るＲＯＭ１７１、及びＣＰＵ１７０のワークエリアとし
て使用されるＲＡＭ１７２を含んでいる。１８は操作パ
ネルで、各種キーボードやポインティングデバイス等を
含み、ユーザによる操作に基づいて、対応する制御デー
タやコマンド等を入力している。
【００１５】次に、コンピュータ機器２の構成を説明す
る。
る。
【００１６】１２はコンピュータ機器２を制御するＣＰ
Ｕ、１３はＣＰＵ１２の制御プログラムや各種データが
格納されたシステムメモリであり、更にＣＰＵ１２のワ
ーク領域としても使用され、各種データを一時的に保存
している。１４はコンピュータ機器２で処理される画像
情報が格納されたフレームメモリ、１５はフレームメモ
リ１４に格納された画像情報の表示制御装置１への送信
を制御するＣＲＴコントローラ、１６はフレームメモリ
１４に格納された画像情報をＣＲＴ信号に変換（アナロ
グ信号、色変換を含む）するＣＲＴインターフェース部
である。
Ｕ、１３はＣＰＵ１２の制御プログラムや各種データが
格納されたシステムメモリであり、更にＣＰＵ１２のワ
ーク領域としても使用され、各種データを一時的に保存
している。１４はコンピュータ機器２で処理される画像
情報が格納されたフレームメモリ、１５はフレームメモ
リ１４に格納された画像情報の表示制御装置１への送信
を制御するＣＲＴコントローラ、１６はフレームメモリ
１４に格納された画像情報をＣＲＴ信号に変換（アナロ
グ信号、色変換を含む）するＣＲＴインターフェース部
である。
【００１７】以上の構成に基づく、図１に示された各部
の動作を説明する。
の動作を説明する。
【００１８】まず、画像情報源であるコンピュータ機器
２は、フレームメモリ１４に蓄えられた画像情報を、Ｃ
ＲＴＣ１５の制御の下にＣＲＴインターフェース部１６
を介してＣＲＴ信号として出力する。このＣＲＴ信号
は、ビデオ信号（例えば、カラー信号の場合はＲ，Ｇ，
Ｂの３系統アナログ信号、モノクロ表示の場合は１系統
アナログ信号）と同期信号（ビデオ信号を１ラインまた
はフレームごとに区切るための信号でそれぞれ水平同期
信号、垂直同期信号を含む）に分けられる。
２は、フレームメモリ１４に蓄えられた画像情報を、Ｃ
ＲＴＣ１５の制御の下にＣＲＴインターフェース部１６
を介してＣＲＴ信号として出力する。このＣＲＴ信号
は、ビデオ信号（例えば、カラー信号の場合はＲ，Ｇ，
Ｂの３系統アナログ信号、モノクロ表示の場合は１系統
アナログ信号）と同期信号（ビデオ信号を１ラインまた
はフレームごとに区切るための信号でそれぞれ水平同期
信号、垂直同期信号を含む）に分けられる。
【００１９】このＣＲＴ信号は、表示制御装置１のＣＲ
Ｔ信号受信部４に入力され、ビデオ信号はＡ／Ｄ変換さ
れてデジタル信号（複数ビットからなる）に変換され
る。この時のサンプリング・クロックは、ＰＬＬ回路４
１で、コンピュータ機器２より送られてくる水平同期信
号を逓倍して作成される。こうしてデジタル化されたビ
デオ信号は、２値又は多値化疑似中間調処理部５に入力
されて、２値または多値データに変換される。この時の
変換手順では、コンピュータ機器２より送られてきたＣ
ＲＴ信号を随時変換するため、ノンインタレースで変換
することになり、疑似中間調処理のための誤差の配分や
閾値の算出を原理通りに行うことが可能となる。これに
より、中間調処理された画像データの再現性は高くな
る。
Ｔ信号受信部４に入力され、ビデオ信号はＡ／Ｄ変換さ
れてデジタル信号（複数ビットからなる）に変換され
る。この時のサンプリング・クロックは、ＰＬＬ回路４
１で、コンピュータ機器２より送られてくる水平同期信
号を逓倍して作成される。こうしてデジタル化されたビ
デオ信号は、２値又は多値化疑似中間調処理部５に入力
されて、２値または多値データに変換される。この時の
変換手順では、コンピュータ機器２より送られてきたＣ
ＲＴ信号を随時変換するため、ノンインタレースで変換
することになり、疑似中間調処理のための誤差の配分や
閾値の算出を原理通りに行うことが可能となる。これに
より、中間調処理された画像データの再現性は高くな
る。
【００２０】一方、ＣＲＴ信号受信部４からのデジタル
信号（画像情報）は、同時に像域分離部６入力され、上
述の様に文字や細線のように疑似中間調処理に適さない
信号成分が識別され、その部分のみが単純２値化または
単純多値化を行って出力される。２値又は多値化疑似中
間調処理部５と像域分離部６で得られた２値または多値
信号を、合成部７において適宜に切り換えて圧縮部８に
出力する。この切り換えは、像域分離部６で得られた単
純２値または単純多値信号を優先して出力するように行
われる。尚、この合成部７における切り換えの優先度
は、ユーザにより操作パネル１８を使用して入力される
コマンド等に基づいて表示制御装置１自体で行っても良
く、或いはコンピュータ機器２からの命令により強制的
に行っても良い。このような優先処理は、例えば文字や
細線を優先して表示させたい場合や、写真等の自然画像
を優先して表示させたい場合に特に有効である。
信号（画像情報）は、同時に像域分離部６入力され、上
述の様に文字や細線のように疑似中間調処理に適さない
信号成分が識別され、その部分のみが単純２値化または
単純多値化を行って出力される。２値又は多値化疑似中
間調処理部５と像域分離部６で得られた２値または多値
信号を、合成部７において適宜に切り換えて圧縮部８に
出力する。この切り換えは、像域分離部６で得られた単
純２値または単純多値信号を優先して出力するように行
われる。尚、この合成部７における切り換えの優先度
は、ユーザにより操作パネル１８を使用して入力される
コマンド等に基づいて表示制御装置１自体で行っても良
く、或いはコンピュータ機器２からの命令により強制的
に行っても良い。このような優先処理は、例えば文字や
細線を優先して表示させたい場合や、写真等の自然画像
を優先して表示させたい場合に特に有効である。
【００２１】圧縮部８は、合成部７からの信号を圧縮し
てフレームメモリ１１に出力しており、この圧縮方法と
しては、部分書込み制御部１０による部分書込み制御が
ライン単位の制御であるため、ライン単位の圧縮方法が
望ましい。こうして圧縮部８で圧縮された信号は、同時
に部分書込み制御部１０にも送られる。部分書込み制御
部１０では、少なくとも１フレーム前の圧縮された信号
をフレームメモリ１１から読出し、今回圧縮部８から送
られた信号と比較する。そして部分書込み制御部１０
は、これら前回と今回の画像信号とで違いが検出された
画素のラインを検出し、そのライン信号とライン情報
（ライン画像圧縮信号）とを優先的にフレームメモリ１
１より伸長部９に出力するように制御している。こうし
て伸長部９に送られた圧縮画像信号が伸長部９で復調
（伸長）されて表示パネルユニット３に出力される。そ
して表示パネルユニット３は、表示制御装置１からのラ
イン単位の画像信号を受取り、そのライン画像情報とラ
イン信号とに応じて画像情報を表示する。
てフレームメモリ１１に出力しており、この圧縮方法と
しては、部分書込み制御部１０による部分書込み制御が
ライン単位の制御であるため、ライン単位の圧縮方法が
望ましい。こうして圧縮部８で圧縮された信号は、同時
に部分書込み制御部１０にも送られる。部分書込み制御
部１０では、少なくとも１フレーム前の圧縮された信号
をフレームメモリ１１から読出し、今回圧縮部８から送
られた信号と比較する。そして部分書込み制御部１０
は、これら前回と今回の画像信号とで違いが検出された
画素のラインを検出し、そのライン信号とライン情報
（ライン画像圧縮信号）とを優先的にフレームメモリ１
１より伸長部９に出力するように制御している。こうし
て伸長部９に送られた圧縮画像信号が伸長部９で復調
（伸長）されて表示パネルユニット３に出力される。そ
して表示パネルユニット３は、表示制御装置１からのラ
イン単位の画像信号を受取り、そのライン画像情報とラ
イン信号とに応じて画像情報を表示する。
【００２２】いま、表示パネルユニット３における描画
スピードが、表示制御装置１より入力されるビデオ信号
の入力転送スピードより遅い場合、入力されるビデオ信
号の全てに対して２値または多値化のために疑似中間調
処理を行うと、２値または多値化された信号を全て表示
できなくなる。これでは疑似中間調処理部５が無駄な処
理を行っていることになるため、表示パネルユニット３
の描画スピードに応じて入力ビデオ信号をフレーム単位
で間引いて入力する。
スピードが、表示制御装置１より入力されるビデオ信号
の入力転送スピードより遅い場合、入力されるビデオ信
号の全てに対して２値または多値化のために疑似中間調
処理を行うと、２値または多値化された信号を全て表示
できなくなる。これでは疑似中間調処理部５が無駄な処
理を行っていることになるため、表示パネルユニット３
の描画スピードに応じて入力ビデオ信号をフレーム単位
で間引いて入力する。
【００２３】これにより、２値または多値化のために疑
似中間調処理を行う時間を、フレームを間引いた分の時
間だけ増やしても良くなるため、この疑似中間調処理の
処理速度を、より低下しても良いことになる。従って、
２値または多値化のための疑似中間調処理部５を、例え
ばＩＣ化したい場合等であっても、その動作速度が極め
て高速であることが要求されないため、高速動作が可能
な回路に起因する発熱や誤動作の発生を防止できる。
似中間調処理を行う時間を、フレームを間引いた分の時
間だけ増やしても良くなるため、この疑似中間調処理の
処理速度を、より低下しても良いことになる。従って、
２値または多値化のための疑似中間調処理部５を、例え
ばＩＣ化したい場合等であっても、その動作速度が極め
て高速であることが要求されないため、高速動作が可能
な回路に起因する発熱や誤動作の発生を防止できる。
【００２４】次に図２を参照して、ＣＲＴ信号受信部４
のＰＬＬ回路４１の構成を説明する。
のＰＬＬ回路４１の構成を説明する。
【００２５】図２は本実施例のＣＲＴ信号受信部４に含
まれるＰＬＬ回路４１の構成を示すブロック図である。
まれるＰＬＬ回路４１の構成を示すブロック図である。
【００２６】まず、コンピュータ機器２より入力される
水平同期信号ＨＤは、位相比較器２１に入力される。こ
の位相比較器２１のもう一方の入力端子には信号ｆv が
入力されている。位相比較器２１は、これら２つの入力
信号（ＨＤ，ｆv ）の周波数ならびに位相差を検知し、
その誤差に比例した平均直流電圧を発生して低域フィル
タ（ＬＰＦ）２２に出力している。この誤差信号は低域
フィルタ２２を通して電圧制御発振器（VCO ）２３の制
御端子に加えられ、基準信号とＶＣＯの発振周波数並び
に位相差を低減する方向にＶＣＯ２３の周波数を変化さ
せている。電圧制御発振器（VCO ）２３は入力した直流
電圧に基づいて信号ｆOUT （画素同期信号：ドットクロ
ック信号）を生成する。この電圧制御発振器（VCO ）２
３から出力された信号ｆOUT は更に、分周器２４により
分周値レジスタ２５の値に基づいて分周され、信号ｆv
として再び位相比較器２１へ帰還されている。こうする
ことにより、基準信号（水平同期信号ＨＤ）に基づい
て、所望（分周値レジスタ２５の値に応じた）の逓倍の
周波数信号ｆOUT を電圧制御発振器（VCO ）２３から得
ることができる。
水平同期信号ＨＤは、位相比較器２１に入力される。こ
の位相比較器２１のもう一方の入力端子には信号ｆv が
入力されている。位相比較器２１は、これら２つの入力
信号（ＨＤ，ｆv ）の周波数ならびに位相差を検知し、
その誤差に比例した平均直流電圧を発生して低域フィル
タ（ＬＰＦ）２２に出力している。この誤差信号は低域
フィルタ２２を通して電圧制御発振器（VCO ）２３の制
御端子に加えられ、基準信号とＶＣＯの発振周波数並び
に位相差を低減する方向にＶＣＯ２３の周波数を変化さ
せている。電圧制御発振器（VCO ）２３は入力した直流
電圧に基づいて信号ｆOUT （画素同期信号：ドットクロ
ック信号）を生成する。この電圧制御発振器（VCO ）２
３から出力された信号ｆOUT は更に、分周器２４により
分周値レジスタ２５の値に基づいて分周され、信号ｆv
として再び位相比較器２１へ帰還されている。こうする
ことにより、基準信号（水平同期信号ＨＤ）に基づい
て、所望（分周値レジスタ２５の値に応じた）の逓倍の
周波数信号ｆOUT を電圧制御発振器（VCO ）２３から得
ることができる。
【００２７】尚、この分周値レジスタ２５の分周値は初
めに設定されているもので、この設定方法は、制御部１
７のＣＰＵ１７０により信号線２６を介して書き込まれ
る。この分周値レジスタ２５に書き込まれた分周値は信
号ｆv に基づき制御されるもので、信号ｆv が論理レベ
ル“０”になった時は、分周値レジスタ２５の中の分周
値を信号線２７を介して分周器２４へ再度書込む。この
分周器２４は電圧制御発振器２３の出力信号ｆOUT （水
平同期信号ＨＤの逓倍に相当）を所定の分周値で分周し
て信号ｆv を出力している。その後、位相比較器２１は
基準信号（水平同期信号ＨＤ）と位相信号ｆv の周波数
とを比較してロック(phased lock) をかけている。この
ようにすると、電圧制御発振器２３の出力信号ｆOUT の
周波数は、分周値レジスタ２５の値をＮとした場合、基
準信号（水平同期信号ＨＤ）の周波数のＮ倍の周波数で
ロックされることになる。 ［第２実施例］図３は本発明の第２実施例のＰＬＬ回路
４１の構成を示すブロック図で、ここでは垂直同期信号
ＶＤがロウレベルの間（ブランク期間）に水平同期信号
ＨＤが出力されており、かつその周期が短くなるような
場合に、位相比較器２１における位相ずれを防止するた
めに、垂直同期信号ＶＤのレベルに応じて分周値を切り
換えて、水平同期信号ＨＤの周波数の変化に対応しよう
とするものである。
めに設定されているもので、この設定方法は、制御部１
７のＣＰＵ１７０により信号線２６を介して書き込まれ
る。この分周値レジスタ２５に書き込まれた分周値は信
号ｆv に基づき制御されるもので、信号ｆv が論理レベ
ル“０”になった時は、分周値レジスタ２５の中の分周
値を信号線２７を介して分周器２４へ再度書込む。この
分周器２４は電圧制御発振器２３の出力信号ｆOUT （水
平同期信号ＨＤの逓倍に相当）を所定の分周値で分周し
て信号ｆv を出力している。その後、位相比較器２１は
基準信号（水平同期信号ＨＤ）と位相信号ｆv の周波数
とを比較してロック(phased lock) をかけている。この
ようにすると、電圧制御発振器２３の出力信号ｆOUT の
周波数は、分周値レジスタ２５の値をＮとした場合、基
準信号（水平同期信号ＨＤ）の周波数のＮ倍の周波数で
ロックされることになる。 ［第２実施例］図３は本発明の第２実施例のＰＬＬ回路
４１の構成を示すブロック図で、ここでは垂直同期信号
ＶＤがロウレベルの間（ブランク期間）に水平同期信号
ＨＤが出力されており、かつその周期が短くなるような
場合に、位相比較器２１における位相ずれを防止するた
めに、垂直同期信号ＶＤのレベルに応じて分周値を切り
換えて、水平同期信号ＨＤの周波数の変化に対応しよう
とするものである。
【００２８】図３において、電源投入時、制御部１７は
信号線３３，３４を介して、分周値レジスタ３１，３２
に分周値Ｔ１，Ｔ２をそれぞれ設定する。これらレジス
タ３１，３２の各出力信号線３５，３６はセレクタ２６
へ接続されている。このセレクタ２６は、制御信号（垂
直同期信号ＶＤ）に応じて信号線３５または３６上の信
号を選択して、信号線３７を介して分周器２４に出力す
るように動作する回路である。例えば、制御信号（垂直
同期信号ＶＤ）が論理“１”の時（表示時）は、分周値
レジスタ３１の分周値Ｔ１が信号線３５，セレクタ２６
を介して信号線３７へ出力され、分周器２４へセットさ
れる。また一方、制御信号（垂直同期信号ＶＤ）が論理
“０”である時（ブランク期間）は、分周値レジスタ３
２の分周値Ｔ２（Ｔ２＞Ｔ１）が選択されて信号線３７
を介して分周器２４へセットされる。
信号線３３，３４を介して、分周値レジスタ３１，３２
に分周値Ｔ１，Ｔ２をそれぞれ設定する。これらレジス
タ３１，３２の各出力信号線３５，３６はセレクタ２６
へ接続されている。このセレクタ２６は、制御信号（垂
直同期信号ＶＤ）に応じて信号線３５または３６上の信
号を選択して、信号線３７を介して分周器２４に出力す
るように動作する回路である。例えば、制御信号（垂直
同期信号ＶＤ）が論理“１”の時（表示時）は、分周値
レジスタ３１の分周値Ｔ１が信号線３５，セレクタ２６
を介して信号線３７へ出力され、分周器２４へセットさ
れる。また一方、制御信号（垂直同期信号ＶＤ）が論理
“０”である時（ブランク期間）は、分周値レジスタ３
２の分周値Ｔ２（Ｔ２＞Ｔ１）が選択されて信号線３７
を介して分周器２４へセットされる。
【００２９】この図３のＰＬＬ回路の動作は、前述の図
２の回路の動作と基本的に同じであるが、図３のＰＬＬ
回路では、２つの分周値（Ｔ１，Ｔ２）を記憶してお
き、これら２つの分周値を制御信号（垂直同期信号Ｖ
Ｄ）に応じて切り換えている。これと同時に、垂直同期
信号ＶＤが論理“０”の期間（ブランク期間）にのみア
ナログスイッチ２０をオフすることにより、位相比較器
２１の出力信号が後段の低域フィルタ２２へ伝送されな
いようにしている。こうすることによって、低域フィル
タ２２から電圧制御発振器(VCO) ２３へ送られる信号の
レベルは、アナログスイッチ２０が遮断される直前の信
号レベルを保持したものとなる（ホールド状態）。即
ち、ホールド状態であっても、システムへ供給されるク
ロック信号ｆOU T は、電圧制御発振器２３の入力が一定
であるため変動することなく、安定して供給される。
２の回路の動作と基本的に同じであるが、図３のＰＬＬ
回路では、２つの分周値（Ｔ１，Ｔ２）を記憶してお
き、これら２つの分周値を制御信号（垂直同期信号Ｖ
Ｄ）に応じて切り換えている。これと同時に、垂直同期
信号ＶＤが論理“０”の期間（ブランク期間）にのみア
ナログスイッチ２０をオフすることにより、位相比較器
２１の出力信号が後段の低域フィルタ２２へ伝送されな
いようにしている。こうすることによって、低域フィル
タ２２から電圧制御発振器(VCO) ２３へ送られる信号の
レベルは、アナログスイッチ２０が遮断される直前の信
号レベルを保持したものとなる（ホールド状態）。即
ち、ホールド状態であっても、システムへ供給されるク
ロック信号ｆOU T は、電圧制御発振器２３の入力が一定
であるため変動することなく、安定して供給される。
【００３０】図４は、図３の回路の動作タイミングを示
すタイミングチャートで、分周値Ｔ１，Ｔ２の切り換え
タイミング示したものである。
すタイミングチャートで、分周値Ｔ１，Ｔ２の切り換え
タイミング示したものである。
【００３１】図４において、制御信号（垂直同期信号Ｖ
Ｄ）の信号レベルが論理“１”の時（期間に相当）、
ＰＬＬ回路４１は周期ｔ１で動作する。また制御信号
（垂直同期信号ＶＤ）の信号レベルが論理“０”の時
（期間に相当）には、周期ｔ２で動作する。分周値レ
ジスタ３１，３２より分周器２４に分周値Ｔ１またはＴ
２がロードされるタイミングは、信号ｆv の信号レベル
が論理“０”のときである。尚、水平同期信号ＨＤは、
垂直同期信号ＶＤがハイレベル（論理“１”）の時は周
期ｔ１で出力され、垂直同期信号ＶＤがロウレベル（論
理“０”）の時は周期ｔ１０（ｔ１０＜ｔ１）で出力さ
れている。
Ｄ）の信号レベルが論理“１”の時（期間に相当）、
ＰＬＬ回路４１は周期ｔ１で動作する。また制御信号
（垂直同期信号ＶＤ）の信号レベルが論理“０”の時
（期間に相当）には、周期ｔ２で動作する。分周値レ
ジスタ３１，３２より分周器２４に分周値Ｔ１またはＴ
２がロードされるタイミングは、信号ｆv の信号レベル
が論理“０”のときである。尚、水平同期信号ＨＤは、
垂直同期信号ＶＤがハイレベル（論理“１”）の時は周
期ｔ１で出力され、垂直同期信号ＶＤがロウレベル（論
理“０”）の時は周期ｔ１０（ｔ１０＜ｔ１）で出力さ
れている。
【００３２】いま、制御信号（垂直同期信号ＶＤ）の信
号レベルが論理“１”であるとすると、アナログスイッ
チ２０は位相比較器２１の出力信号をそのまま低域フィ
ルタ２２へ送出するようになっている。また、これと同
時に、セレクタ２６によって分周値レジスタ３１の分周
値Ｔ１が選択されているため、分周器２４は分周値Ｔ１
に従って信号ｆOUT を逓倍した信号ｆv を出力してい
る。そして、この期間に信号ｆv が論理“０”となる
と、セレクタ２６で選択された分周値Ｔ１（周期ｔ１）
が再び分周器２４にロードされることになる。
号レベルが論理“１”であるとすると、アナログスイッ
チ２０は位相比較器２１の出力信号をそのまま低域フィ
ルタ２２へ送出するようになっている。また、これと同
時に、セレクタ２６によって分周値レジスタ３１の分周
値Ｔ１が選択されているため、分周器２４は分周値Ｔ１
に従って信号ｆOUT を逓倍した信号ｆv を出力してい
る。そして、この期間に信号ｆv が論理“０”となる
と、セレクタ２６で選択された分周値Ｔ１（周期ｔ１）
が再び分周器２４にロードされることになる。
【００３３】これに対し、制御信号（垂直同期信号Ｖ
Ｄ）の信号レベルが論理“０”になると、アナログスイ
ッチ２０はオフされて、位相比較器２１の出力信号を低
域フィルタ２２へ送出することをやめる。これによって
ホールド状態となり、電圧制御発振器２３には、アナロ
グスイッチ２０が遮断される直前の信号レベルが入力さ
れたままと同じ状態となり、信号ｆOUT の周波数は変化
せず、安定した周波数の信号ｆOUT を出力し続ける。
尚、この時、セレクタ２６は分周値レジスタ３２の分周
値Ｔ２（周期ｔ２）を選択して分周器２４に出力してい
る。このように分周値Ｔ１，Ｔ２は、制御信号（垂直同
期信号ＶＤ）の信号レベルに応じて設定され、ＰＬＬ回
路４１がこの分周値に応じて動作する。 ［第３実施例］図５及び図６は、本発明の第３実施例の
表示制御装置のＰＬＬ回路の構成を示すブロック図と、
その動作を示すタイミングチャートである。尚、前述の
図面の各部と共通する部分は同じ番号で示し、それらの
説明を省略する。
Ｄ）の信号レベルが論理“０”になると、アナログスイ
ッチ２０はオフされて、位相比較器２１の出力信号を低
域フィルタ２２へ送出することをやめる。これによって
ホールド状態となり、電圧制御発振器２３には、アナロ
グスイッチ２０が遮断される直前の信号レベルが入力さ
れたままと同じ状態となり、信号ｆOUT の周波数は変化
せず、安定した周波数の信号ｆOUT を出力し続ける。
尚、この時、セレクタ２６は分周値レジスタ３２の分周
値Ｔ２（周期ｔ２）を選択して分周器２４に出力してい
る。このように分周値Ｔ１，Ｔ２は、制御信号（垂直同
期信号ＶＤ）の信号レベルに応じて設定され、ＰＬＬ回
路４１がこの分周値に応じて動作する。 ［第３実施例］図５及び図６は、本発明の第３実施例の
表示制御装置のＰＬＬ回路の構成を示すブロック図と、
その動作を示すタイミングチャートである。尚、前述の
図面の各部と共通する部分は同じ番号で示し、それらの
説明を省略する。
【００３４】水平同期信号ＨＤは基準入力信号であり、
信号ｆv は電圧制御発振器２３の出力を分周器２４によ
って分周した信号で、基本的に基準入力信号（水平同期
信号ＨＤ）と同じ周波数を有する信号である。アナログ
スイッチ２０は位相比較器２１の出力信号を低域フィル
タ２２へ出力或いは遮断するもので、制御信号（垂直同
期信号ＶＤ）が論理“１”である時は、位相比較器２１
の出力信号をそのまま低域フィルタ２２へ通過させ、制
御信号ＶＤが論理“０”であるならば遮断する点は前述
の実施例と同様である。
信号ｆv は電圧制御発振器２３の出力を分周器２４によ
って分周した信号で、基本的に基準入力信号（水平同期
信号ＨＤ）と同じ周波数を有する信号である。アナログ
スイッチ２０は位相比較器２１の出力信号を低域フィル
タ２２へ出力或いは遮断するもので、制御信号（垂直同
期信号ＶＤ）が論理“１”である時は、位相比較器２１
の出力信号をそのまま低域フィルタ２２へ通過させ、制
御信号ＶＤが論理“０”であるならば遮断する点は前述
の実施例と同様である。
【００３５】分周器２４には、制御信号（垂直同期信号
ＶＤ）の信号レベルが論理“１”の期間中は、レジスタ
（ＲＥＧ１）４０の内容の分周値（Ｔ１）が信号線４２
を介して分周器２４へロードされる。このロードされる
タイミングは、信号ｆv が論理“０”の期間である。こ
こで、制御信号（垂直同期信号ＶＤ）が論理“０”の
時、レジスタ（ＲＥＧ２）４１に記憶されている第２の
分周値が信号線４３を介してレジスタ４０にロードされ
る。このロードされるタイミングは、制御部１７より出
力されるラッチ信号（ＬＡＴ）４４によって制御され
る。
ＶＤ）の信号レベルが論理“１”の期間中は、レジスタ
（ＲＥＧ１）４０の内容の分周値（Ｔ１）が信号線４２
を介して分周器２４へロードされる。このロードされる
タイミングは、信号ｆv が論理“０”の期間である。こ
こで、制御信号（垂直同期信号ＶＤ）が論理“０”の
時、レジスタ（ＲＥＧ２）４１に記憶されている第２の
分周値が信号線４３を介してレジスタ４０にロードされ
る。このロードされるタイミングは、制御部１７より出
力されるラッチ信号（ＬＡＴ）４４によって制御され
る。
【００３６】その後、信号線４２を介して分周器２４へ
分周値（Ｔ２）がロードされ、同時にレジスタ４１には
分周値Ｔ１をデータ線（ＤＡＴＡ）４５を介して、制御
部１７より書き込まれる。この分周値Ｔ１は、制御信号
（垂直同期信号ＶＤ）が論理“０”から論理“１”へ変
化した時、前述と同様にして制御部１７からラッチ信号
４４により、レジスタ４１の分周値をレジスタ４０へシ
フトさせる。このように、レジスタ４１に常に次の分周
値を予めセットしておき、制御信号（垂直同期信号制Ｖ
Ｄ）の信号レベルに応じて分周値を制御することで、Ｐ
ＬＬ回路を安定動作させることができる。
分周値（Ｔ２）がロードされ、同時にレジスタ４１には
分周値Ｔ１をデータ線（ＤＡＴＡ）４５を介して、制御
部１７より書き込まれる。この分周値Ｔ１は、制御信号
（垂直同期信号ＶＤ）が論理“０”から論理“１”へ変
化した時、前述と同様にして制御部１７からラッチ信号
４４により、レジスタ４１の分周値をレジスタ４０へシ
フトさせる。このように、レジスタ４１に常に次の分周
値を予めセットしておき、制御信号（垂直同期信号制Ｖ
Ｄ）の信号レベルに応じて分周値を制御することで、Ｐ
ＬＬ回路を安定動作させることができる。
【００３７】図６は、図５の回路の動作を示すタイミン
グチャートである。
グチャートである。
【００３８】図６において、入力基準信号（水平同期信
号ＨＤ）と位相比較される信号ｆvとは位相が一致（ロ
ック状態）しているものとする。制御信号（垂直同期信
号ＶＤ）のレベルが論理“１”の期間では、信号ｆv が
論理“０”の時に分周器２４にレジスタ４０より分周値
Ｔ１がセットされる。また、レジスタ４１には制御信号
（垂直同期信号ＶＤ）の信号論理“０”の期間中にセッ
トされるべき分周値Ｔ２が予めセットされている。
号ＨＤ）と位相比較される信号ｆvとは位相が一致（ロ
ック状態）しているものとする。制御信号（垂直同期信
号ＶＤ）のレベルが論理“１”の期間では、信号ｆv が
論理“０”の時に分周器２４にレジスタ４０より分周値
Ｔ１がセットされる。また、レジスタ４１には制御信号
（垂直同期信号ＶＤ）の信号論理“０”の期間中にセッ
トされるべき分周値Ｔ２が予めセットされている。
【００３９】制御部１７は、制御信号（垂直同期信号Ｖ
Ｄ）の信号レベルを常に監視し、このＶＤ信号のレベル
が論理“１”から“０”に変化した時、制御部１７はラ
ッチ信号４４を出力する。これにより、信号線４３を介
してレジスタ４１の分周値Ｔ２をレジスタ４０へロード
する。これと同時に制御部１７は、データ線４５を通し
て、レジスタ４１へ分周値Ｔ１をセットする。
Ｄ）の信号レベルを常に監視し、このＶＤ信号のレベル
が論理“１”から“０”に変化した時、制御部１７はラ
ッチ信号４４を出力する。これにより、信号線４３を介
してレジスタ４１の分周値Ｔ２をレジスタ４０へロード
する。これと同時に制御部１７は、データ線４５を通し
て、レジスタ４１へ分周値Ｔ１をセットする。
【００４０】この分周値Ｔ１は前述の実施例と同様に、
制御信号（垂直同期信号ＶＤ）の信号レベルが論理
“１”である期間中に動作させるための分周値（Ｔ１）
である。このようにして、制御信号（垂直同期信号Ｖ
Ｄ）の信号レベルが論理“０”となった期間に、ＰＬＬ
回路４１は周期ｔ２で動作し、制御信号（垂直同期信号
ＶＤ）の信号レベルが論理“１”のときは、周期ｔ１で
動作させることができる。
制御信号（垂直同期信号ＶＤ）の信号レベルが論理
“１”である期間中に動作させるための分周値（Ｔ１）
である。このようにして、制御信号（垂直同期信号Ｖ
Ｄ）の信号レベルが論理“０”となった期間に、ＰＬＬ
回路４１は周期ｔ２で動作し、制御信号（垂直同期信号
ＶＤ）の信号レベルが論理“１”のときは、周期ｔ１で
動作させることができる。
【００４１】図７は本実施例の表示制御装置１の制御部
１７によるレジスタ４０及び４１へのデータセット動作
を示すフローチャートで、この処理を実行する制御プロ
グラムはＲＯＭ１７１に記憶されている。
１７によるレジスタ４０及び４１へのデータセット動作
を示すフローチャートで、この処理を実行する制御プロ
グラムはＲＯＭ１７１に記憶されている。
【００４２】まずステップＳ１で、垂直同期信号（Ｖ
Ｄ）が論理“１”（ハイレベル）から論理“０”（ロウ
レベル）になったかどうかを調べ、そうであればステッ
プＳ２に進み、ラッチ信号（ＬＡＴ）４４を出力して、
レジスタ（ＲＥＧ２）４１に記憶されている分周値（Ｔ
２）をレジスタ（ＲＥＧ１）４０にセットする。これに
より、次の信号ｆv の立ち下がりで分周器２４の分周値
がＴ２に変更される。そしてステップＳ３に進み、レジ
スタ４１に表示動作時の分周値（Ｔ１）をセットする。
Ｄ）が論理“１”（ハイレベル）から論理“０”（ロウ
レベル）になったかどうかを調べ、そうであればステッ
プＳ２に進み、ラッチ信号（ＬＡＴ）４４を出力して、
レジスタ（ＲＥＧ２）４１に記憶されている分周値（Ｔ
２）をレジスタ（ＲＥＧ１）４０にセットする。これに
より、次の信号ｆv の立ち下がりで分周器２４の分周値
がＴ２に変更される。そしてステップＳ３に進み、レジ
スタ４１に表示動作時の分周値（Ｔ１）をセットする。
【００４３】ステップＳ４では、垂直同期信号（ＶＤ）
がロウレベルからハイレベルになったかを調べ、そうで
あればステップＳ５に進み、ラッチ信号４４を出力して
レジスタ４１に記憶されている分周値（Ｔ１）をレジス
タ４０にセットする。そしてステップＳ６に進み、レジ
スタ４１に表示がブランクの時の分周値（Ｔ２）をセッ
トする。
がロウレベルからハイレベルになったかを調べ、そうで
あればステップＳ５に進み、ラッチ信号４４を出力して
レジスタ４１に記憶されている分周値（Ｔ１）をレジス
タ４０にセットする。そしてステップＳ６に進み、レジ
スタ４１に表示がブランクの時の分周値（Ｔ２）をセッ
トする。
【００４４】以上説明したように本実施例によれば、Ｐ
ＬＬ回路を動作させる上で、基準信号の周波数が変更さ
れても、それぞれの周波数に対応する分周値を具備する
ことにより、ＰＬＬ回路で問題となるジッタの増大やア
ンロック状態を回避でき、システムを安定な状態で動作
させることが可能となる。
ＬＬ回路を動作させる上で、基準信号の周波数が変更さ
れても、それぞれの周波数に対応する分周値を具備する
ことにより、ＰＬＬ回路で問題となるジッタの増大やア
ンロック状態を回避でき、システムを安定な状態で動作
させることが可能となる。
【００４５】尚、本発明は複数の機器から構成されるシ
ステムに適用しても、１つの機器からなる装置に適用し
ても良い。また、本発明はシステム或は装置に、本発明
を実施するプログラムを供給することによって達成され
る場合にも適用できることはいうまでもない。
ステムに適用しても、１つの機器からなる装置に適用し
ても良い。また、本発明はシステム或は装置に、本発明
を実施するプログラムを供給することによって達成され
る場合にも適用できることはいうまでもない。
【００４６】
【発明の効果】以上説明したように本発明によれば、周
波数が周期的に第１の周波数と第２の周波数とに変わる
第１の同期信号から映像信号に対応した表示用クロック
を生成するとき、遮断手段により、第２の同期信号が第
１の状態のときは比較手段から出力される信号を出力
し、第２の同期信号が第２の状態のときは第１の状態か
ら第２の状態に変わる直前の比較手段から出力された信
号のレベルを保持することにより、周波数が周期的に換
わる第１の同期信号から、安定した周波数の表示用クロ
ックを生成することができるという効果がある。
波数が周期的に第１の周波数と第２の周波数とに変わる
第１の同期信号から映像信号に対応した表示用クロック
を生成するとき、遮断手段により、第２の同期信号が第
１の状態のときは比較手段から出力される信号を出力
し、第２の同期信号が第２の状態のときは第１の状態か
ら第２の状態に変わる直前の比較手段から出力された信
号のレベルを保持することにより、周波数が周期的に換
わる第１の同期信号から、安定した周波数の表示用クロ
ックを生成することができるという効果がある。
【図１】本発明の一実施例の表示制御装置を有する情報
処理システムの構成を示すブロック図である。
処理システムの構成を示すブロック図である。
【図２】第１実施例のＣＲＴ信号受信部のＰＬＬ回路の
構成を示すブロック図である。
構成を示すブロック図である。
【図３】本発明の第２実施例のＣＲＴ信号受信部のＰＬ
Ｌ回路の構成を示すブロック図である。
Ｌ回路の構成を示すブロック図である。
【図４】図３の回路の動作を示すタイミングチャートで
ある。
ある。
【図５】本発明の第３実施例のＰＬＬ回路の構成を示す
ブロック図である。
ブロック図である。
【図６】図５の回路の動作を示すタイミングチャートで
ある。
ある。
【図７】第３実施例の制御部のレジスタ設定処理を示す
フローチャートである。
フローチャートである。
１ 表示制御装置 ２ コンピュータ機器 ３ 表示パネルユニット ４ ＣＲＴ信号受信部 ５ 疑似中間調処理部 ６ 像域分離部 ７ 合成部 ８ 圧縮部 ９ 伸長部 １０ 部分書込み制御部 １１ フレームメモリ １７ 制御部 ２０ アナログスイッチ ２１ 位相比較器 ２２ 低域フィルタ（ＬＰＦ） ２３ 電圧制御発振器（VCO ） ２４ 分周器 ２５，２６ レジスタ ４０ Ａ／Ｄ変換部 ４１ ＰＬＬ回路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−314088（ＪＰ，Ａ) 特開 平５−14760（ＪＰ，Ａ) 特開 平４−266221（ＪＰ，Ａ) 実開 平２−4363（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) G09G 5/18 G06F 1/08 H03L 7/183 H04N 5/04
Claims (3)
- 【請求項１】 第１の同期信号から映像信号に対応した
表示用クロック信号を生成する表示制御装置であって、周波数が周期的に第１の周波数と第２の周波数とに変わ
る第１の同期信号と、周期的に第１の状態と第２の状態
とに変わる第２の同期信号とを受信する受信手段と、 前記第１の周波数に対応した 第１の分周値と、前記第２
の周波数に対応した第２の分周値とを記憶する記憶手段
と、前記受信した第２の同期信号が前記 第１の状態の場合に
前記第１の分周値を選択し、前記第２の同期信号が前記
第２の状態の場合に前記第２の分周値を選択する選択手
段と、 前記選択手段により選択された前記第１の分周値又は前
記第２の分周値に基づいて表示用クロックを分周する分
周手段と、 前記分周手段により分周された信号と前記受信された第
１の同期信号とを比較して比較結果を示す信号を出力す
る比較手段と、前記第２の同期信号が前記第１の状態のときは前記比較
手段から出力される前記信号を出力し、前記第２の同期
信号が前記第２の状態のときは前記第１の状態から前記
第２の状態に変わる直前の前記比較手段から出力された
信号のレベルを保持 する遮断手段と、前記遮断手段から出力される 信号に基づいて表示用クロ
ック信号を生成する生成手段と、を有することを特徴と
する表示制御装置。 - 【請求項２】 前記第１の同期信号は水平同期信号であ
り、前記第２の同期信号は垂直同期信号であることを特
徴とする請求項１に記載の表示制御装置。 - 【請求項３】 前記第２の状態は前記垂直同期信号のブ
ランキング期間であることを特徴とする請求項２に記載
の表示制御装置。
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|---|---|---|---|---|
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| JP2000232355A (ja) * | 1999-02-09 | 2000-08-22 | Mitsubishi Electric Corp | 位相同期回路 |
| JP2000347630A (ja) * | 1999-06-04 | 2000-12-15 | Hitachi Ltd | 液晶表示装置の駆動方法 |
| JP4672856B2 (ja) * | 2000-12-01 | 2011-04-20 | キヤノン株式会社 | マルチ画面表示装置及びマルチ画面表示方法 |
| US20040083192A1 (en) * | 2002-10-29 | 2004-04-29 | Elliott Stephen J. | High availability link testing device |
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| US7773153B2 (en) * | 2005-01-28 | 2010-08-10 | Mstar Semiconductor, Inc. | Frame-based phase-locked display controller and method thereof |
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Family Cites Families (16)
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|---|---|---|---|---|
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| JPS62256521A (ja) * | 1986-04-29 | 1987-11-09 | Victor Co Of Japan Ltd | 位相比較回路 |
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| JP2557862B2 (ja) * | 1986-12-11 | 1996-11-27 | 富士写真フイルム株式会社 | ビデオ画像収録装置 |
| US4827341A (en) * | 1986-12-16 | 1989-05-02 | Fuji Photo Equipment Co., Ltd. | Synchronizing signal generating circuit |
| CA1290407C (en) * | 1986-12-23 | 1991-10-08 | Shigeki Saito | Frequency synthesizer |
| JPH0528850Y2 (ja) * | 1987-02-18 | 1993-07-23 | ||
| US5068731A (en) * | 1988-07-14 | 1991-11-26 | Seiko Epson Corporation | Video image enlargement and reduction system and method |
| JPH039615A (ja) * | 1989-06-07 | 1991-01-17 | Toshiba Corp | 位相同期型発振回路 |
| JP2584871B2 (ja) * | 1989-08-31 | 1997-02-26 | キヤノン株式会社 | 表示装置 |
| US5185603A (en) * | 1990-07-13 | 1993-02-09 | Medin David L | Apparatus for synchronizing computer and video images to be simultaneously displayed on a monitor and method for performing same |
| US5184350A (en) * | 1991-04-17 | 1993-02-02 | Raytheon Company | Telephone communication system having an enhanced timing circuit |
| US5124671A (en) * | 1991-06-04 | 1992-06-23 | Zenith Electronics Corporation | Lock detector and confidence system for multiple frequency range oscillator control |
| US5260812A (en) * | 1991-11-26 | 1993-11-09 | Eastman Kodak Company | Clock recovery circuit |
| JP3109940B2 (ja) * | 1993-04-28 | 2000-11-20 | キヤノン株式会社 | 表示制御装置及び情報処理装置 |
| JP2537013B2 (ja) * | 1993-09-30 | 1996-09-25 | インターナショナル・ビジネス・マシーンズ・コーポレイション | 液晶表示装置用のドット・クロック生成装置 |
-
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-
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