DE69423326T2 - Anzeigesteuergerät - Google Patents

Description

• Diese Erfindung bezieht sich auf eine Anzeigesteuereinrichtung und insbesondere auf eine Anzeigesteuereinrichtung zum Herstellen einer Anzeige durch Erzeugen eines Signals mit einer auf der Grundlage der Frequenz eines Bezugssignals vervielfachten Frequenz.
• Ein gut bekanntes Beispiel einer Schaltung, die auf der Grundlage der Frequenz eines gegebenen Bezugssignals ein Ausgabesignal erzeugt, dessen Frequenz ein Vielfaches der Bezugsfrequenz ist, ist eine Oszillatorschaltung, die als ein Phasenregelkreis (PLL, phase-locked loop) bezeichnet wird und das Bezugssignal und das Ausgabesignal in Bezug auf sowohl Frequenz als auch Phase vergleicht, und eine Steuerung in einer derartigen Weise ausführt, daß das Eingabesignal und ein durch einen spannungsgesteuerten Oszillator (VCO) ausgegebenes Frequenzsignal eine Phasendifferenz aufrechterhalten, die zur Differenz zwischen der freien Schwingungsfrequenz des spannungsgesteuerten Oszillators (VCO) und der Frequenz des Eingabesignals proportional ist. Bei einem Phasenregelkreis (PLL-Schaltung) dieser Art wird das Ausgabesignal von dem spannungsgesteuerten Oszillator (VCO) durch einen vorgeschriebenen Teilungswert (einen voreingestellten Wert) in der Frequenz geteilt. Danach werden die Frequenz und die Phase des resultierenden Signals mit der Frequenz und der Phase des Bezugssignals verglichen. Bei einer Anzeigeeinrichtung zum Beispiel wird ein horizontales Synchronisiersignal als das Bezugssignal hergenommen und ein Phasenregelkreis (PLL-Schaltung) der vorstehend erwähnten Art wird verwendet, um die Frequenz des Bezugssignals zu vervielfachen und den Synchronisiertakt eines Videosignals zu erzeugen.
• Es gibt jedoch auch Anzeigeeinrichtungen, bei denen das horizontale Synchronisiersignal, das als das Bezugssignal dient, bei einer Frequenz, die von der Frequenz zum Zeitpunkt des Anzeigevorgangs verschieden ist, in Intervallen ausgegeben wird, in denen ein vertikales Synchronisiersignal ausgeschaltet ist. Im Falle einer derartigen Einrichtung bedeutet die Tatsache, daß der herkömmliche Phasenregelkreis (PLL-Schaltung) auf lediglich einen Teilungswert voreingestellt werden kann, daß der Phasenregelkreis (PLL-Schaltung) während der Zeit, in der das vertikale Synchronisiersignal ausgeschaltet ist, nicht normal arbeitet. Das Ergebnis ist eine Verstärkung eines Flackerns oder ein Fehler des Phasenregelkreises (PLL-Schaltung), um das Ausgabesignal zu verriegeln.
• Die Schrift JP-A-03 009 615 offenbart einen Phasenregelkreis (PLL-Schaltung) für eine Anzeigesteuereinrichtung, bei der bei einem Erfassen des Fehlens des horizontalen Synchronisiersignals der Frequenzteilungsvorgang für eine bestimmte Periode angehalten wird.
• Die Schrift JP-A-62 256 521, die den Oberbegriff der unabhängigen Ansprüche 1 und 4 bildet, offenbart einen Phasenregelkreis (PLL-Schaltung) für eine Anzeigesteuereinrichtung, bei der eine Spannung während einer bestimmten Periode des vertikalen Synchronisiersignals in einem bestimmten Zustand gehalten wird.
• Die Schrift EP-A-0 544 245 offenbart eine Taktregenerierungsschaltung, bei der ein zweiter Phasenregelkreis (PLL-Schaltung) verwendet wird, um während des vertikalen Synchronisierintervalls Impulse zu erzeugen.
• Alle diese vorstehend erwähnten Schriften des Standes der Technik offenbaren die Verwendung von lediglich einem Frequenzteilungswert. Somit treten ähnliche Nachteile wie vorstehend beschrieben auf.
• Eine Aufgabe der vorliegenden Erfindung besteht demgemäß darin, eine Anzeigesteuereinrichtung zu bilden, die selbst bei einem Ausgeben eines Bezugssignals mit einer Vielzahl von Frequenzen in der Lage ist, ein Anzeigetaktsignal, das in Bezug auf Frequenzänderungen stabil ist, zu erzeugen.
• Eine weitere Aufgabe der vorliegenden Erfindung ist es, eine Anzeigesteuereinrichtung zu bilden, die bei einem Erzeugen eines Anzeigetaktsignals unter Verwendung eines horizontalen Synchronisiersignals als ein Bezugssignal in der Lage ist, eine Störung der Anzeige zu verhindern, selbst wenn die Frequenz des horizontalen Synchronisiersignals in einer Austastlücke schwankt.
• Eine weitere Aufgabe der vorliegenden Erfindung besteht darin, eine Anzeigesteuereinrichtung zu bilden, mit der ein Betrieb eines bei einer Anzeigesteuerschaltung verwendeten Phasenregelkreises (PLL-Schaltung) sichergestellt ist.
• Diese Aufgaben werden durch eine Einrichtung nach Patentanspruch 1 und ein Verfahren nach Patentanspruch 4 gelöst. Weitere Gesichtspunkte der Erfindung sind in den abhängigen Patentansprüchen 1 dargelegt.
• Die Erfindung wird nachfolgend anhand von Ausführungsbeispielen unter Bezugnahme auf die Zeichnung näher erläutert. Es zeigen:
• Fig. 1 ein Blockschaltbild zum Veranschaulichen eines Informationsverarbeitungssystems mit einer Anzeigesteuereinrichtung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung;
• Fig. 2 ein Blockschaltbild zum Veranschaulichen eines Beispiels eines Aufbaus eines Phasenregelkreises (PLL-Schaltung) eines Kathodenstrahlröhren(CRT)-Signalempfängers;
• Fig. 3 ein Blockschaltbild zum Veranschaulichen des Aufbaus eines Phasenregelkreises (PLL-Schaltung) eines Kathodenstrahlröhren(CRT)-Signalempfängers gemäß einem zweiten Ausführungsbeispiel der vorliegenden Erfindung;
• Fig. 4 ein Zeitablaufdiagramm mit der Funktion der Schaltung von Fig. 3;
• Fig. 5 ein Blockschaltbild zum Veranschaulichen des Aufbaus eines Phasenregelkreises (PLL-Schaltung) gemäß einem dritten Ausführungsbeispiel der vorliegenden Erfindung;
• Fig. 6 ein Zeitablaufdiagramm mit der Funktion der Schaltung von Fig. 5; und
• Fig. 7 ein Flußdiagramm zum Veranschaulichen einer Verarbeitung zum Einstellen eines Registers einer Steuereinrichtung gemäß dem dritten Ausführungsbeispiel.
• Fig. 1 ist ein Blockschaltbild zum Veranschaulichen eines Informationsverarbeitungssystems mit einer Anzeigesteuereinrichtung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung. Das System von Fig. 1 enthält eine Anzeigesteuereinrichtung 1 gemäß diesem Ausführungsbeispiel, einen Rechner 2, wie etwa einen Personalrechner oder einen Arbeitsplatzrechner, der als eine Informationsquelle zum Versorgen der Anzeigesteuereinrichtung 1 mit Information dient, und eine Anzeigefeldeinheit 3 zum Anzeigen von Bildinformation unter der Steuerung der Anzeigesteuereinrichtung 1. Obwohl nicht veranschaulicht, enthält das Anzeigesteuerfeld 3 eine Treiberschaltung zum Treiben eines Anzeigefeldes, eine Steuerschaltung zum Steuern eines Treibens unter Bedingungen, die für das Anzeigefeld ideal sind, ein Feldhintergrundlicht und eine Energieversorgung. Die Anzeigesteuereinrichtung 1 besitzt einen Kathodenstrahlröhren(CRT)-Signalempfänger 4, der Kathodenstrahlröhren(CRT)-Anzeigesignale (Bildsignal und Synchronisiersignale), die durch den Rechner 2 ausgegeben werden, empfängt, wandelt diese Signale in Signale um, die für die Komponenten der nächsten Stufe geeignet sind, und gibt dann die Signale aus.
• Da Kathodenstrahlröhren(CRT)-Signale von einem gewöhnlichen Rechner analoge Videosignale sind, ist der Kathodenstrahlröhren(CRT)-Signalempfänger 4 innen mit einem Analog-Digital(A/D)- Umwandler 40, einem Phasenregelkreis (PLL-Schaltung) 41, der einen Abtasttakt für die Analog-Digital(A/D)-Umwandlung erzeugt, und mit einem Synchronisiersignalempfänger 42 ausgestattet. Eine durch den Analog-Digital(A/D)-Umwandler 40 des Kathodenstrahlröhren(CRT)-Signalempfängers 4 in ein Digitalsignal umgewandelte Bildinformation wird an einen Pseudo-Halbtönungsprozessor 5 angelegt, der eine Pseudo-Halbtönungsverarbeitung ausführt, um die Bildinformation einer binären oder mehrwertigen Umwandlung zu unterziehen. Verfahren für eine binäre und mehrwertige Pseudo- Halbtönungsverarbeitung sind folgende:
< Fehlerdispersionsverfahren>
• Gemäß diesem Verfahren wird ein binärer oder mehrwertiger Fehler, der erzeugt wird, wenn peripherische Bildelemente eines Zielbildelements (wobei die peripherischen Bildelemente Bildelemente sind, die überwiegen, bevor das Zielbildelement verarbeitet ist) binär-digitalisiert oder in Mehrwerte umgewandelt sind, mit einer Gewichtung versehen, wonach der resultierende gewichtete Wert zu dem Zielbildelement addiert und eine Binär- Digitalisierung unter Verwendung eines festen Schwellenwerts ausgeführt wird.
< Erhaltungsverfahren für mittlere Dichte>
• Gemäß diesem Verfahren ist der Binär-Digitalisierungs- Schwellenwert nicht fest. Stattdessen wird der Schwellenwert durch ein gewichtetes Mittel bestimmt, das aus bereits binär- digitalisierten Daten aus der Nachbarschaft des Zielbildelements erhalten wird, und der Schwellenwert kann abhängig von dem Zustand der Bildelemente geändert werden.
• Unter Verwendung von zumindest einem dieser Verfahren kann eine Pseudo-Halbtönungsverarbeitung ausgeführt werden. Es ist ebenso möglich, eine Einrichtung zu schaffen, die mehr als eines dieser Verfahren ausführt, und zwischen der Einrichtung umzuschalten, um dem Anwender die Auswahl zu ermöglichen.
• Die durch den Kathodenstrahlröhren(CRT)-Signalempfänger 4 ausgegebene Bildinformation wird zu einem Bildentscheider 6 übertragen, der eine einfache Binär-Digitalisierungsverarbeitung oder eine mehrwertige Umwandlungsverarbeitung durchführen kann. Der Bildentscheider 6 trennt Abschnitte des Bildes von der eingegebenen Bildinformation, die keiner Binär-Digitalisierungs-Halbtönungsverarbeitung unterzogen werden sollte. Diese Abschnitte enthalten Zeichen, feine Linien, usw.. Der Bildentscheider 6 enthält einen Prozessor, um in Fällen, in denen keine Binär- Digitalisierungs-Halbtönungsverarbeitung durchgeführt wird, eine einfache Binär-Digitalisierungsverarbeitung auszuführen. Ein Beispiel eines Verfahrens zur Bildentscheidung, das durch den Bildentscheider 6 ausgeführt wird, ist wie folgt:
< Leuchtdichte-Entscheidungsverfahren>
• Ein Verfahren zum Trennen eines Leuchtdichtesignals besteht darin, ein Bild auf der Grundlage der Größe des Leuchtdichtewerts des Kathodenstrahlröhren(CRT)-Bildsignals zu trennen. Durch einen Rechner angezeigte Zeichen und feine Linien stellen im allgemeinen eine wichtige Bildinformation dar und daher ist deren Leuchtdichte vergleichsweise hoch. Demgemäß werden Abschnitte mit einer hohen Leuchtdichte bei dem Kathodenstrahlröhren(CRT)- Bildsignal identifiziert und die Leuchtdichtesignale dieser Abschnitte werden getrennt.
• Ein Synthetisator (mit einer Schalt-Prioritätsfunktion) 7 überlagert die durch den Pseudo-Halbtönungsprozessor 5 erhaltenen Daten und die durch den Bildentscheider 6 erhaltenen einfach binär-digitalisierten Daten. Bildinformation von Abschnitten, die durch den Bildentscheider 6 als Zeichen oder feine Linien bestimmt wird, wird einer einfachen Binär-Digitalisierung mit ei ner höheren Priorität unterzogen. Eine Implementierung dieser Prioritätsfunktion kann durch den Anwender umgeändert werden.
• Wenn die Binärdaten, die durch den Synthetisator 7 einer Binär- Digitalisierungs-Pseudo-Halbtönungsverarbeitung unterzogen worden sind, in einem Rahmenspeicher 11 gespeichert sind, komprimiert ein Komprimierer 8 die Binärdaten, um die Datenmenge zu verringern, sodaß die Kapazität des Rahmenspeichers 11 klein gehalten werden kann. Ein Entkomprimierer 9 entkomprimiert einen Rahmen von in dem Rahmenspeicher 11 gespeicherten Binärdaten. Eine Teil-Schreibsteuereinrichtung 10 erfaßt einen Abschnitt, der bei einem Rahmen von auf der Anzeigefeldeinheit 3 angezeigten Bilddaten einer Änderung unterzogen wurde, und gibt die Daten des geänderten Abschnitts zu der Anzeigefeldeinheit 3 mit einer höheren Priorität aus. Diese Funktion ermöglicht es, der Anzeige von Abschnitten von Bilddaten, die sich geändert haben, eine höhere Priorität zu geben. Der Rahmenspeicher 11 speichert die auf der Anzeigefeldeinheit 3 angezeigten Bilddaten. Eine Steuereinrichtung 17 steuert die Funktion von jeder Komponente, die die Anzeigesteuereinrichtung 1 bildet. Die Verbindungen dieser Komponenten sind nicht dargestellt. Die Steuereinrichtung 17 enthält eine Zentraleinheit (CPU) 170, einen Nur-Lesespeicher (ROM) 171, der das Steuerprogramm der Zentraleinheit (CPU) 170 als auch verschiedene Daten speichert, und einen Schreib-Lese- Speicher (RAM) 172, der als der Arbeitsbereich der Zentraleinheit (CPU) 170 verwendet wird. Ein Steuerfeld 18, das verschiedene Tastaturen und Zeigeeinrichtungen enthält, gibt Steuerdaten und Befehle auf der Grundlage von durch den Anwender durchgeführten Bedienungen ein.
• Der Aufbau des Rechners 2 wird nachfolgend beschrieben.
• Der Rechner 2 enthält eine Zentraleinheit (CPU) 12, die den Rechner steuert, und einen Systemspeicher 13, der das Steuerprogramm der Zentraleinheit (CPU) 12 als auch verschiedene Daten speichert. Der Systemspeicher 13 wird ebenso als der Arbeitsspeicher der Zentraleinheit (CPU) 12 verwendet und speichert vorübergehend eine Vielfalt an Daten. Der Rechner 2 besitzt ebenso einen Rahmenspeicher 14, der durch den Rechner 2 verarbeitete Bilddaten speichert, eine Kathodenstrahlröhren-Steuereinrichtung (CRTC) 15 zum Steuern einer Übertragung der in dem Rahmenspeicher 14 gespeicherten Bildinformation zu der Anzeigesteuereinrichtung 1, und eine Kathodenstrahlröhren(CRT)-Schnittstelle 16 zum Umwandeln von in dem Rahmenspeicher 14 gespeicherter Bildinformation in Kathodenstrahlröhren(CRT)-Signale. Die Umwandlung enthält eine Umwandlung von analogen Signalen, eine Farbumwandlung, usw..
• Auf der Grundlage der vorstehend dargelegten Anordnung wird nachfolgend die Funktionsweise der in Fig. 1 gezeigten Komponenten beschrieben.
• Der Rechner 2, der eine Bildinformationsquelle ist, gibt zuerst die Bildinformation, die in dem Rahmenspeicher 14 als die Kathodenstrahlröhren(CRT)-Signale gespeichert worden ist, unter der Steuerung der Kathodenstrahlröhren-Steuereinrichtung (CRTC) 15 über die Kathodenstrahlröhren(CRT)-Schnittstelle 16 aus. Die Kathodenstrahlröhren(CRT)-Signale sind aufgeteilt in ein Videosignal (zum Beispiel drei analoge Signale R, G, B im Falle eines Farbsignals; ein Analogsignal im Falle einer einfarbigen Anzeige) und Synchronisiersignale (Signale einschließlich horizontaler und vertikaler Synchronisiersignale, zum Partitionieren des Videosignals Zeile für Zeile oder Rahmen für Rahmen).
• Die Kathodenstrahlröhren(CRT)-Signale werden in den Kathodenstrahlröhren(CRT)-Signalempfänger 4 der Anzeigesteuereinrichtung 1 eingeführt. Das Videosignal wird durch den Analog- Digital(A/D)-Umwandler 40 in ein Digitalsignal (mit einer Vielzahl von Bits) umgewandelt. Der Abtasttakt zum Zeitpunkt der Analog-Digital(A/D)-Umwandlung wird durch den Phasenregelkreis (PLL-Schaltung) 41, der das von dem Rechner 2 übertragene horizontale Synchronisiersignal frequenz-multipliziert, erzeugt. Das resultierende Digitalsignal wird in den Pseudo-Halbtönungsprozessor 5 eingeführt, wodurch das Videosignal in binäre oder mehrwertige Daten umgewandelt wird. Um das Kathodenstrahlröhren(CRT)-Signal von dem Rechner 2 umzuwandeln, wann immer es bei dem zu diesem Zeitpunkt ausgeführten Umwandlungsverfahren benötigt wird, wird die Umwandlung in einer nicht-verschachtelten Weise ausgeführt. Eine Fehlerverteilung für eine Pseudo- Halbtönungsverarbeitung und eine Berechnung des Schwellenwerts können gemäß der Theorie ausgeführt werden. Folglich wird die Wiedergebbarkeit der Bilddaten, die einer Halbtönungsverarbeitung unterzogen worden sind, verbessert.
• Das Digitalsignal (Bildinformation) von dem Kathodenstrahlröhren(CRT)-Signalempfänger 4 wird gleichzeitig in den Bildentscheider 6 eingeführt, wobei Abschnitte des Signals, die nicht für eine Pseudo-Halbtönungsverarbeitung geeignet sind, wie etwa die vorstehend erwähnten Zeichen und feinen Linien, identifiziert werden, und lediglich diese Abschnitte werden einer einfachen Binär-Digitalisierung oder einer einfachen mehrwertigen Umwandlung unterzogen und dann ausgegeben. Das durch den Pseudo- Halbtönungsprozessor 5 und den Bildentscheider 6 erhaltene binäre oder mehrwertige Signal wird zu dem Synthetisator 7 geschaltet und das Ergebnis wird von dem Synthetisator 7 zu dem Komprimierer 8 übertragen. Das Umschalten bei dem Synthetisator 7 wird in einer derartigen Weise ausgeführt, daß das durch den Bildentscheider 6 erhaltene einfache binäre Signal oder einfache mehrwertige Signal vorzugsweise ausgegeben wird. Die Umschaltprioritätsfunktion beim Synthetisator 7 kann auf der Grundlage eines Befehls oder dergleichen, der durch den Anwender unter Verwendung des Steuerfeldes 18 eingegeben wird, oder zwangsweise ansprechend auf einen Befehl von dem Rechner 2 durch die Anzeigesteuereinrichtung 1 selbst implementiert werden. Diese Prioritätsverarbeitung ist insbesondere in einem Fall nützlich, in dem gewünscht wird, Zeichen oder feine Linien bevorzugt anzuzeigen, oder in einem Fall, in dem gewünscht wird, ein natürliches Bild, wie etwa eine Photographie, bevorzugt anzuzeigen.
• Der Komprimierer 8 komprimiert das Signal von dem Synthetisator 7 und gibt das komprimierte Signal zu dem Rahmenspeicher 11 aus.
• Da eine Teil-Schreibsteuerung durch die Teil-Schreibsteuereinrichtung 10 eine Steuerung in Zeileneinheiten ist, ist ein gewünschtes Komprimierungsverfahren eines, das eine Komprimierung in Zeileneinheiten ausführt. Das durch den Komprimierer 8 somit komprimierte Signal wird gleichzeitig zu der Teil- Schreibsteuereinrichtung 10 übertragen. Dabei wird ein komprimiertes Signal von zumindest dem vorangehenden Rahmen aus dem Rahmenspeicher 11 ausgelesen und das gelesene Signal wird mit dem gerade von dem Komprimierer 8 übertragenen Signal verglichen. Die Teil-Schreibsteuereinrichtung 10 erfaßt die Zeile eines Bildelements, für die eine Differenz zwischen dem vorangehenden Bildsignal und dem vorhandenen Bildsignal erfaßt worden ist, und führt eine Steuerung in einer derartigen Weise aus, daß dieses Zeilensignal und diese Zeileninformation (zeilenbild- komprimiertes Signal) vorzugsweise von dem Rahmenspeicher 11 zu dem Entkomprimierer 9 ausgegeben werden. Das somit zu dem Entkomprimierer 9 übertragene komprimierte Bildsignal wird durch den Entkomprimierer 9 demoduliert (entkomprimiert) und dann zu der Anzeigefeldeinheit 3 ausgegeben. Die letztere nimmt das Zeileneinheit-Bildsignal von der Anzeigesteuereinrichtung 1 an und zeigt eine Bildinformation in Abhängigkeit von der Zeilenbildinformation und dem Zeilensignal an.
• Wenn in einem Fall, in dem die Colorierungsgeschwindigkeit einer Anzeigefeldeinheit 3 niedriger als die Eingabeübertragungsgeschwindigkeit des Videosignals, das von der Anzeigesteuereinrichtung 1 eingegeben wird, ist, zum Zwecke einer binären oder mehrwertigen Umwandlung alle eingegebenen Videosignale einer Pseudo-Halbtönungsverarbeitung unterzogen werden, können keine der in binäre oder mehrwertige Signale umgewandelten Signale angezeigt werden. Da dies bedeutet, daß der Pseudo-Halbtönungsprozessor 5 unnötige Verarbeitung ausführen wird, werden die eingegebenen Videosignale nach Ausdünnen in Rahmeneinheiten in Abhängigkeit von der Colorierungsgeschwindigkeit der Anzeigefeldeinheit 3 eingegeben.
• Folglich kann die Zeit, während der eine Pseudo-Halbtönungsverarbeitung ausgeführt wird, aus Gründen der binären oder mehrwertigen Umwandlung um eine Zeitdauer entsprechend den ausgedünnten Rahmen verlängert werden, und daher kann die Verarbeitungsgeschwindigkeit einer Pseudo-Halbtönungsverarbeitung verringert werden. Selbst wenn gewünscht ist, den Pseudo-Halbtönungsprozessor 5 als einen integrierten Baustein (IC) herzustellen, besteht demgemäß kein Bedarf nach einer sehr hohen Betriebsgeschwindigkeit. Dies macht es möglich, die Erzeugung von Hitze und das Auftreten von Fehlbetrieb, der durch eine Schaltung mit Hochgeschwindigkeitsfunktion verursacht wird, zu verhindern.
• Der Aufbau des Phasenregelkreises (PLL-Schaltung) 41 eines Kathodenstrahlröhren(CRT)-Signalempfängers 4 wird nachfolgend mit Bezug auf Fig. 2 beschrieben.
• Fig. 2 ist ein Blockschaltbild zum Veranschaulichen eines Beispiels eines Aufbaus eines Phasenregelkreises (PLL-Schaltung) 41, der bei dem Kathodenstrahlröhren(CRT)-Signalempfänger 4, der nicht innerhalb des Schutzbereichs der vorliegenden Erfindung ist, enthalten ist.
• Ein horizontales Synchronisiersignal HD, das von dem Rechner 2 eingegeben wird, wird in einen Phasenvergleicher 21 geführt. Ein Signal fv wird in den anderen Eingabeanschluß des Phasenvergleichers 21 geführt. Der Phasenvergleicher 21 tastet die Frequenzen dieser zwei Eingabesignale (HD, fv) und die Phasendifferenz zwischen ihnen ab, erzeugt eine mittlere Gleichspannung proportional zu dem Fehler (Differenz) zwischen den Signalen und überträgt die Gleichspannung zu einem Tiefpaßfilter (LPF) 22. Das Fehlersignal wird über den Tiefpaßfilter an den Steueranschluß eines spannungs-gesteuerten Oszillators (VCO) 23 angelegt. Die Frequenz des Ausgabesignals des spannungs-gesteuerten Oszillators (VCO) 23 wird in einer Richtung verändert, die die Schwingungsfrequenzen des Bezugssignals (HD) und des spannungsgesteuerten Oszillators (VCO) 23 und die Phasendifferenz zwi schen ihnen verringert. Der spannungs-gesteuerte Oszillator (VCO) 23 erzeugt ein Signal fOUT (ein Bildelement-Synchronisiersignal oder ein Punkttaktsignal) auf der Grundlage der Gleichspannung, die von dem Tiefpaßfilter 22 eingegeben wird. Das durch den spannungs-gesteuerten Oszillator 23 erzeugte Signal fOUT wird auf der Grundlage eines Werts bei einem Teilungswertregister 25 durch einen Frequenzteiler 24 in der Frequenz geteilt, und das resultierende Signal wird als das Signal fv zu dem Phasenvergleicher 21 zurückgeführt. Durch Übernehmen dieser Anordnung kann das gewünschte Frequenzsignal fOUT (das in Übereinstimmung mit dem Wert in dem Register 25 frequenz-multipliziert worden ist) auf der Grundlage des Bezugssignals (horizontales Synchronisiersignal HD) von dem spannungs-gesteuerten Oszillator 23 erhalten werden.
• Es sollte beachtet werden, daß der Teilungswert in dem Register 25 zu Beginn gesetzt wird. Das Einstellverfahren ist dazu da, durch die Zentraleinheit (CPU) 170 der Steuereinrichtung 17 den Wert über eine Signalleitung 26 zu schreiben. Der Teilungswert, der in das Register 25 geschrieben worden ist, wird auf der Grundlage des Signals fv gesteuert. Wenn das Signal fv zu logisch "Null" wird, wird der Teilungswert in dem Register 25 über eine Signalleitung 27 nochmals in den Teiler 24 geschrieben. Der Frequenzteiler 24 teilt das Ausgabesignal fOUT (das einem Vielfachen des horizontalen Synchronisiersignals HD entspricht) des spannungs-gesteuerten Oszillators 23 durch den vorgeschriebenen Teilungswert in der Frequenz und gibt das Signal fv als Ergebnis aus. Danach vergleicht der Phasenvergleicher 21 die Frequenzen des Bezugssignals (horizontales Synchronisiersignal HD) und des Phasensignals fv und wendet eine Phasenverriegelung an. In einem Fall, in dem der Wert in dem Teilungswertregister N ist, wird folglich die Frequenz des Ausgabesignals fOUT von dem spannungsgesteuerten Oszillator 23 bei einer Frequenz, die N-mal die Frequenz des Bezugssignals (horizontales Synchronisiersignal HD) ist, festgehalten.
• Fig. 3 ist ein Blockschaltbild zum Veranschaulichen des Aufbaus des Phasenregelkreises (PLL-Schaltung) 41 gemäß einem Ausführungsbeispiel der vorliegenden Erfindung. In einem Fall, in dem das horizontale Synchronisiersignal HD während der Zeit, in der sich ein vertikales Synchronisiersignal VD auf einem niedrigen Pegel befindet (d. h., bei Austastintervallen), ausgegeben wird, und in dem außerdem die Periode des horizontalen Synchronisiersignals kurz ist, wird das Frequenzteilungsverhältnis in Abhängigkeit von dem Pegel des vertikalen Synchronisiersignals VD umgeschaltet, um auf eine Änderung bei der Frequenz des horizontalen Synchronisiersignals HD zu reagieren, um eine Phasenverschiebung bei dem Phasenvergleicher 21 zu verhindern.
• In Fig. 3 setzt die Steuereinrichtung 17 über Signalleitungen 33 und 34 Frequenzteilungswerte T1, T2 in Frequenzteilungswertregistern 31 bzw. 32, wenn von der Energieversorgung Energie zugeführt wird. Ausgabesignalleitungen 35 und 36 dieser Register 31 und 32 werden mit einem Wähler 26 verbunden. Der Wähler 26 wählt das Signal auf der Signalleitung 35 oder 36 in Abhängigkeit von einem Steuersignal (vertikales Synchronisiersignal VD) und überträgt das Signal über die Signalleitung 37 zu dem Frequenzteiler 24. Wenn zum Beispiel das Steuersignal (vertikales Synchronisiersignal VD) auf logisch "Eins" ist, wird der Frequenzteilungswert T1 in dem Register 31 über die Signalleitung 35 und den Wähler 26 zu der Signalleitung 37 übertragen, wodurch der Frequenzteilungswert T1 in dem Frequenzteiler 24 gesetzt wird. Wenn das Steuersignal (vertikales Synchronisiersignal VD) auf logisch "Null" ist (das Austastintervall), wird der Frequenzwert T2 (T2 > T1) in Register 32 ausgewählt und über die Signalleitung 37 in dem Frequenzteiler 24 gesetzt.
• Die Funktion des Phasenregelkreises (PLL-Schaltung) 41, wie in Fig. 3 gezeigt, ist grundlegend die gleiche wie die der vorstehend beschriebenen und in Fig. 2 gezeigten Schaltung. Bei dem Phasenregelkreis (PLL-Schaltung) von Fig. 3 jedoch werden die zwei Frequenzteilungswerte (T1, T2) im voraus gespeichert und die zwei Werte werden in Abhängigkeit von dem Pegel des Steuer signals (vertikales Synchronisiersignal VD) wechselseitig geschaltet. Gleichzeitig wird ein Halteschalter 20 lediglich in einem Intervall ausgeschaltet (geöffnet), in dem das vertikale Synchronisiersignal VD sich auf logisch "Null" befindet (das Austastintervall), woraufhin das Ausgabesignal des Phasenvergleichers 21 nicht zu dem Tiefpaßfilter 22, der die nächste Stufe ist, übertragen wird. In dem Austastintervall wird daher der Pegel des von dem Tiefpaßfilter 22 zu dem spannungs-gesteuerten Oszillator (VCO) 23 übertragenen Signals auf dem Signalpegel gehalten, der unmittelbar vor dem Öffnen des Halteschalters 20 vorherrschte. (Dies ist der Haltezustand). Mit anderen Worten, selbst in dem Haltezustand kommt es nicht zu einem Schwanken des zu dem System geführten Taktsignals fouT, da die Eingabe in den Steueranschluß des spannungs-gesteuerten Oszillators 3 konstant ist. Das Taktsignal fOUT kann somit stabil zugeführt werden.
• Fig. 4 ist ein Zeitablaufdiagramm zum Veranschaulichen des Zeitablaufs der in Fig. 3 gezeigten Schaltung. Das Zeitablaufdiagramm zeigt den Zeitablauf zum Schalten zwischen den Frequenzteilungswerten T1 und T2.
• Der Phasenregelkreis (PLL-Schaltung) 41 arbeitet bei einer Periode t1, wenn der Signalpegel des Steuersignals (vertikales Synchronisiersignal VD) auf logisch "Eins" ist (entspricht einem Intervall 1 in Fig. 4), und bei einer Periode t2, wenn der Signalpegel des Steuersignals (vertikales Synchronisiersignal VD) auf logisch "Null" ist (entspricht Intervall 2 in Fig. 4). Der Zeitpunkt, zu dem der Frequenzteilungswert T1 oder T2 von dem Frequenzteilungsregister 31 oder 32 in den Frequenzteiler 24 geladen wird, ist der, bei dem der Signalpegel des Signals fv auf logisch "Null" ist. Dabei wird das horizontale Synchronisiersignal HD bei der Periode t1 ausgegeben, wenn sich das vertikale Synchronisiersignal VD auf dem hohen Pegel (logisch "Eins") befindet, und bei einer Periode t10 (t10 < t1), wenn sich das vertikale Synchronisiersignal VD auf dem niedrigen Pegel (logisch "Null") befindet.
• Falls sich der Signalpegel des Steuersignals (vertikales Synchronisiersignal VD) auf logisch "Eins" befindet, überträgt der Halteschalter 20 das Ausgabesignal des Phasenvergleichers 21 zu dem Tiefpaßfilter 22. Gleichzeitig gibt der Frequenzteiler 24 das Signal fv aus, dessen Frequenz gemäß dem Frequenzteilungswert T1 ein Vielfaches der Frequenz des Signals fOUT ist, da der Wert T1 in dem Frequenzteilungswertregister 31 durch den Wähler 26 ausgewählt worden ist. Wenn das Signal fv in diesem Intervall zu logisch "Eins" wird, wird der durch den Wähler 26 ausgewählte Frequenzteilungswert T1 (Periode t1) nochmals in den Frequenzteiler 24 geladen.
• Falls im Gegenteil der Signalpegel des Steuersignals (vertikales Synchronisiersignal VD) auf logisch "Null" ist, dann wird der Halteschalter 20 ausgeschaltet, sodaß das Ausgabesignal des Phasenvergleichers 21 nicht zu dem Tiefpaßfilter 22 übertragen wird. Stattdessen wird der von dem Schalter 20 gehaltene Wert ausgegeben. Folglich nimmt die Ausgabe des Tiefpaßfilters 22 den Haltezustand ein. Somit wird der Signalpegel, der vor einem Ausschalten des Halteschalters 20 vorherrschte, an dem spannungsgesteuerten Oszillator 23 angelegt gehalten. Die Frequenz des Signals fOUT ändert sich nicht und das Signal fOUT mit stabilisierter Frequenz wird fortwährend ausgegeben. Zu diesem Zeitpunkt wählt der Wähler 26 den Frequenzteilungswert T2 (Periode t2) des Registers 32 aus und überträgt den Wert T2 zu dem Frequenzteiler 24. Somit werden die Frequenzteilungswerte T1 und T2 in Übereinstimmung mit dem Signalpegel des Steuersignals (vertikales Synchronisiersignal VD) gesetzt und der Phasenregelkreis (PLL- Schaltung) 41 arbeitet in Abhängigkeit von diesem Frequenzteilungswert.
• Der Grund für ein Umschalten des Frequenzteilungswerts des Frequenzteilers 24 von T1 nach T2, wenn das vertikale Synchronisiersignal VD sich in dem Aus-Intervall (Intervall 2) befindet, ist der, daß er so einzurichten ist, daß durch Ändern der Frequenz des Signals fv in Übereinstimmung mit der Frequenz t10 des horizontalen Synchronisiersignals HD in dem Intervall 2 die Aus gabe des Phasenvergleichers 21 in Intervall hinsichtlich Intervall 1 nicht stark schwankt. Folglich schwankt die Ausgabe des Phasenvergleichers 21 selbst dann nicht, wenn das Intervall zu dem Intervall 1 zurückkehrt. Dies bedeutet, daß die Frequenz des Taktsignals fOUT nicht gestört wird.
• Fig. 5 ist ein Blockschaltbild zum Veranschaulichen des Aufbaus des Phasenregelkreises (PLL-Schaltung) bei der Anzeigesteuereinrichtung gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung. Fig. 6 ist ein Zeitablaufdiagramm mit der Funktion des Phasenregelkreises (PLL-Schaltung). Es sollte beachtet werden, daß zu vorangehenden Figuren identische Komponenten mit den gleichen Bezugszeichen bezeichnet sind und nicht nochmals beschrieben werden.
• Das horizontale Synchronisiersignal HD ist ein Eingabebezugssignal und das Signal fv ist ein Signal, das durch Frequenzteilen der Ausgabe fOUT des spannungs-gesteuerten Oszillators 23 mittels des Frequenzteilers 24 erhalten wird. Das Signal fv ist im Grunde genommen ein Signal mit der gleichen Frequenz wie das Eingabebezugssignal (horizontales Synchronisiersignal HD). Der Halteschalter 20 überträgt das Ausgabesignal des Phasenvergleichers 21 zu dem Tiefpaßfilter 22 oder unterbricht die Zuführung dieses Signals. Das Ausgabesignal von dem Phasenvergleicher 21 wird zu dem Tiefpaßfilter 22 geführt, wenn das Steuersignal (vertikales Synchronisiersignal VD) auf logisch "Eins" ist, und wird von dem Tiefpaßfilter 22 getrennt, wenn das Steuersignal VD auf logisch "Null" ist. Dies ist das gleiche wie bei den vorangehenden Ausführungsbeispielen.
• Der Frequenzteilungswert (T1) in einem Register (REG1) 50 wird über eine Signalleitung 52 in den Frequenzteiler 24 geladen, wenn der Signalpegel des Steuersignals (vertikales Synchronisiersignal VD) sich im Intervall logisch "Eins" befindet. Der Ladezeitpunkt ist das Intervall, in dem sich das Signal fv auf logisch "Null" befindet. Wenn das Steuersignal (vertikales Synchronisiersignal VD) auf logisch "Null" ist, wird der in einem Register (REG2) 51 gespeicherte zweite Frequenzteilungswert T2 über eine Signalleitung 53 in das Register 50 geladen. Der Ladezeitpunkt wird durch ein Zwischenspeichersignal (LAT) 44, das durch die Steuereinrichtung 17 ausgegeben wird, gesteuert.
• Über die Signalleitung 52 wird danach der Frequenzteilungswert (T2) in den Frequenzteiler 24 geladen und gleichzeitig wird über eine Datenleitung (DATA) 45 der Frequenzteilungswert T1 von der Steuereinrichtung 17 in das Register 51 geschrieben. Der Frequenzteilungswert T1 in Register 51 wird durch das Zwischenspeichersignal (LAT) 44 von der Steuereinrichtung 17 in das Register 50 verschoben, wenn sich das Steuersignal (vertikales Synchronisiersignal VD) von logisch "Null" auf logisch "Eins" ändert. Somit wird der nächste Frequenzteilungswert im voraus immer in dem Register 51 gesetzt und der Frequenzteilungswert wird in Abhängigkeit von dem Signalpegel des Steuersignals (vertikales Synchronisiersignal VD) gesteuert, um dadurch einen stabilen Betrieb des Phasenregelkreises (PLL-Schaltung) zu ermöglichen.
• In dem Zeitablaufdiagramm von Fig. 6 mit dem Betrieb der Schaltung aus Fig. 5 ist vorausgesetzt, daß die Phase des Eingabebezugssignals (horizontales Synchronisiersignal HD) und die Phase des Signals fv, dessen Phase mit der des Bezugssignals verglichen wird, übereinstimmen (der festgehaltene Zustand). Wenn das Signal fv in einem Intervall, in dem der Pegel des Steuersignals (vertikales Synchronisiersignal VD) auf logisch "Eins" ist, auf logisch "Null" ist, wird der Frequenzteilungswert T1 aus dem Register 50 in dem Frequenzteiler 24 gesetzt. Weiter wird der Frequenzteilungswert T2, der in dem Intervall zu setzen ist, in dem das Steuersignal (vertikales Synchronisiersignal VD) auf logisch "Null" ist, im voraus in dem Register 51 gesetzt.
• Die Steuereinrichtung 17 überwacht den Signalpegel des Steuersignals (vertikales Synchronisiersignal VD) zu allen Zeiten. Wenn sich der Pegel des Signals VD von logisch "Eins" auf logisch "Null" ändert, gibt die Steuereinrichtung 17 das Zwischenspeichersignal 44 aus. Über die Signalleitung 53 wird folglich der Frequenzteilungswert T2 in Register 51 in das Register 50 geladen. Gleichzeitig setzt die Steuereinrichtung 17 den Frequenzteilungswert T1 über die Datenleitung 45 in dem Register 51.
• Der Frequenzteilungswert T1 ist ein Frequenzteilungswert (T1) zum Betreiben des Phasenregelkreises (PLL-Schaltung) 41 in dem Intervall, in dem der Signalpegel des Steuersignals (vertikales Synchronisiersignal VD) auf logisch "Eins" ist, genauso, wie bei den vorstehend beschriebenen Ausführungsbeispielen. Somit wird der Phasenregelkreis (PLL-Schaltung) 41 bei Periode t2 in dem Intervall, in dem der Signalpegel des Steuersignals (vertikales Synchronisiersignal VD) auf logisch "Null" ist, und bei der Periode t1, wenn der Signalpegel des Steuersignals (vertikales Synchronisiersignal VD) auf logisch "Eins" ist, betrieben.
• Fig. 7 ist ein Flußdiagramm mit dem Vorgang zum Einstellen von Daten in den Registern 50 und 51 durch die Steuereinrichtung 17 der Anzeigesteuereinrichtung 1 dieses Ausführungsbeispiels. Das Steuerprogramm zum Ausführen dieser Verarbeitung ist in dem Nur- Lesespeicher (ROM) 171 gespeichert.
• In Schritt S1 wird zuerst bestimmt, ob sich das vertikale Synchronisiersignal (VD) von logisch "Eins" (der hohe Pegel) auf logisch "Null" (der niedrige Pegel) geändert hat. Falls die Entscheidung "JA" lautet, geht das Programm weiter zu Schritt S2, bei dem das Zwischenspeichersignal (LAT) 44 ausgegeben und der in dem Register (REG2) 51 gespeicherte Frequenzteilungswert (T2) in dem Register (REG1) 50 gesetzt wird. Folglich ändert sich der Frequenzteilungswert des Frequenzteilers 24 bei dem Übergang des nächsten Signals fv in den negativen Bereich auf T2. Das Programm geht dann weiter zu Schritt S3, bei dem der Frequenzteilungswert (T2), der vorherrscht, wenn die Anzeige leer ist, in dem Register 51 gesetzt wird.
• In Schritt S4 wird als nächstes bestimmt, ob sich das vertikale Synchronisiersignal (VD) von dem niedrigen Pegel in den hohen Pegel geändert hat. Falls die Entscheidung "JA" lautet, geht das Programm weiter zu Schritt S5, bei dem das Zwischenspeichersignal 44 ausgegeben und der in dem Register 51 gespeicherte Frequenzteilungswert (T1) in dem Register (REG1) 50 gesetzt wird. Das Programm geht dann weiter zu Schritt S6, bei dem der Frequenzteilungswert (T2), der vorherrscht, wenn die Anzeige leer ist, in dem Register 51 gesetzt wird.
• In Übereinstimmung mit diesem Ausführungsbeispiel, wie vorstehend beschrieben, werden, wenn ein Phasenregelkreis (PLL-Schaltung) betrieben wird, Frequenzteilungswerte entsprechend jeweiligen Frequenzen bereitgestellt, sodaß selbst bei einer Änderung der Frequenz des Bezugssignals ein stärkeres Flackern oder ein nicht-festgehaltener Zustand, welches Probleme in Zusammenhang mit Phasenregelkreisen (PLL-Schaltungen) sind, verhindert werden können. Dies macht einen Betrieb des Systems in einem stabilen Zustand möglich.
• Die vorliegende Erfindung kann bei einem System, das durch eine Vielzahl von Vorrichtungen aufgebaut ist, oder bei einer Einrichtung mit einer einzigen Vorrichtung angewendet werden. Weiterhin ist es selbstverständlich, daß die Einrichtung auch in einem Fall anwendbar ist, in dem die Aufgabe der Erfindung durch Zuführen eines Programms zu einem System oder einer Einrichtung erfüllt wird.
• In Übereinstimmung mit der vorliegenden Erfindung, wie vorstehend beschrieben, kann somit ein Anzeigetakt, der hinsichtlich einer Frequenzschwankung stabil ist, selbst in Fällen erzeugt werden, in denen das Bezugssignal mit einer Vielzahl von Frequenzen ausgegeben wird.
• Es ist verständlich, daß die Erfindung nicht auf die bestimmten Ausführungsbeispiele beschränkt ist, sondern bei vielen verschiedenen Ausführungsbeispielen angewendet werden kann, ohne vom Schutzbereich abzuweichen, unter den Ausnahmen, wie sie in den angehängten Patentansprüchen definiert sind.

Claims (6)

1. Anzeigesteuereinrichtung zum Erzeugen eines Anzeigetaktsignals (fOUT), das einem Videosignal entspricht, aus einem Bezugssignal (HD), mit:

einer Frequenzteilungseinrichtung (24) zum Teilen einer Frequenz des Anzeigetaktsignals (fOUT) in Abhängigkeit von einem Frequenzteilungswert (T1, T2), und zum Erzeugen eines frequenz-geteilten Signals (fv);

einer Vergleichereinrichtung (21) zum Vergleichen des frequenzgeteilten Signals (fv) mit dem Bezugssignal (HD), und zum Ausgeben eines Spannungssignals mit einem Spannungspegel gemäß einem Vergleichsergebnis; und mit

einer Filtereinrichtung (22) zum Durchlassen von vorbestimmten Frequenzkomponenten eines Eingabespannungssignals zu einer Takterzeugungseinrichtung (23); und mit

der Takterzeugungseinrichtung (23) zum Erzeugen des Anzeigetaktsignals auf der Grundlage des Signals von der Filtereinrichtung (22),

gekennzeichnet durch

eine Speichereinrichtung (31, 32) zum Speichern von zumindest zwei verschiedenen Frequenzteilungswerten (T1, T2);

eine Auswahleinrichtung (26) zum Auswählen von einem (T2) der in der Speichereinrichtung (32) gespeicherten Frequenzteilungswerte in einem Austastintervall des Videosignals, und zum Auswählen von einem anderen einen (T1) der Frequenzteilungswerte in anderen Intervallen als dem Austastintervall; und durch

eine Halteeinrichtung (20), die zwischen der Vergleichereinrichtung (21) und der Filtereinrichtung (22) gebildet ist, zum Unterbrechen, um das von der Vergleichereinrichtung (21) ausgegebene Spannungssignal auszugeben, und zum Ausgeben eines Spannungssignals, das vor dem Austastintervall gehalten wurde, zu der Filtereinrichtung (22) in dem Austastintervall.

2. Einrichtung nach Anspruch 1, dadurch gekennzeichnet, daß das Bezugssignal ein horizontales Synchronisiersignal (HD) ist.

3. Einrichtung nach Anspruch 1, gekennzeichnet durch eine Glättungseinrichtung zum Glätten eines Ausgabespannungspegels des Spannungssignals von der Vergleichereinrichtung (21).

4. Verfahren zum Erzeugen eines Anzeigetaktsignals, das einem Videosignal entspricht, aus einem Bezugssignal, mit den Schritten:

Teilen einer Frequenz des Anzeigetaktsignals (fout) in Abhängigkeit von einem Frequenzteilungswert (T1, T2), und Erzeugen eines frequenz-geteilten Signals (fv);

Vergleichen des frequenz-geteilten Signals (fv) mit dem Bezugssignal (HD), und Ausgeben eines Spannungssignals mit einem Spannungspegel gemäß einem Vergleichsergebnis;

Durchlassen von vorbestimmten Frequenzkomponenten eines Eingabespannungssignals; und

Erzeugen des Anzeigetaktsignals (fout) auf der Grundlage des bei dem Durchlaßschritt durchgelassenen Signals;

gekennzeichnet durch

Speichern von zumindest zwei verschiedenen Frequenzteilungswerten (T1, T2) in einem Speicher (31, 32);

Auswählen von einem (T2) der in dem Speicher (32) gespeicherten Frequenzteilungswerte in einem Austastintervall des Videosignals, und Auswählen von einem anderen einen (T1) der Frequenzteilungswerte in anderen Intervallen als dem Austastintervall; und durch

Unterbrechen, um das bei dem Vergleichsschritt ausgegebene Spannungssignal auszugeben, und Ausgeben eines Spannungssignals, das vor dem Austastintervall gehaltene wurde, in dem Austastintervall.

5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß das Bezugssignal ein horizontales Synchronisiersignal (HD) ist.

6. Verfahren nach Anspruch 4, gekennzeichnet durch den Schritt zum Glätten eines Ausgabespannungspegels des bei dem Vergleichsschritt ausgegebenen Spannungssignals.