JP2537013B2 - 液晶表示装置用のドット・クロック生成装置 - Google Patents
液晶表示装置用のドット・クロック生成装置Info
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- 239000003990 capacitor Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 239000003607 modifier Substances 0.000 description 2
- 239000000919 ceramic Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/003—Details of a display terminal, the details relating to the control arrangement of the display terminal and to the interfaces thereto
- G09G5/006—Details of the interface to the display terminal
- G09G5/008—Clock recovery
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/07—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop using several loops, e.g. for redundant clock signal generation
-
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- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/04—Synchronising
- H04N5/12—Devices in which the synchronising signals are only operative if a phase difference occurs between synchronising and synchronised scanning devices, e.g. flywheel synchronising
- H04N5/126—Devices in which the synchronising signals are only operative if a phase difference occurs between synchronising and synchronised scanning devices, e.g. flywheel synchronising whereby the synchronisation signal indirectly commands a frequency generator
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Description
【0001】
【産業上の利用分野】この発明は液晶表示装置のドット
・クロック生成装置に関し、とくに同期信号からドット
・クロックをスキュー少なく生成できるようにしたもの
である。
・クロック生成装置に関し、とくに同期信号からドット
・クロックをスキュー少なく生成できるようにしたもの
である。
【0002】
【従来の技術】パーソナル・コンピュータのモニタとし
て現在CRT(陰極線管)が多く用いられており、パー
ソナル・コンピュータとCRTとのインターフェースも
CRT固有のものとなっている。具体的にはR、G、B
のアナログ信号と、垂直同期信号、水平同期信号がパー
ソナル・コンピュータ本体で生成され、CRTに供給さ
れるようになっている。ところでこのようなインターフ
ェースを採用するコンピュータ・システムにおいて、C
RTに換え、液晶表示装置を用いる場合には、液晶表示
装置側でドット・クロックを新たに生成する必要があ
る。すなわち液晶表示装置ではドット・タイミング(ド
ット・クロック)ごとにR、G、Bのデジタル信号を受
け取って、この信号に基づいて液晶パネルを表示駆動す
る必要がある。上述のCRTのインターフェースでは、
パーソナル・コンピュータ本体からは、アナログRGB
信号と同期信号しか出力されないので、同期信号からド
ット・クロックを生成し、このクロックのタイミングで
アナログRGB信号をA/D変換し、デジタルRGB信
号を生成する必要がある。
て現在CRT(陰極線管)が多く用いられており、パー
ソナル・コンピュータとCRTとのインターフェースも
CRT固有のものとなっている。具体的にはR、G、B
のアナログ信号と、垂直同期信号、水平同期信号がパー
ソナル・コンピュータ本体で生成され、CRTに供給さ
れるようになっている。ところでこのようなインターフ
ェースを採用するコンピュータ・システムにおいて、C
RTに換え、液晶表示装置を用いる場合には、液晶表示
装置側でドット・クロックを新たに生成する必要があ
る。すなわち液晶表示装置ではドット・タイミング(ド
ット・クロック)ごとにR、G、Bのデジタル信号を受
け取って、この信号に基づいて液晶パネルを表示駆動す
る必要がある。上述のCRTのインターフェースでは、
パーソナル・コンピュータ本体からは、アナログRGB
信号と同期信号しか出力されないので、同期信号からド
ット・クロックを生成し、このクロックのタイミングで
アナログRGB信号をA/D変換し、デジタルRGB信
号を生成する必要がある。
【0003】同期信号(具体的には水平同期信号)から
ドット・クロックを生成するには図1のようなPLL
(フェイズ・ロックド・ループ)回路を用いればよい。
図1において、位相比較器11には水平同期信号および
分周器12の出力が入力されている。位相比較器11の
比較出力(正、負)はフィルタ13およびコンデンサ1
4を介してVCO(電圧制御発振器)15に入力されて
いる。そしてVCO15の出力がドット・クロックとし
て出力されるとともに、分周器12に帰還される。分周
器12の分周率を1/Nとすると水平同期信号のN倍の
周波数のドット・クロックが出力される。
ドット・クロックを生成するには図1のようなPLL
(フェイズ・ロックド・ループ)回路を用いればよい。
図1において、位相比較器11には水平同期信号および
分周器12の出力が入力されている。位相比較器11の
比較出力(正、負)はフィルタ13およびコンデンサ1
4を介してVCO(電圧制御発振器)15に入力されて
いる。そしてVCO15の出力がドット・クロックとし
て出力されるとともに、分周器12に帰還される。分周
器12の分周率を1/Nとすると水平同期信号のN倍の
周波数のドット・クロックが出力される。
【0004】ところでこのような従来の構成において
は、水平同期信号自体のジッター、水平同期信号のジッ
ター間のビート、電源ノイズのVCO15への回り込み
により、ドット・クロックにジッターが生じて、画面が
乱れるという問題が生じてしまう。
は、水平同期信号自体のジッター、水平同期信号のジッ
ター間のビート、電源ノイズのVCO15への回り込み
により、ドット・クロックにジッターが生じて、画面が
乱れるという問題が生じてしまう。
【0005】また、このような構成では分周器12から
生じるノイズがコンデンサ14の両端電圧に重畳し、液
晶表示に必要な安定したドット・クロックを生成するこ
とが困難である。すなわち分周器12の位相が水平同期
信号より遅れている場合には(クロック周波数が小さす
ぎる場合)、図2(a)に示すようにコンデンサ14の
電圧が増加し、クロック周波数を大きくして補正する。
他方分周器12の位相が水平同期信号より進んでいる場
合(クロック周波数が大きすぎる場合)には図2(b)
に示すようにコンデンサ14の電圧が減少しクロック周
波数を小さくして補正する。ところでこのコンデンサ1
4の電圧には分周器12からのノイズが重畳しやすく、
クロック周波数をスキューさせてしまい、画面が乱れて
しまう。
生じるノイズがコンデンサ14の両端電圧に重畳し、液
晶表示に必要な安定したドット・クロックを生成するこ
とが困難である。すなわち分周器12の位相が水平同期
信号より遅れている場合には(クロック周波数が小さす
ぎる場合)、図2(a)に示すようにコンデンサ14の
電圧が増加し、クロック周波数を大きくして補正する。
他方分周器12の位相が水平同期信号より進んでいる場
合(クロック周波数が大きすぎる場合)には図2(b)
に示すようにコンデンサ14の電圧が減少しクロック周
波数を小さくして補正する。ところでこのコンデンサ1
4の電圧には分周器12からのノイズが重畳しやすく、
クロック周波数をスキューさせてしまい、画面が乱れて
しまう。
【0006】
【発明が解決しようとする課題】この発明は以上の事情
を考慮してなされたものであり、スキューの少ないドッ
ト・クロックを水平同期信号から生成できるPLL機構
を提供することを目的としている。
を考慮してなされたものであり、スキューの少ないドッ
ト・クロックを水平同期信号から生成できるPLL機構
を提供することを目的としている。
【0007】
【課題を解決するための手段】この発明では、以上の目
的を達成するために、PLLの機能を3つに分けてい
る。1つ目は、特定の周波数を得る手段である。この手
段は、ラッチ型のDAC(デジタル・アナログ変換器)
からVCOに電圧を供給するようにして構成される。最
終的に生成されたドット・クロックから水平同期信号を
逆算出し、この算出した水平同期信号と実際の水平同期
信号との間の誤差に基づいてDACの値を増減する。こ
の増減による補正は、たとえば垂直同期のタイミングで
行う。2つ目は、同期を取る手段である。実際の水平同
期信号とドット・クロックとの位相の間の誤差に応じた
信号を、DACからの信号に加算し、ドット・クロック
の位相を制御するようにする。3つ目は、さきの所定の
周波数の信号に基づいてドット・クロックを生成するP
LL手段である。
的を達成するために、PLLの機能を3つに分けてい
る。1つ目は、特定の周波数を得る手段である。この手
段は、ラッチ型のDAC(デジタル・アナログ変換器)
からVCOに電圧を供給するようにして構成される。最
終的に生成されたドット・クロックから水平同期信号を
逆算出し、この算出した水平同期信号と実際の水平同期
信号との間の誤差に基づいてDACの値を増減する。こ
の増減による補正は、たとえば垂直同期のタイミングで
行う。2つ目は、同期を取る手段である。実際の水平同
期信号とドット・クロックとの位相の間の誤差に応じた
信号を、DACからの信号に加算し、ドット・クロック
の位相を制御するようにする。3つ目は、さきの所定の
周波数の信号に基づいてドット・クロックを生成するP
LL手段である。
【0008】
【実施例】以下この発明の1実施例について図面を参照
して説明する。図3は、この実施例の全体構成を示すも
ので、この図において、端子21、22、23、24お
よび25にパーソナル・コンピュータ(処理装置)から
垂直同期信号、水平同期信号およびR、G、Bのビデオ
信号がそれぞれ供給される。これらの信号は、LCDコ
ントローラ26に供給され、このLCDコントローラ2
6によりLCDモジュール27用のR、G、Bのデジタ
ル・ビデオ信号その他のコントロール信号が生成され、
LCDモジュール27に供給される。LCDコントロー
ラ26には上述の信号のほかにドット・クロック発生器
28からドット・クロックが供給される。
して説明する。図3は、この実施例の全体構成を示すも
ので、この図において、端子21、22、23、24お
よび25にパーソナル・コンピュータ(処理装置)から
垂直同期信号、水平同期信号およびR、G、Bのビデオ
信号がそれぞれ供給される。これらの信号は、LCDコ
ントローラ26に供給され、このLCDコントローラ2
6によりLCDモジュール27用のR、G、Bのデジタ
ル・ビデオ信号その他のコントロール信号が生成され、
LCDモジュール27に供給される。LCDコントロー
ラ26には上述の信号のほかにドット・クロック発生器
28からドット・クロックが供給される。
【0009】ドット・クロック発生器28は、垂直同期
信号、水平同期信号等から50〜80MHzの範囲で可
変可能なドット・クロックを生成するものである。ドッ
ト・クロックはさきに述べたように、ドットすなわちピ
クセルごとにデジタル・ビデオ信号を生成するために用
いるものである。
信号、水平同期信号等から50〜80MHzの範囲で可
変可能なドット・クロックを生成するものである。ドッ
ト・クロックはさきに述べたように、ドットすなわちピ
クセルごとにデジタル・ビデオ信号を生成するために用
いるものである。
【0010】ドット・クロック発生器28は、基準電圧
発生器29および基準クロック用電圧制御発振器30を
有している。この電圧制御発振器30は、セラミック共
振器を具備し、基準電圧発生器30からの基準電圧に基
づいて中心周波数が2MHzの基準クロックを発生する
この基準クロックは内部PLL回路31に供給され、内
部PLL回路31はプログラム分周器32の分周率に応
じてたとえば50〜80MHzのドット・クロックを生
成するようになっている。
発生器29および基準クロック用電圧制御発振器30を
有している。この電圧制御発振器30は、セラミック共
振器を具備し、基準電圧発生器30からの基準電圧に基
づいて中心周波数が2MHzの基準クロックを発生する
この基準クロックは内部PLL回路31に供給され、内
部PLL回路31はプログラム分周器32の分周率に応
じてたとえば50〜80MHzのドット・クロックを生
成するようになっている。
【0011】このドット・クロックはLCDコントロー
ラ26に供給されるとともに、水平同期信号発生器33
に供給され、水平同期信号発生器33はドット・クロッ
クの周波数に応じてドット・クロックを計数し、水平同
期信号を発生する。ここで生成された水平同期信号は水
平同期信号比較器34に供給される。この比較器34に
は、水平同期信号スキュー発生器35を介して端子22
からの水平同期信号が供給され、両者の位相を比較する
ようになっている。位相誤差信号は電圧制御発振器30
および基準電圧修正器36に供給される。電圧制御発振
器30は水平周期で誤差信号を受け取って、基準クロッ
クの位相が水平同期信号に揃うようにする。また基準電
圧修正器36は垂直周期で誤差信号を受け取って基準電
圧発生器29自体を制御し、垂直周期で基準クロックが
実際の水平同期信号と整合するようにしている。
ラ26に供給されるとともに、水平同期信号発生器33
に供給され、水平同期信号発生器33はドット・クロッ
クの周波数に応じてドット・クロックを計数し、水平同
期信号を発生する。ここで生成された水平同期信号は水
平同期信号比較器34に供給される。この比較器34に
は、水平同期信号スキュー発生器35を介して端子22
からの水平同期信号が供給され、両者の位相を比較する
ようになっている。位相誤差信号は電圧制御発振器30
および基準電圧修正器36に供給される。電圧制御発振
器30は水平周期で誤差信号を受け取って、基準クロッ
クの位相が水平同期信号に揃うようにする。また基準電
圧修正器36は垂直周期で誤差信号を受け取って基準電
圧発生器29自体を制御し、垂直周期で基準クロックが
実際の水平同期信号と整合するようにしている。
【0012】図4は図3の実施例の要部をより具体的に
示すものである。この図において図4と対応する箇所に
は対応する符号を付した。図4に示すように基準電圧発
生器29はラッチ型のデジタル・アナログ変換器(DA
C)で構成され、抵抗を介して電圧制御発振器30に基
準電圧を供給している。基準電圧修正器36は、垂直周
期で、水平同期信号比較器34からの正負の誤差信号に
応じて所定数たとえば1だけDACのラッチ・データを
増分または減分し、基準電圧の補正を行う。またこの正
負の誤差信号は水平周期でそれぞれ抵抗およびコンデン
サの直列回路41、42を介して基準電圧に加算され、
この結果電圧制御発振器30の位相が水平信号に揃うよ
うにされる。
示すものである。この図において図4と対応する箇所に
は対応する符号を付した。図4に示すように基準電圧発
生器29はラッチ型のデジタル・アナログ変換器(DA
C)で構成され、抵抗を介して電圧制御発振器30に基
準電圧を供給している。基準電圧修正器36は、垂直周
期で、水平同期信号比較器34からの正負の誤差信号に
応じて所定数たとえば1だけDACのラッチ・データを
増分または減分し、基準電圧の補正を行う。またこの正
負の誤差信号は水平周期でそれぞれ抵抗およびコンデン
サの直列回路41、42を介して基準電圧に加算され、
この結果電圧制御発振器30の位相が水平信号に揃うよ
うにされる。
【0013】また内部PLL31は1/8分周器37
と、位相比較器38と、ローパス・フィルタ39と、電
圧制御発振器40とからなっている。分周器37からの
約250KHzの信号はプログラム分周器32からの信
号と位相比較器38で比較され、約250KHZの間隔
でドット・クロックの周波数なし位相の補正が行われ
る。
と、位相比較器38と、ローパス・フィルタ39と、電
圧制御発振器40とからなっている。分周器37からの
約250KHzの信号はプログラム分周器32からの信
号と位相比較器38で比較され、約250KHZの間隔
でドット・クロックの周波数なし位相の補正が行われ
る。
【0014】この構成によれば、垂直周期で基準電圧を
設定しているので、水平同期信号のジッター等があって
も基準クロックを安定させることができる。また基準ク
ロックの周波数を広い範囲で可変させる必要がなく、共
振器を用いた電圧制御発振器30を用いることができる
ので、発振を安定化させることができる。
設定しているので、水平同期信号のジッター等があって
も基準クロックを安定させることができる。また基準ク
ロックの周波数を広い範囲で可変させる必要がなく、共
振器を用いた電圧制御発振器30を用いることができる
ので、発振を安定化させることができる。
【0015】また水平周期で水平同期信号とドット・ク
ロック(ドット・クロックから生成した水平同期信号)
との位相誤差に応じて、電圧制御発振器30の入力電圧
を微調整しているので、垂直同期信号に正確にロックし
たドット・クロックを得ることができる。
ロック(ドット・クロックから生成した水平同期信号)
との位相誤差に応じて、電圧制御発振器30の入力電圧
を微調整しているので、垂直同期信号に正確にロックし
たドット・クロックを得ることができる。
【0016】さらに内部PLL31は安定した基準電圧
を分周するだけであり、この内部PLL31に加わる外
乱によるドット・クロックのスキューは極めて小さいも
のとなる。とくに内部PLL31の位相比較器38の比
較周期(たとえば図4では250KHz)が短いので、
この短い周期でドット・クロックのスキューを補正で
き、スキューが小さくて済むだけでなく、長い期間(従
来のように水平周期で位相誤差を補正する場合には水平
周期)スキューが累積するという問題も解決される。さ
らにPLLのフィードバックによる補正には、数回分の
誤差検出が必要であるが、この例では1/250KHz
(4マイクロ秒)の2〜3倍の期間で補正が終わり、水
平周期(31.5マイクロ秒)の2〜3倍に比べて極め
て高速に補正が行える。
を分周するだけであり、この内部PLL31に加わる外
乱によるドット・クロックのスキューは極めて小さいも
のとなる。とくに内部PLL31の位相比較器38の比
較周期(たとえば図4では250KHz)が短いので、
この短い周期でドット・クロックのスキューを補正で
き、スキューが小さくて済むだけでなく、長い期間(従
来のように水平周期で位相誤差を補正する場合には水平
周期)スキューが累積するという問題も解決される。さ
らにPLLのフィードバックによる補正には、数回分の
誤差検出が必要であるが、この例では1/250KHz
(4マイクロ秒)の2〜3倍の期間で補正が終わり、水
平周期(31.5マイクロ秒)の2〜3倍に比べて極め
て高速に補正が行える。
【0017】
【発明の効果】]以上説明したように、この発明によれ
ば、画面の乱れの原因となるドット・クロックのスキュ
ーを小さくすることができる。
ば、画面の乱れの原因となるドット・クロックのスキュ
ーを小さくすることができる。
【図1】 従来例を説明するブロック図である。
【図2】 従来例の問題点を説明する波形図である。
【図3】 この発明の実施例を示すブロック図である。
【図4】 図3の実施例の具体的な構成を示すブロック
図である。
図である。
26・・・LCDコントローラ 27・・・LCDモジュール 28・・・ドット・クロック発生器 29・・・基準電圧発生器 30・・・電圧制御発振器 31・・・内部PLL 32・・・プログラム分周器 33・・・水平同期信号発生器 34・・・水平同期信号比較器 36・・・基準電圧修正器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 西野 浩造 滋賀県野洲郡野洲町大字市三宅800番地 日本アイ・ビー・エム株式会社 野洲 事業所内 (72)発明者 石井 浩二 滋賀県野洲郡野洲町大字市三宅800番地 日本アイ・ビー・エム株式会社 野洲 事業所内
Claims (6)
- 【請求項1】 ラッチ型のデジタル・アナログ変換器か
らなる基準電圧発生手段と、 上記基準電圧発生手段からの基準電圧に基づいて発振し
て基準クロックを生成する電圧制御発振手段と、 上記基準クロックに基づいてドット・クロックを生成す
るフェイズ・ロックド・ループ回路手段と、 上記ドット・クロックから水平周期の信号を生成する手
段と、 外部から水平周期の信号を受け取る手段と、 上記ドット・クロックから生成された水平周期の信号
と、上記外部から受け取った水平周期の信号との間の位
相誤差を検出する手段と、 上記位相誤差に応じて、上記水平周期より長い第1の周
期で上記アナログ・デジタル変換器のラッチ・データを
加減する手段と、 上記位相誤差に応じて、上記第1の周期より短い第2の
周期で、上記電圧制御発振器に入力される上記基準電圧
を調整する手段とを有することを特徴とする液晶表示装
置用のドット・クロック生成装置。 - 【請求項2】 上記電圧制御発生手段が共振器を具備す
る請求項1記載の液晶表示装置用のドット・クロック生
成装置。 - 【請求項3】 上記第1の周期を垂直周期とした請求項
1または2記載の液晶表示装置用のドット・クロック生
成装置。 - 【請求項4】 上記第2の周期を水平周期とした請求項
1、2または3記載の液晶表示装置用のドット・クロッ
ク生成装置。 - 【請求項5】 上記フェイズ・ロックド・ループ回路手
段の位相比較器の基準入力には上記基準クロックに基づ
いて生成された水平周期より周期の短い信号が入力され
る請求項1、2、3、または4記載の液晶表示装置用の
ドット・クロック生成装置。 - 【請求項6】 液晶表示素子と、 アナログ・ビデオ信号および同期信号に基づいてデジタ
ル・ビデオ信号を生成し上記液晶表示素子にこのデジタ
ル・ビデオ信号を供給する表示制御手段と、 ラッチ型のデジタル・アナログ変換器からなる基準電圧
発生手段と、 上記基準電圧発生手段からの基準電圧に基づいて発振し
て基準クロックを生成する電圧制御発振手段と、 上記基準クロックに基づいてドット・クロックを生成す
るフェイズ・ロックド・ループ回路手段と、 上記ドット・クロックから水平周期の信号を生成する手
段と、 上記同期信号に基づいた水平周期の信号を受け取る手段
と、 上記ドット・クロックから生成された水平周期の信号
と、上記同期信号に基づいた水平周期の信号との間の位
相誤差を検出する手段と、 上記位相誤差に応じて、上記水平周期より長い第1の周
期で上記アナログ・デジタル変換器のラッチ・データを
加減する手段と、 上記位相誤差に応じて、上記第1の周期より短い第2の
周期で、上記電圧制御発振器に入力される上記基準電圧
を調整する手段と、 上記ドット・クロックを上記表示制御手段に供給する手
段とを有することを特徴とする液晶表示装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5245098A JP2537013B2 (ja) | 1993-09-30 | 1993-09-30 | 液晶表示装置用のドット・クロック生成装置 |
EP94307146A EP0647933A1 (en) | 1993-09-30 | 1994-09-29 | Dot clock generator for liquid crystal display device |
US08/316,310 US5479073A (en) | 1993-09-30 | 1994-09-30 | Dot clock generator for liquid crystal display device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5245098A JP2537013B2 (ja) | 1993-09-30 | 1993-09-30 | 液晶表示装置用のドット・クロック生成装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07110667A JPH07110667A (ja) | 1995-04-25 |
JP2537013B2 true JP2537013B2 (ja) | 1996-09-25 |
Family
ID=17128584
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5245098A Expired - Lifetime JP2537013B2 (ja) | 1993-09-30 | 1993-09-30 | 液晶表示装置用のドット・クロック生成装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5479073A (ja) |
EP (1) | EP0647933A1 (ja) |
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