CN101641901B - 数据通信系统的快速加电 - Google Patents

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Abstract

数据通信系统包括具有第一时钟产生电路的发射机以及具有第二时钟产生电路的接收机。时钟产生电路中的至少特定之一在连续的数据串之间被断电。在特定时钟产生电路断电时，系统加快对启动系统的操作使用。系统在启动时把特定时钟产生电路的操作量预设在预定值。

Description

数据通信系统的快速加电
技术领域
本发明涉及包括具有第一时钟产生电路的发射机以及具有第二时钟产生电路的接收机的数据通信系统。
背景技术
高速数据通信链路通常通过采用输入-输出(IO)发信号技术，不管实际数据率如何，在运行期间该技术都需要大量“静态”功耗部分。在大多数情况下，该功耗的重要部分与驱动线路终端从而获得传输线上可靠的发信号特性的需要有关。一般采用的驱动器结构是差分对，其具有阻性负载。在一端或两端提供终端阻抗的其他线路驱动方案也是可行的。后者的一个示例是具有源串行终端和远端线路终端的全桥路驱动器结构。例如可以在G.W.den Besten于2000年2月在Proc.IEEE International Solid-State Circuits Conference上第251-252页发表的“Embedded Low-Cost 1.2Gb/s Inter-IC Serial Data Link in 0.35μmCMOS technology”以及一些移动工业处理器接口(MIPI)高速接口实现中发现这种低功率方案。
移动工业处理器接口(MIPI)联盟是开放式成员组织，其包括在移动行业中领先的公司，这些公司共享定义和改进用于移动终端中的接口的开放式规范的目标。MIPI规范建立了通常见诸于移动终端系统中的处理器和外围设备之间的硬件和软件接口的标准。通过定义这样的标准并且鼓励它们在工业价值链中的应用，MIPI联盟意在减小分裂并改进在系统部件间的互操作性，使得整个移动产业受益。MIPI意在利用在微处理器、外围设备和软件接口方面的专注力来补充现有标准实体，诸如开放式移动联盟和3GPP。
上面提到的终端IO发信号技术的共同点是它们在运行期间消耗DC功率，而不管实际传输的数据率如何(“单位时间的载荷”)。这与仅在信号转换期间消耗功率(“单位信号转换的载荷”)的具有轨到轨摆动的(低速)CMOS未端接IO技术形成对照。
为了实现高功效(能量/位)，终端链路通常应当工作在设计所允许的可行的传输速度范围的高端。数字电路的功耗按照频率来标定，并且每位的静态功耗会降低。因此，如果存在这种高速IO的需要，则存在许多(大概最多)比实际需要具有更多可用带宽的情况。这有助于突发模式通信(数据包)，这是因为以较低速率运行链路、或者总是保持待机通常是不具有吸引力的，尤其是在带宽需求比可用链路带宽低得多的情况。在传输串之间，链路会被断电以减小功耗。然而，除了数据有效载荷传输所需时间之外，总有一些开始和停止传输所需的系统开销时间。为了保持功率有效运行，即使使用短数据串，也必须使得开始和停止的系统开销尽可能的小。
在很多情况下，在接收机(RX)中对数据串存在的检测并不是主要瓶颈。根据待机线路状态，这可以例如采用DC线路电平检测(MIPI D-PHY)或差分幅度检测(USB2.0)、周期轮询、活动检测边沿检测来完成。[首先字母“D-PHY”是用于MIPI的串行接口的MIPI名称，根据使用200mV的标称摆动的1.2V源同步可标定低电压发信号技术，该串行接口至多支持每通道至多1Gbit/秒的速率的四条通道]。可替代地，如果通信的其他装置存在于高速(HS)传输之后，例如，通过相同链路的不需要很多待机功率的较慢和/异步通信，则可以使用消息、命令或码字来识别出数据串的开始。问题在于，如果所有装置都被断电，启动并进入“准备发送/接收状态”(尤其是对时钟的锁定和同步处理)会花很多时间。其原因在于，传统高速数据通信方案需要在使得(可靠的)传输可行之前稳定时钟。
而且，存在两种用于高速串行接口的时钟方案，称为源同步和时钟嵌入式。源同步方案相对于时钟嵌入式方案的重大优势在于数据和时钟(或选通)信号共同包含所有必要的信息。只要保持信号完整性，频率可以在很大范围内变化。对于传统时钟嵌入式方案来说，假定频率在传输期间是稳定的并且数据流本身必须包括足够的时钟信息从而以可靠的方式对接收机进行同步。然而，时钟嵌入式方案可以运行在更高速率，这是因为匹配用于数据和时钟/选通的传输路径没有问题。另一方面，时钟嵌入式接收机需要时钟和数据恢复(CDR)，而源同步方案仅需要具有所提供的时钟的简单数据限幅。
传统的时钟嵌入式类型方案可以细分成几个类别。
第一类别涉及同步全速率或半速率位时钟、或者具有从发射机(TX)发送到接收机(RX)的固定的已知频率比值的其他任意较低频率时钟(例如，字节或字时钟)的使用。没有保持相位与数据的同步。TX和RX共享同一时钟频率(或它们的时钟频率之间的已知的固定比值)，并且RX仅需要执行相位对齐(以及在发送较低频率的固定比值时钟的情况下的时钟倍乘)。
第二类别采用这样一种接收机，其不能从发送侧获得基准时钟信号，而是锁定到数据流中的时钟嵌入式并且因此从数据流中恢复时钟和数据信息。如果对数据流进行适当编码从而包括足够的时钟信息，那么这是可行的。对于二进制传输来说，这可以例如采用8B 10B编码来实现。8B 10B编码是一种线路编码，其将8位符号映射为10位符号，从而实现DC平衡和有限的不均衡，但是提供足够的状态变化以允许归因于减小的符号间干扰的时钟恢复(例如参见美国专利4,486,739)。为了避免对(子)谐波的误锁定，必须提供某些锁定辅助装置，或者数据编码必须暗含地提供足够的频率信息(例如，曼彻斯特编码)。由于编码效率的原因，在很多情况下，优选使用锁定辅助装置。辅助装置例如可以包括有助于接近数据率的本地接收机基准时钟和/或数据流中的训练序列。
第三类别具有不能从发送侧接收基准时钟信号的接收机，但是发射机和接收机每一个都具有本地基准时钟，已知本地基准时钟的频率彼此接近(例如，每百万中几百个成分量级的频率差异)，但是并没有严格的相等(即，准同步时钟)。接收机时钟保持锁定到本地基准时钟，并且通过对数据流进行过采样恢复数字域中的数据。注意，如果在发送数据之前接收机时钟信号锁定到本地基准时钟上，并且随后在发生实际的有效载荷数据传输之前同步到具有训练序列的数据流，则本地基准时钟起到锁定辅助装置的作用，并且这由第二类别的方案所覆盖。
根据第二类别和第三类别的方案比第一类别的方案(源同步方案)需要较少的连接，这是因为这些时钟嵌入式方案不需要发送单独的时钟信号。然而，对于第二类别的方案来说，同步变得更复杂，这是因为需要进行相位同步并且在可靠的数据接收可行之前接收机必须首先锁定到适当频率。只要时钟信号是可操作的，第三类别的方案就可以使用基准频率非常接近的知识更快地启动。然而，第三类别的方案通常在两端需要使用几乎相等的基准频率。这对于实现来说不可能无关重要，并且可能会在系统中需要额外的基准(可能是石英)振荡器。第一类别的方案没有第二类别和第三类别的方案的吸引力大，这是因为需要更多的连接并且对于IO功率来说成本更高。
如果启动时间很重要并且基准频率(通常)比数据率低，则在可以进行实际的数据传输之前，发射机和接收机两者中的时钟乘法器通常必须处于运行状态并且是稳定的。实际上，这意味着，在很多情况下，时钟在大部分时间里保持运行，这是因为时钟倍乘方案(例如，对此一般使用延迟锁定环(DLL)或锁相环(PLL))不能启动并且变得足够精确快速。保持这些功能唤醒同时运行在较高频率会消耗可观的功率。
考虑传统的通信系统，其发送从完全断电状态开始启动的数据串。首先，必须开始发射机时钟产生。在时钟频率和相位稳定时，可以开始发送。接收机将停留在断电状态，直到它观查到数据串将很快到来的某个指示为止。这可以例如通过本文中早先描述的任意方法来实现。单独的边带信号是不希望的，这是因为在那种情况下需要额外的导线。在检测到到来的数据传输的某个指示之后，必须启动接收机时钟产生并且需要一些时间来获得用于时钟信号的稳定频率和稳定相位。在发送开始和可靠的接收可用时刻之间的时间内，需要发送训练序列来使得接收机同步。尽管发射机和接收机时钟产生过程的启动时间可能会(部分)重合，并且会采取其他措施用于更快的采集，但是传统系统中的启动时间还会保持相对长时间，这是因为其实现上至少受到时钟启动、频率和相位两者的稳定、以及PLL或DLL的同步时间限制。在完成数据传输之后的快速断电通常不是严重的问题。
由于功率和电磁干扰(EMI)的原因，低基准频率以及因此高时钟倍乘系数是理想的。这产生了低同步处理，因为由于稳定性原因时钟倍乘环路带宽甚至需要更低。例如，对于具有像10MHz输入基准时钟的时钟乘法器PLL来说，小于1MHz的环路带宽是理想的，这通常会产生大于10μs的相位稳定时间。针对增强的相位滤波特性的较低基准频率和/或较低环路带宽进一步增加启动时间。频率采集时间出现在相位同步时间之上。这可以容易地得到10-100μs或者甚至更长量级的启动时间。例如，对于2Gb/s数据传输来说，100μs等同于200,000位，这暗示出短数据串的传输变得非常没有效率(“单位时间的载荷”)。在无需碰到严重的功率和EMI方面的问题的情况下，较高的基准频率会降低启动时间，但不是很大的量级。
启动持续时间问题与以下事实密切关联，即，传统通信系统暗含地假定了用于发送机和接收机的根本的精确的绝对时间基准。尽管这得到容易理解的系统，但是这不是很有效。
发明内容
这里提到的本发明的一个方面属于时钟嵌入式数据通信概念，其不依赖于稳定的频率时钟信号，而是在已经发生数据传输的同时，允许对时钟信号的改变和稳定。，通过允许缓慢地改变时钟频率，从而无需如上述传统方案那样的在启动之前使得高速时钟倍乘/产生长时间处于可操作状态或者无需长训练时间段，本发明能够从完全断电状态快速启动。本发明的另一方面在于提供将发送机和/接收机中的时钟产生电路的锁定加速到期望频率的方法。
更具体地说，本发明人提出了一种数据通信系统，包括具有第一时钟产生电路的发送机和具有第二时钟产生电路的接收机。第一时钟产生电路和第二时钟产生电路中的至少特定之一在通信中的连续数据串之间被断电。该系统具有装置，其可操作地在特定时钟产生电路断电时加快数据通信系统的操作使用的启动。该装置包括预设装置，在启动时，该预设装置将特定时钟产生电路的操作量预设为预定值。
操作量可以是模拟量。优选地，特定时钟产生电路于是包括频率采集辅助装置。操作量还可以是数字量。如果可以通过将数字代码加载到寄存器中来设置特定时钟产生电路的频率，则无需频率采集辅助装置。频率采集辅助装置在本领域中是已知的。这种辅助装置的一个实施例将待控制的时钟信号与基准时钟比较并且生成表示频率之间的差异的控制信号。如果PLL在其稳定时具有极窄的频率带宽，则通常使用频率采集辅助装置来把PLL驱动到期望的频率。本发明人在此提出在时钟产生电路尤其是接收机的时钟产生电路断电之后在启动时使用该辅助装置。
在本发明的实施例中，预设装置可操作地使用之前一个数据串的时间段内存储的操作量的前一个值作为下一个数据串的通信中使用的预定值。在突发模式数据通信中，对于连续的数据串，系统通常以相似的位速率运行。因此，前一个串的时钟产生器状态可以看作用于下一个串的精确预设值从而明显提高启动时间。
在本发明的关注的实施例中，把发送机配置成在确定第一时钟产生电路中的时钟信号属性之前开始把数据传送到接收机，并且把接收机配置成跟踪确定属性时所接收到的数据。该属性例如是时钟频率或时钟相位。如果发送机的时钟信号的时钟频率或相位还没有稳定，而是处于某一范围内或者具有另外的可预测和/或可跟踪的特性，则接收机在恢复所接收的数据的同时会考虑这一点。这样的接收机可以是相同申请人于2006年11月29日提交的未提前公开的欧洲专利申请No.06125048.6中所述的异步接收机方案，或者是可以足够准确地跟踪相位-频率变化的同步接收机。
优选地，该系统具有用于系统的操作使用中的数据通信的操作模式，以及用于针对操作使用配置系统的配置模式。在配置模式中，发送机和接收机中特定一个将有关属性的信息(例如，所需的训练时间、频率特性和/或相位特性(例如，稳定期间)以及标称位速率)传送到发送机和接收机中的另外一个。对于属性“标称的位速率”来说，由于0是不佳的开始位置，这可以用作用于一阶近似的指示符。如果相同的接口支持多位速率(诸如基本位速率、2x基本位速率、4x基本位速率或任意其他预定速率)，则这变得更加重要。以此方式，可以交换有关发送机和接收机性能的信息使得系统作为整体可以运行在能够支持的最佳性能。该系统因而可以配置发送机和接收机的另外一个，从而在确定属性之前能够进行数据通信。因此，发送机和接收机可以协调它们的性能从而使得通信延迟和功耗最小。
附图说明
参考附图以示例方式具体描述本发明，其中：
图1是本发明系统的框图；
图2到图5是示出了本发明系统中PLL的启动特性的示图；
图6和图7是具有预设机构的PLL电路的框图；
图8是异步接收机的框图；
图9是MIPI D-PHY换码模式发信号的示图；
图10描绘了接收机的框图；
图11描绘了双差模式下的接收机的处理流程的示图；
图12描绘了每符号一位的通信；
图13描绘了根据本发明实施例的解码接收机；
图14描绘了图13中所包含的信号；
图15描绘了根据本发明的接收机的另一实施例；
图16描绘了根据本发明的第一构思的发信号过程；以及
图17描绘了根据本发明的第二构思的发信号过程。
在图中，相似或相应部件由相同的标号指示。
具体实施方式
如在上面背景技术部分所描述的，时钟产生和倍乘模块的频率稳定和相位稳定构成了对传统系统中快速启动的基本限制因数。而且，传统通信方案的严格基准时钟限制可能是系统级的巨大负担。本发明提供了一种方案来克服这些限制并且能够从断电状态快速启动。
图1是本发明中示出了基本功能的传输系统100的框图。系统100包括发送机102、接收机104和连接发送机和接收机的通信信道106。信道106传送具有时钟嵌入式信息的数据信号。信道106例如可以是电连接或光连接、单端或差分连接。发送机102包括连接到并行输入/串行输出模块110的并行数据输入108。在具有PLL 114的时钟产生电路的控制下，模块110将串行数据提供给线路驱动器112。发送机102还可以包括数据编码模块(未示出)。接收机104包括放大器(AMP)和采样部分116、具有PLL 118的时钟产生电路、以及时钟和数据恢复模块120。接收机104还可以包括串检测器(未示出)，用于检测信道106上的数据串。
图2是传统二阶PLL在启动时针对所获得的频率与启动之后所经过时间的特性的示图200。十字形虚线区域202代表频率搜索时段，其中PLL试图锁定到期望的频率上。区域202中的特性通常示出了由于周跳(cycle slip)所导致的多个尖峰。当正确的频率抵达点204时，周跳停止发生，并且环路平滑地稳定到正确的相位。如果环路过于急剧地衰减，则不会出现振铃信号。相比较位时段，包括点206处的正确相位稳定的总启动时间会花费很长时间。点204处的频率锁定与点206处的相位稳定之间的时间具有数千个位时段的长度。
图3是启动时PLL的特性的示图300，其中PLL装备有频率采集辅助装置从而在启动期间有源地将PLL频率驱动到正确的频率。示图300示出了与传统PLL的示图200相似的特性，但是，在前者中，采用了附加的频率搜索辅助装置使得环路变得更早的频率锁定。即，频率锁定的点302比锁定点204出现的时间早。已经得到了箭头304所示的明显时间改进。
图4是使用如示图300中的频率采集辅助装置以及另外的预设装置的PLL的特性的示图400。示图400示出了通过预设环路可以实现更多的时间增益。箭头402指示了累积的增加的时间。而且，在稳定期间，频率可以保持在严格限定值内。实现较短启动时间的主要瓶颈还是正确的相位稳定。为了缩短启动时间，时钟产生的频率必须尽可能地接近标称频率(采集时间TACQ)，使得在该时刻TACQ之后，频率变化相对缓慢并且频率值不会超过标称值附近的最小限定值和最大限定值。可以采取以下措施实现这一点。
第一种措施是预设时钟产生和/或倍乘单元的启动条件，从而设置初始的启动频率。这可以例如通过预设(多个)状态存储元件(例如，电容器电压、电感器电流、偏置电压、电源值和/或数字寄存器状态)来实现。第二种措施涉及突发模式数据通信，其中该系统对于连续的数据串通常以相似的位速率工作。因此，前一串的时钟产生器状态可以被考虑成用于下一串的正确预设值从而显著改进启动时间。第三种措施是如果期望的话，可以存储用于多个不同数据率的预设值。如果下一串的数据率由于某种原因事先被传送到接收机，例如在前一串内或者以其他种类的线路发信号，则接收机可以使用适当的预设值以(几乎)正确的频率启动。第四种措施是基于以下事实：如果系统获悉预设值与频率关系，则可以对于任意频率直接对所需要的预设值进行编程。如果之前的措施中没有一种可行，例如可能发生在系统复位之后恰好首次启动期间，则可以采用快速采集辅助装置来使得频率接近标称频率。注意，在时钟产生电路完全是数字电子电路的情况下，如果事先已知期望的频率值并且可以通过数字预设装置将期望的频率值加载到寄存器中，从而使得时钟产生电路从一开始就以期望的频率工作，则无需频率采集辅助装置。
图5是PLL的示图500，该PLL使用了如根据图4所述的频率采集辅助装置和预设装置，并且另外如果系统已知不必再需要等待准确的相位稳定，则在很短的启动时间之后PLL是可操作的。例如，发送机102知道，即使在发送机102处相位还未稳定，接收机104也能跟踪所接收的数据。即，相位θ的单位时间的变化(表示为dθ/dt)对于接收机来说足够小或者足以预测从而能跟踪并在接收时恢复数据。可能更有利的是，进一步放慢实际相位稳定速度，从而使得模拟环路特性平滑并且使得数字数据恢复中的相位跟踪更容易。已经消除了稳定时间与平滑及稳定特性之间的传统折中的关系，从而可以同时优化稳定时间与平滑及稳定特性。箭头502指示了在相位稳定之前使用频率采集辅助装置、预设和相位跟踪的结合而相对于图2的情况所增加的时间。
图6是在发送机102和/或接收机104中使用的PLL时钟乘法器功能电路600的框图。电路600包括如根据图4所述的频率预设装置。电路600具有相位-频率检测器602、充电泵604、低通滤波器606、压控振荡器(VCO)608和驱动器610。元件602-610组成了传统的PLL。根据本发明，电路600包括以数字格式存储在电路600中的策略节点处出现的一个或多个电压的模拟值的预设部件612。这些值以状态的表示被存储，其中锁定PLL并且稳定。部件612包括模数转换器(ADC)、一个或多个寄存器、以及数模转换器(DAC)。在前一个数据传输期间已经加载并捕获所存储的值。可替代地，系统100包括用于预设部件612的控制的控制器(未示出)，其中控制器根据有关即将到来的传输的预定信息来确定存储哪些值。在重新开始时，预设部件612对相关电容器充电，使得它们呈现与存储的值对应的电压，从而加快稳定。
图7是在发送机102和/或接收机104中使用的另一PLL时钟乘法器功能电路700的框图。电路700包括预设部件702和替代VCO的电流控制振荡器(CCO)704。预设部件702包括倍乘电流DAC和固定的初始控制电压源。如果没有提供DAC预设值，则该环路可以数字粗调。通过经由控制电压的模拟反馈环路完成微调。电路700配置的优势在于它还保证用于控制电压的正确的模拟偏置电平，该模拟偏置电平为第一阶，与装置参数分布无关。PLL示例600和700具有数字存储预设值的优势。尽管模拟状态存储可能是可行的，但是泄漏使得不容易长时间存储准确的模拟值。
接收机104优选地具有备有足够跟踪带宽的快速锁定操作，从而跟踪频率和相位中出现在初始采集时间之后的相对缓慢的变化。这使得在可靠的数据接收变得可行之前针对非常稳定的时间基准的需求变得用不到了。可以使用具有上述的足够跟踪带宽和启动改进的模拟相位同步接收机(用于时钟和数据恢复CDR)。然而，优选的是，使用时钟产生和相位/频率跟踪功能被分开的快速锁定接收机。例如，如果接收机被配置成具有允许异步频率的数字数据恢复的过采样前端，则可以实现这一点。术语“异步”在此表示输入的数据率和接收机104中产生的时钟可以具有任意分数比，因此不只是整数或接近整数的比值。
在此情况下，(模拟)发送和接收时钟产生PLL(和/或DLL)可以配置有如上所述的启动增强。数字数据恢复跟踪来自发送机102和接收机104中的时钟产生模块的在稳定、扩频定时或另外其他期间出现的缓慢频率(和相位)变化的总和。该方法的受关注的优势在于(模拟/混合信号)频率产生特性已经很大程度上与(数字)相位跟踪相分离。可以更快地实现数字跟踪。由于环路稳定性以及针对平滑滤波的相位转移特征的需求，时钟产生/倍乘不得不相对缓慢。图8是异步接收机800的示例的框图。
接收机800包括可选的前置放大器802、串检测器804、采样和相位对齐模块806、多相位PLL 808、本地时钟810以及数据处理器812。放大器802和串检测器804连接到接收机800的串行输入。在检测数据串时，检测器804启用PLL 808，从本地时钟810接收基准时钟信号。放大器802对数据被采样之前的数据进行放大并且得到在PLL 808的控制下对齐的相位。数据在模块806被过采样并且提供到处理器812用于恢复。处理器812的输出并行提供恢复的数据。
本发明中的通信链路的另一重要优势在于可以在两端(发送机和接收机)都使用独立的基准时钟频率。这些频率不需要具有很高的绝对精度，而只要频率仅仅缓慢变化即可。这使得能够：使用质量低于石英振荡器的本地时钟基准装置；在双-单工链路配置的情况下使用用于发送机和接收机的时钟产生/倍乘，这是因为不再需要用于接收机功能的数据时钟同步；只要数字数据恢复能覆盖到范围，就可以使用运行在某一时钟频率的相同接收机来接收多个不同的位速率。
从通信断电快速启动的情况例如如下。首先，发送机102和接收机104处于断电状态。发送机时钟产生电路和接收机时钟产生电路已经断电并且IO处于低功率状态。随后，发送机侧的系统100向发送机侧发出发送请求。发送机102启动其时钟产生电路，对IO加电，并且发信号通知接收机104数据串将很快到来，从而接收机104还可以对其时钟产生电路加电。接收机104唤醒来作出响应，并且激活必要的IO功能，并且启动其时钟产生电路。可替代地，在某些系统配置中，接收机104和发送机102可能事先知道何时唤醒并且使用该信息(很可能同步地)对它们的时钟产生电路加电。在采集之后，发送机102在某一段时间内开始发送训练序列，从而使得接收机104锁定。特别对于异步接收机来说，相比较传统的模拟PLL相位同步方法，这一时间段会很短。接收机104的特性可以被传送并存储在发送机102中，或者在发送机102中被编程以适应训练序列的最佳长度。此后，通过链路106发送编码的数据。该编码例如可以使用8b 10b。可由适合的异常码字来指示数据串中的有效数据的开始和结束。在传输结束之后，可以存储预设值(如果可用的话)，见上。在传输结束之后，通过停止时钟产生并且使IO回到低功率状态，可以将发送机102和接收机104两者断电。
如果用于时钟倍乘单元的基准时钟频率很低，可以在分两个步骤执行时钟倍乘从而加速整个启动时间。那么，第一PLL倍乘基准频率，从而获得某个中间频率，而第二PLL倍乘该中间频率以产生期望的频率。作为选择，可以始终保持第一PLL是可操作地，这是因为由于第一PLL中的较低时钟率，所以第一PLL消耗的功率比第二PLL的少。可替代地，第一PLL的控制环路可以配置成尽可能地快。然而，这提高了输出端的相当紧张的相位特性(只是稳定)。第二PLL随后接收更高的输入频率。这暗示出只要第二PLL的绝对环路带宽大于第一PLL的绝对环路带宽，第二PLL就可以在未真正增加整个稳定时间的情况下彻底滤除输入相位变化。以此方式，第二PLL的环路对两个级联的PLL驱动时钟倍乘的整个相位特性进行平滑。这些平滑变化现在必须被接收机跟踪。对于大倍乘因数来说，该原理可以扩展到级联的多个PLL中的三个。因此，每个时钟倍乘单元可以由一个或多个PL1组成。这种时钟倍乘的细分对于同步、异步以及准同步接收机架构来说会是有利的。
如果上述数据通信方法的启动时间完全被优化并且还存在剩余的一些启动时间，则存在一种方式使得启动时间(如在较高电平所观察到的)更短。这种方式使用附加方法经由相同导线或可用的链路来发送不依赖于高速倍乘的数据。可能存在的优势在于，采用这种附加的通信方法用于训练高速模式，同时已经存在利用附加方法发送的数据。
在最佳情况中，该方法允许利用附加方法来进行数据通信，直到最先提到的通信方法准备好用于传送数据时刻为止，并且随后在平滑方式中从一种发信号方法切换到另一种方法，即，没有毛刺或间隙。这将会限制链路的最大特性输出，这是因为将会损失引导学习时间(在仅使用最先提到的方法的情况下)。该附加方法优选地是一种通信方式，其从断电就立即成为可操作地而无需锁定，诸如像使用数据选通或一个间隔热编码(one-spaced-hot encoding)的异步通信。该一个间隔热编码使用“0”信号和“1”信号。示出脉冲的信号确定了极性。以间隔时间段来分割脉冲从而避免脉冲和边沿的重叠。请参见在MIPI D-PHY规范中使用的示出了该发信号的图9。可替代地，附加的方通信法可能不是立即可操作地，但是相比较最先提到的操作方法相比相对较快。例如通过使用曼彻斯特编码或脉冲宽度调制编码可以实现快速可用性。后者例如可以采用由2个高电平时间段及随后的1个低电平时间段组成的符号1、以及由1个高电平时间段及随后的多个低电平时间段组成的符号0来实现。这传送了在每三个时间段中具有一个下降沿的数据流。调制上升沿位置。这可以采用时钟控制比较器和带复位的积分器容易地恢复。当然，作为替代可以交换所有的极性，其结果具有类似方案的结果。
一般来说，只要该附加的通信方法在断电之后能比最先提到的通信方法快地变为可操作状态，就可以采用该附加的通信方法针对使用附加的方法进行的传输来开发最先提到的通信方法的启动时间间隙，同时训练链路稍后切换到最先提到的方法。
附加的通信方法例如可以是未端接CMOS发信号或低摆动差分未端接发信号方法。如果从一个通信方法到另一个通信方法的平滑的快速转换可行的话，则尤其有利。如果线路状态在任意时刻保持对于两种方法都明确地定义，则这是可行的。例如，具有和没有远端线路终端的同一共模电平的差分信号发送符合这个需求。图10是针对这种双差模操作(端接和未端接)而配置的接收机1000的框图。接收机1000具有可选择性地被接通或切断的线路终端模块1002。在低功率(LP)启动模式中，数据通信选择路径到LP差分放大器1004，LP差分放大器1004的输出信号提供给低通滤波器1006。滤波器1006的输出为模块1008中的LP通信处理提供信号。滤波器1006的输出还提供到包括另一低通滤波器1010、单触发电路1012、S-R触发器1014和状态机1016的控制部分。在高速(HS)模式中，数据通信从模块1002选择路径到具有时钟和数据恢复功能的HS差分放大器1018。放大器1018的输出提供到字同步单元1020。字同步单元1020的输出连接到单元1022的输入端，用于提取控制数据提供给状态机1016。单元1022将数据提供给8B 10B解码器1024。
状态机1016从模块1008、触发器1014和单元1022接收控制输入。状态机1016具有连接到S-R触发器1014的控制输出、连接到放大器1004的控制输出用于控制其偏置、以及连接到放大器1018的控制输出用于启用或停用放大器1018。
图11是在接收机1000的双差模操作中的处理流程的示图1100。该处理仅涉及差分信号，对于放大器1004和1018，差分信号具有相同的共模电平。LP发信号模式使用0.4V源端接、远端开放式配置。HS发信号模式使用0.2V源端接和远端终端配置(DC功率)。这实现了无毛刺模式切换，具有连续的充分明确的线路状态。
使用两个或多个信号，存在几种方式来传送数据，同时保持简单接收机同步并且无需以基本稳定的时钟来工作。用于具有两个信号的串行方案的示例是数据&限幅器时钟(例如，如MIPI D-PHY中的四个时钟)、数据&选通(例如IEEE1394A，CCP2)、高&低信号转换编码(WO2000005848)和一个间隔热编码(例如MIPI D-PHY)。
所有这些实现方式都具有以下共同点，即，转换事件从不会同时出现在两个信号中。因此，接收机无需驱动和学习精确的定时特征，而可以使用接收的信号直接对数据进行限幅和解码。
对于通信系统来说，具有这样的操作模式是有吸引力的，其：
-具有很高可靠性，
-不需要知道接收机中的信号，
-提供时钟灵活性，
-不需要很长启动时间和/或复杂的同步方案。
这对于“基准线操作模式”来说尤其具有吸引力，“基准线操作模式”用于初始化并且作为在多个高级模式中发生故障的情况下的低效回降操作模式。
在高速串行通信接口中，期望在每个物理互连仅使用一个信号，例如，在电互连的情况下的具有差分信号的唯一导线对或者用于光学互连的唯一一根光纤。这消除了使用任何一种上述两个信号的方案中的可能性。尽管多通道实现方式可能扩展频带，但是在带宽需求没有使其有效的情况下，不必强迫使用多个通道。而且，由于同步的原因，较低位电平下的通道之间的相互依赖性并没有太大吸引力。因此，在数据链路层中例如基于符号的同步之后，多个通道可以很好地以位电平独立工作，而通信数据流在较高级相结合。因此，传输方案可以是基于一个信号，该信号包括数据和时钟信息两者，即，时钟嵌入式传输。
过去提出过很多编码方案来获得所需的信号特性，如曼彻斯特编码和8B 10B编码。有些方案专注于编码效率，例如8B 10B，使得这些方案特别适于较高位速率的大数据流的有效传输。其他方案专注于容易的同步，例如，曼彻斯特编码。然而，这些方案总需要同步或训练时间，除非数据率是公知的并且在传输之前是稳定的，和/或信号是过采样的。这意味着损失了上述两种信号方案的时钟率和“异步”类型的特性的灵活性。
尤其对于链路操作的基本模式来说，具有尽可能小的发信号限制和RX/TX依赖性是有吸引力的。
因此，提供了一种新的时钟嵌入式编码方案，能相对容易进行时钟和数据恢复，同时允许对具有未知位速率的数据流的快速同步。
该想法在于传输时钟信号，其中每个时钟周期也是通过占空比调制来表示数据的符号。
简单并且因此有吸引力的可能性是如图12所示每个符号传送一位，其中每个时钟周期或者是“longer-high-than-low”或者是“shorter-high-than-low”。这例如可以采用3T符号(即，具有任意长度T)来实现，其中一个二进制值由符号A：HHL表示，另一二进制值由符号B：HLL表示。在此情况下，上升沿具有“固定”位置，而下降沿被调制。
可替代地，符号可以分别为LLH和LHH，其暗示出对上升沿的调制和“固定”定位的下降沿。同样参见在所附的编码滑动集中的符号表格。符号代表哪一个二进制值(“0”或“1”)，这对系统的设计者来说是自由选择。对于差分信号，一个线路定义为正极(标准)，而另一线路定义为负极(反向)，这是因为，否则的话，由于差分信号的对称性，“高”和“低”将没有任何意义。
除了差分互连之外，该编码方案还可以用于单端互连结构，如带状线或同轴电缆。在此情况下，调制的上升沿和调制的下降沿形式真实地代表了两个物理区分的替代方式。
而且，还可以对光学互连采用编码，其中例如借助光学功率调制实现“高”和“低”。在大多数情况下，光学互连将利用单端光信号。然而，还可以在差分光信号情况下采用该编码技术。
尽管3T周期对于理解本构思是有用的，但是其不正确地提到了与固定速率时钟的紧密关联，尽管这并非必要的。对于二进制数据传输来说，唯一条件在于对于每个符号(例如时钟周期)来说，高相位可辨别地比低相位或其他方式长。
仅仅每个符号内的高和低子相位的持续时间的比较将提供通信位值。因此，取代331/3-662/3％调制，只要在接收机侧可辨别，就可以使用其他任意调制深度。
事实上，只要接收机能够正确地处理较短的脉冲，则较深的调制更容易恢复数据。
因为通信数据值是基于高/低间隔比而不是信号幅度值或绝对时间宽度，本发明的编码方案提供了伪异步操作。因此，只要正确调制占空比，每个符号(以及因此每个时钟周期)就可以具有不同的持续时间。
图13描绘了针对该编码的解码接收机的实现示例。将输入信号进行缓存从而驱动开关、触发器和比较器。缓存的输入信号还可以用作时钟信号。输入极性确定了对集成电容器进行充电还是放电。如果用几乎相等的电流对电容器进行充电和放电，则符号结尾的电压极性提供了与已经接收哪个位有关的信息。在符号的结尾，通过放大器比较器和触发器将比较器电压与基准电压进行比较，放大器比较器和触发器共同代表时钟比较器功能，即，采样和比较功能。在比较和确定之后，将电容器值复位到基准电压，这是符号时间的支柱(stays)。同时，下一个符号在等效的第二电容器中被“积分”，在前一符号期间第二电容器被复位。除2除法器(触发触发器)提供控制信号来对在积分和复位状态之间交叉的两个积分电容器进行互换。该交叉架构保证定时变得不那么关键。
可替代地，图15描绘了接收机的另一示例。在该示例中，使用自由运行的振荡器和计时器/计数器来比较高相位和低相位的长度。通过保持振荡器的相位状态可以增强时间分辨率。事实上，这是时间-数字转换器，其将高和低子相位周期两者转换成数字值。在每个符号的结尾，通过比较用于子相位的数字表达来确定哪个子相位持续较久。
针对这种接收机架构可以使用时间-数字转换器的任意可行的实现方式。这还包括完全基于延迟线的方案，该方案确定在出现相反沿之前哪个边沿(上升沿或下降沿)通过延迟线进一步波动。
由于应用原因，可能很难支持很大范围的位速率。对于集成接收机实施例来说，限制了集成电容器电压范围。在限幅破坏最终结果之前电压最大可以变为多大？可靠检测所需的最小电压是多少？另外，还应包括由于不理想的信号和实现方式所引起的裕量和容限。这共同确定了某些偏置条件可支持的最大速度范围。
对于基于计时器延迟线的实施例来说，由于延迟线的有限的分辨率及长度，范围受到限制。这还确定可以针对某一延迟线设置和配置支持的最大速度范围。
如果接收机对于一种设置的可实现范围不够，则通过定义多个(子)范围可以扩展整个范围；对于每个范围来说，都可以适应接收机电路的设置。根据对每个范围的宽度的某个假设以及避免子范围的边界上的困难的整个范围的期望数量，滑动集的一次滑动示出了位范围的某些示例。
指示子范围中的一个作为基准线操作速度是有利的，这必须一直得到实现方式的支持。这保证了互操作性。使用该基准线操作速度，链路的两侧可以确定在两端该链路是否支持较高速度和/或模式，即初始化，并且如果支持，则切换到另一范围和/或模式。
除了初始化(即特性协商)以外，在其他模式下出现某些故障的情况下，可以使用基准线速度范围作为低效回降操作模式。如果初始化之后链路两侧都获悉链路支持比基准线速度范围更高的速度，则不必每次都返回到基准线操作模式，除非发生不可恢复的错误。在首次初始化之后，还可以在使用诸如具有基准线速度范围的自同步模式之类的其他模式中进行进一步协商。
尽管在二进制数据情况下这种编码方案的效率相当低(～33％)，但是这对于接口的基本操作和低效回降情况模式来说没那么重要。在这种情况下，可靠性和简单性更重要。对于以高位率传输大量数据来说，可以探寻利用更有效的线路编码(例如8B 10B)的不同的操作模式。
已经专注于对串行接口(单信号)上的编码的描述，不过，这种编码还可以使用在并行接口上，并行接口包含并行的多个单信号链路。
还可以进行多位边沿调制从而在每个符号中传输更多位。然而，在这种情况下，数据的恢复变得更加复杂，这是因为无法利用简单的二进制比较获得结果。为此，二进制调制看来最有吸引力。
时钟信号明确地出现在数据流中。根据极性选择，上升沿或下降沿位置是与数据相关的。对于固定符号频率来说，这能够进行可靠的远端低抖动同步，而无需远端的本地时钟源以及复杂的时钟恢复。而且，能够在操作模式之间进行无缝转换。
对于需要训练时间的通信模式来说，可以使用训练周期来进行利用上述编码方案的传输数据，同时采用该编码方案提供的时钟信息来训练链路。一旦其他模式(星形和/或更有效的操作模式)正确地同步时，通信可以立即无缝地切换到其他模式，这是因为信号转换可以是平滑的并且可以使用控制符号通过命令来传送所有模式变化。
这在图16和图17中进行了图示，描绘了利用不同的操作模式的概念上的发信号方案，其中模式转换基于命令代码。图16示出了操作模式，假设每个模式独立地运行。以下对操作模式进行表征：
-一直处于同一共模电平，即使在待机状态期间
-LP发信号：0.4V源端接，远端开放式
-HS发信号：0.2V源端接和远端端接(DC功率)
-基准线操作是低功率自同步发信号
-可以允许M-PHY仅使用未端接发信号，或者甚至是仅在ULPS＝LP时为LPU，以低RX待机电流(几μA)发信号，其他所有电路关闭
-有时会从该状态唤醒
-通过控制代码来处理所有模式转换，不依赖于信号电平
-带状部件是控制序列，每一个都具有一定图案和长度
-每个模式都使用某种线路编码
图17示出了上述情况，其中在用于另一模式的训练期间采用自同步通信。所需的同步时间可以被设置为在初始化期间被交换的某一实现方式的特性，而在双单工链路的情况下，还可以通过在同步协商期间采用交互式通信来解决这一点。表征如下：
-仅仅是差分信号；一直处于相同的共模电平，即使在于待机状态期间
-LP发信号：0.4V源端接，远端开放式
-HS发信号：0.2V源端接和远端端接(DC功率)
-基准线操作是低功率自同步发信号(经过伪异步占空比调制)
-可以允许M-PHY仅使用未端接发信号，或者甚至是仅在ULPS＝LP时为LPU，以低RX待机电流(几μA)发信号，其他所有电路关闭
-有时会从该状态唤醒
-通过控制代码来处理所有模式转换，不依赖于信号电平
-带状部件是控制序列，每一个都具有一定图案和长度
-每个模式都使用某种线路编码
-在链路训练期间的数据传输：在HS之后请求链路开始LP数据通信，同时对所请求的模式进行训练/同步；HST开始命令暗示LP通信的结束
-FastSync明显比没有LP训练的Sync短。对于HSU来说，可能不需要FastSync
用于每个范围的速度范围受到限制，因此即使最低的范围也具有低侧速度限制。因此，不采用特殊的措施，不能完全停止通信。存在至少两种方法来引入暂停/等待状态。一种可能是定义符号的第一相位的最大长度。如果超过该长度，则接收机忽略该特定的符号并且等待下一个符号。另一选择是在较高级通过符号编码来解决：使用某个命令来把该链路进入等待状态。可以在下一个符号上完成从等待状态的返回，即，已知的转换。图10的低通滤波器1010中的滤波防止了误唤醒报警。在步骤1102，被称为ULPS(超低功率状态)，LP电路处于极低电流(例如，几μA)的待机状态。其他所有电路被关断。在步骤1104，接收机1000从ULPS状态唤醒，这允许花费一些时间。LP部件是运行的，而HS部件在步骤1106被启动，并且在步骤1108将时钟电路进行同步。在步骤1110，HS数据通信是可操作地来处理数据有效载荷。在步骤1112，HS处理停止，并且在进入步骤1116中的ULPS状态之前，LP部件保持待机状态。

Claims (7)

1.一种数据通信系统，包括具有第一时钟产生电路的发送机以及具有第二时钟产生电路的接收机，接收机通过通信信道与发送机相连，其中：
在通信中的连续数据串之间将第一时钟产生电路和第二时钟产生电路中的至少一个特定时钟产生电路断电；
该系统具有在特定时钟产生电路断电时可操作地加快对数据通信系统的操作使用的启动的装置；
该装置包括：预设装置，用于把启动时的特定时钟产生电路的操作量预设为预定值，
其中发送机被配置成在已经确定第一时钟产生电路中的时钟信号的特性之前开始将数据传送到接收机，并且其中接收机被配置成跟踪在确定特性时所接收的数据；
其中，预设装置可操作地使用在前一个数据串期间所存储的操作量的值作为下一个数据串的通信中使用的预定值。
2.如权利要求1所述的系统，其中操作量是模拟量。
3.如权利要求1所述的系统，其中操作量是数字量。
4.如权利要求1所述的系统，其中特定时钟产生电路包括频率采集辅助装置。
5.如权利要求1所述的系统，其中，特性是时钟频率。
6.如权利要求1所述的系统，其中特性是时钟相位。
7.如权利要求1所述的系统，其中
该系统具有用户系统的操作使用中的数据传送的操作模式，以及用于针对操作使用来配置系统的配置模式；
在配置模式中，发送机和接收机中的特定一个将有关特性的信息传送给发送机和接收机中的另一个；并且
该系统配置发送机和接收机中的另一个，使得能够在确定特性之前进行数据通信。
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