JP3447734B2 - デジタルオーディオインタフェースプロトコルを提供する方法及び装置 - Google Patents

Description

【発明の詳細な説明】 発明の分野 本発明はデジタル信号処理の分野に関し、特に、直列
デジタル信号を同報通信し且つVCOをその直列デジタル
信号と同期させる方法及び装置に関する。

背景技術 送信側のクロック周波数と位相が受信器にわかってい
れば、直列デジタルデータの電子通信は簡単であるが、
送信されるデータのクロック周波数と位相がわからない
場合には問題が生じる。そのような状況においては、受
信されるデータビットの時間的位置によって送信側クロ
ックの厳密な位相を推論でき、これが現在実行されてい
る技法である。そのような方式では、受信側電圧制御発
振器に、データビットを受信するたびに受信クロックの
位相を検出する位相比較器によって影響を及ぼす。この
位相比較の結果をVCOの電圧制御入力端子に印加して、
入口データへの受信器の位相の同期を実行することがで
きる。ところが、この技法は、送信器のクロックが受信
器のVCO/フェーズロッキングループの捕獲範囲内にある
場合にのみ有用であである。有効な位相同期を発生させ
るためには、受信器は期待入力データ転送速度について
の知識を事前に有していなければならない。

近似送信データ転送速度に関して受信局に報知するた
めの何らかの手段が設けられているならば、送信される
データの転送速度は送信ごとに変化しても良い。典型的
には、後続するデータの転送速度を指示するパイロット
トーンをデータメッセージに先行させ、受信局はそのパ
イロットトーンを使用して、その受信クロックを近似周
波数に設定することができ、それにより、データ送信が
始まったならば、後続する位相同期を実行させることが
できる。

分散形マルチチャネルシステムを相互接続するには並
列バスは理想的であるが、２地点間接続に際しては、特
に距離が伸びるに従って、光ファイバの使用が望まし
い。光ファイバは、光がその光ファイバに沿って進むべ
く拘束されるように形成された繊維（たとえば、ガラス
又はプラスチック）である。信号の伝送は、ファイバに
結合する発光ダイオード（LED）又は小型レーザーのパ
ワーを変調することによって実行される。LEDとは反対
の側の端部にあるフォトトランジスタは受取った光を変
換して、最終的な信号処理のための電気信号に戻す。

光ファイバは電気ケーブルと比べて数多くの利点を有
する。光ファイバは電磁干渉を発生もせず、受けやすく
もなく、光ファイバは絶縁体であるので、接地ループは
起こりえない。これに対し、電気ケーブルは望ましくな
い無線周波数信号を発生するおそれがある。

現在、数多くの光ファイバシステムが利用可能であ
る。Sharp Corporationが製造している光ファイバシス
テムの１つは送信器と、受信器とから構成されており、
それらは共に５ボルト電源で動作し、論理レベルを介し
て接続を成立させる。送信器は、論理入力がハイである
ときにLEDをターンオンすることによって動作し、受信
器は、相互接続ケーブルの他端部で十分な光を受取った
ときに論理ハイ出力を発生する。

受信器はフォトダイオードからLED信号をピックアッ
プし、増幅しなければならないので、非常に高い利得を
使用しなければならなず、信号を交流結合しなければな
らない。その結果、受信器の出力は送信器における論理
レベルの複製となるが、受信器を適正に機能させるため
に、LEDは高速で交互にオン、オフしなければならな
い。100kHzという最小必要信号速度条件はまれなことで
はない。

さらに、Td1h（送信器のターンオンから受信器の出力
がハイになるまでの遅延時間）はTdh1（送信器のターン
オフから受信器の出力がローになるまでの遅延時間）と
は異なる。各々が24ビットのデジタル情報から構成され
ている８つのチャネルが１本の光ファイバケーブルを介
して伝送されると仮定する。全てのビットが０である
と、LEDは交互にオン、オフせず、そのために、受信器
が誤動作してしまうであろうと思われるので、それら19
2ビットの情報を単純にエンドツーエンドで送信するこ
とや、送信器へ送信することは不可能である。また、長
いビットのストリングが同一の極性であれば、受信論理
は、その同一の極性のビットがいくつ通過したかを知る
方法を全くもたないことになる。そこで、データを正確
に搬送するためには、データ伝送速度に関する手がかり
を受信論理に与えるための何らかのクロック情報（デー
タパターンの規則的な変化）がデータストリームの中に
存在していなければならない。

以下の説明においては、ノンリターンツーゼロ反転
（NRZI）符号化を適用するものと理解する。NRZIにおい
ては、送信されるデータはチャネル内部での一方の２進
条件から他方の２進条件への遷移によって表現され、そ
のような遷移を「１」送信とする。ところが、遷移を伴
なわない期間は送信すべきデータシーケンスを等価に表
現するときもあり、表現しないときもある。データ１と
データ０のシーケンスである送信すべきデータは、送信
に先立って、変調コードを介して変換される。受信側で
は、受信した遷移のシーケンスを受信側デコーダにより
元の１と０のデータのシーケンスへと復号する。

変調符号化の主な目的、適切な送信クロック情報を提
供することである。適切な変調符号化方式は、０又は１
のデータの連続ストリームを、受信クロックで送信クロ
ックの位相を正確に推論できるような十分な（チャネル
１の）遷移を含むチャネルパターンによって表現させる
方式である。

標準化変調コードを受信するためのいくつかの技法を
利用できる。たとえば、デジタルデータを搬送するため
に一般に使用されているのはFM符号化である。FM変調方
式においては、２つの送信クロックサイクルを使用し
て、逐次送信される各データビットを表現する。データ
「１」は２回のチャネル遷移によって表現され（２つの
チャネル「１」）、また、データ「０」は１回のチャネ
ル遷移によって表現される（１つのチャネル「１」）。

FM符号化の場合、受信器は、各送信クロック周期の間
に１回ずつ２回の遷移によって表現される単一のデータ
「１」の受信により、正しい受信クロック周波数を演繹
することができる。ところが、データメッセージが偶然
に０のデータしか含んでいない場合には、送信クロック
周波数を知らない受信器は、元のクロック周波数の二分
の一で、メッセージが正しくデータ「０」のストリーム
であったのか、あるいは、不正確に「１」の（二分の一
の長さの）ストリームであったのかを知ることはできな
い。

データを事前に定義した長さの複数のブロックにあら
かじめグループ分けし、且つ各ブロックに長い０のスト
リングを付随させるなど、クロック周波数を定義させる
のに十分な余分のビットを使用し、各々とデータブロッ
クの始まりを指示するために独自の同期パターンを追加
するならば、FMを使用して、あいまいさなくメッセージ
を通信すると共に、クロック同期を達成することは可能
であろう。そのような同期パターンはチャネル遷移を伴
わない２つ以上のクロックから成る周期から構成されて
いても良く、これは、通常、実データに関わるFM符号化
規則に違反することになるであろう。

このようなシステムでは、各々のデータビットを通信
するために３つ以上のクロック周期が要求され、その結
果、チャネル帯域幅を広くすることが必要になるので、
きわめて不効率であるという欠陥を生じるであろう。受
信した遷移にビットジッタが存在すると、正しい受信ク
ロック周波数の正確な確定は非常に難しくなるであろ
う。正しい受信クロック周波数をさらに正確に定義する
ために、メッセージに付随する０の数を増やすことによ
り、そのようなビットジッタの問題を軽減できるが、送
信されるデータと、要求されるチャネル帯域幅との関係
に関して、方式の効率がより一層低下するという結果を
招く。

SDIF−２（ソニーデジタルインタフェースフォーマッ
ト）、PD（プロデジ）フォーマット及びAES/EBUインタ
フェースは、全て、レコーダからレコーダへのオーディ
オデジタルデータの伝送を可能にする。SDIF−２とPDフ
ォーマットはデータ信号中にクロック情報を含んでおら
ず、同期を得るために装置間に別個の接続を必要とす
る。AES/EBUインタフェースは単一の直列インタフェー
スを介して自己クロッキングし且つ自己同期するが、3.
072MHzのビット速度及び48kHzのサンプル速度に対して
２チャネルしか伝送しないように設計されている。加え
て、AES/EBUインタフェースはFMチャネルコードを使用
し、このコードはオーバヘッドが高く（50％）、単一の
ツイストペア線を介して伝送するように設計されてい
る。

２つ以上の装置の間で、別個の同期チャネル、すなわ
ち、接続を成立させる必要なく、３チャネル以上のデジ
タルオーディオ情報を送信することが可能であるのが望
ましい。さらに、データ効率の高い自己クロッキング、
自己同期形インタフェースフォーマットに広範囲のサン
プリング速度で同期させることが可能であるのが好まし
い。

発明の概要 本発明は、送信側（マスタ）デジタルオーディオテー
プレコーダと、複数の受信側（スレーブ）録音装置との
間で複数チャネルのデジタルオーディオ情報を逐次搬送
するデジタルオーディオインタフェースを目指してい
る。本発明の回路は、３段階プロセスを使用して、何の
明示サンプリング情報の援助もなくスレーブVCOを逐次
デジタルデータストリームの送信速度に「ロックオン」
させることができる。インタフェースプロトコルは、複
数の録音装置の同期動作を含めたあらゆる種類のデジタ
ルオーディオの適用用途に適応しうるものである。

ここでは、送信局のデータ転送速度の事前の知識なし
にデジタルデータを通信するための、送信データパター
ンのフォーマットに埋込まれた独自の同期パターンによ
り構成される単純な手段を説明する。また、受信局がそ
の独自の同期パターンから、無限の送信データ転送速度
範囲にわたって厳密な送信周波数及び位相を推論できる
ようにする手段をも説明する。

本発明は新規なチャネル符号化方式を説明すると共
に、チャネルの受信側で正しい送信クロックの周波数と
位相の推論を可能にする、そのチャネル符号化に対する
新規な復号方式を説明する。さらに、本発明によれば、
妥当な小さい通信チャネル帯域幅を経て高いデータ転送
速度での通信が可能になる。

一実施例では、192ビットのデータを256個の送信クロ
ックを伴なって１つのグループとして送信し、それによ
り、１つのデータ「フレーム」を構成する。データはそ
れぞれ16ビット量子化から成る12のオーディオチャネル
を表現するか、あるいは、それと等価の、それぞれ24ビ
ットの８つのチャネルを表現することができるであろ
う。もしくは、８ビットオーディオ（音声チャネル又は
データバイト）の24のチャネルを送信可能であろう。

変調コードと、一体の同期パターンは次のようにして
展開してゆく。192個のデータビットを４ビットずつの4
8のビット群に分割し、各ビット群の終端に２進値
「１」を追加する。それらのビット群を一度に１群ず
つ、逐次送信するのであるが、その場合、データ１はチ
ャネル遷移によってそれぞれ表現され、データ０は（NR
ZI方式によって）遷移の欠如によって表現される。この
データの送信は、１つのデータフレームに割当てられて
いる256のチャネルクロックのうち240を消費する。その
後に、10個の０（同期パターン）を送信し、続いて１
（同期周期終了子）と、４つのユーザビットと、シーケ
ンスの終了をマークする最後の１とを送信する。ユーザ
ビットは送信されるチャネルの数を定義するために使用
されても良い。データフレームの繰返しは頻繁であり且
つ連続しているので、単一のユーザビット位置を使用し
て、フレームごとに１つのビットを表現しつつ、逐次ビ
ットストリームを通信することができる。

本発明のインタフェースプロトコルは、デジタルオー
ディオデータの「フレーム」をセットアップする。各フ
レームは同期語と、４つのユーザビットと、24ビットデ
ータずつ８つのチャネルを含む。フレームは、10個の連
続する０から構成される10ビット同期語によって始ま
る。同期語の後には４つのユーザビットがあり、その後
に８＊24個のデジタルオーディオサンプルビット（192
ビット）が続いている。データフレーム中、４つのユー
ザビット又はサンプルビットから成る各ビット群の前後
には、常に論理値「１」であるビットがある。このクロ
ッキング情報は、データフレームの４ビットおきに少な
くとも１つの「１」が確実に現われることを保証する。
このインタフェースプロトコルによれば、スレーブ録音
装置のVCOは明示サンプル速度情報の必要なくデータス
トリームのサンプル速度に「ロック」することができ
る。

各受信装置のVCOのデータストリームのサンプル速度
への同期は、３つの段階を経て実行される。段階１は
「粗」制御である。カウンタはフレームごとにデータス
トリームの中で受信された連続する０の最大数をカウン
トして、10ビット同期語フィールドを検出する。12個以
上の連続する０がカウントされれば、各受信装置のVCO
の周波数を減少させる。７個未満の連続する０がカウン
トされれば、各受信装置の周波数を増加させる。８個か
ら11個までの連続する０がカウントされた場合には、VC
Oは段階１の限界内にあると考え、VCOの制御は段階２へ
移行する。

段階２は、各受信装置が同期語の出現ごとに256個の
クロックを検出するように各受信装置のVCOの周波数を
調整する「精密」制御である。カウンタは同期語から次
に連続する同期語までのVCOクロックをカウントする。
同期語ごとに258個以上のクロックがカウントされれ
ば、VCOの周波数を減少させる。同期語ごとに254個未満
のクロックがカウントされれば、VCOの周波数を増加さ
せる。同期語ごとに255個から257個のクロックがカウン
トされた場合には、VCOは段階２の限界内にあると考
え、VCOの制御は段階３へ移行する。

段階３は各受信装置のVCOの位相を制御する。位相検
出器はVCOクロックの位相をデータストリームの位相と
比較する。位相検出器の出力は、各受信装置のVCOの位
相がデータストリームの位相に先行しているか又はそれ
により遅れているかを指示し、それに従って、各受信装
置のVCOの位相を調整する。

本発明は、各受信装置のVCOの周波数と位相を修正す
るために使用される電荷ポンプを駆動する２つの論理出
力を（３つの段階の出力に基づいて）発生する回路を含
む。インタフェースプロトコルによれば、受信装置は広
いデータサンプル速度範囲にわたってデータストリーム
からクロッキング信号を取出すことができる。

図面の概要 図１は、本発明を使用して編成した単一のデータフレ
ームを示す。

図2A及び図2Bは、単純なフリップフロップ位相検出器
の動作を示す。

図３は、本発明の好ましい実施例で使用するためのVC
Oを示す。

図４は、本発明の好ましい実施例で使用するための電
荷ポンプを示す。

図５は、図３のVCOの期待周波数と電圧の関係のグラ
フを示す。

図６は、本発明の好ましい実施例の動作を示すフロー
チャートである。

図７は、本発明の好ましい実施例を実現するための１
つのシステムのブロック線図を示す。

好ましい実施例の詳細な説明 本発明の好ましい実施例を説明する。好ましい実施例
は、24ビットずつのデジタルオーディオデータから成る
８つのチャネルを同報通信する方法及び装置を論じてい
る。以下の説明中、本発明をより徹底して説明するため
に、チャネル数、チャネルごとのビット数、光ファイバ
ケーブル布線などの数多くの特定の細部に説明する。し
かしながら、それらの特定の細部を伴なわずとも本発明
を実施しうることは当業者には明白であろう。また、別
の場合には、本発明をあいまいにしないように、周知の
特徴について詳細に説明しなかった。

好ましい実施例のデジタルオーディオデータは256ビ
ットフォーマットをもって同報通信される。各ビットを
符号化し、公称12.288MHzクロックの立上がり端で、論
理レベルの遷移（０ボルトから５ボルト又は５ボルトか
ら０ボルト）の存在又は欠如によってビットの値を確定
する。論理レベルの遷移はビット値１として解釈され、
一方、遷移なしはビット値０として解釈される。

オーディオデータは休止又は間隙なしに連続して送信
されるので、本発明は、データフォーマットの中に、各
データシーケンス（サンプル）の始まりを識別するため
の手段を含むので、受信器は複数の異なるビットの各々
の意味を確定することができる。この「同期」パターン
は明確に識別され、想定しうる全てのデータパターンか
ら明確に区別できる。

デジタル入力データは、10個の０から構成されている
10ビット同期パターンをもって始まる。NRZI符号化を使
用すると、同期語は10回のクロック周期にわたってデー
タ遷移が存在しないことによって表現される。その後に
続くデータビットは４つのユーザビットと、24ビットず
つのサンプルから成る８つのチャネル（192ビット）と
から構成されている。それらのデータビットは、データ
ビット４つおきにビット値１が存在するように変調され
これにより、データに48ビットが追加されることにな
る。その結果は10個の同期ビットを246個の符号化デー
タビットに加えたものになる。

好ましい実施例においては、24ビットずつのデータか
ら成る８つのチャネルを送信するので、合わせて192ビ
ットとなる。デジタルシステムを駆動するのに都合の良
い方法の１つは、何らかの整数値をｎとするとき、２進
ｎビットカウンタにより除算されるクロックを使用す
る。デジタルプロセスは、カウンタがロールオーバする
たびに発生する信号に基づいて動作する。従って、２つ
の累乗に等しいビット総数を含む１つの「フレーム」を
作成するために、192ビットのデータに十分な追加ビッ
トを付加することが有利である。それらの追加ビットは
クロック情報と、同期パターンとから構成されている。
好ましい実施例では、192のデータビットに64個の追加
ビットを追加して、256個のチャネルビットから構成さ
れる１サンプルを生成する。これにより、デジタル論理
において８ビットカウンタ（2⁸＝256）を使用でき、好
都合である。言うまでもなく、本発明の範囲から逸脱せ
ずにデータビットに任意の数の追加ビットを追加でき
る。

図１は、本発明を使用して編成した１フレーム分のデ
ータを示す。フレーム101は256ビットのデジタル情報か
ら構成されている。各々のビットは論理値１又は論理値
０のいずれかである。第１のビット（ビット０）と、そ
の後の４つおきのビットは論理値１である。それらのク
ロッキングビット105は受信論理に対する時間上の道し
るべとして働く。ビット０とビット５との間には４つの
ユーザビット103があり、それらのユーザビットは、た
とえば、時間コード、音声データ又は制御情報を提供す
るために使用されても良い。ビット５からビット245ま
での間には、５番目ごとのビットを除いて、４つずつの
デジタルデータビット104がある。データビット104は、
チャネルごとに24ビット量子化を伴なって、８チャネル
の情報（チャネル０から７）を表わしている。データフ
レーム101の最後の10ビットであるビット246から255は
同期パターン102の専用である。好ましい実施例では、
同期パターン102は10個の連続する論理値０から構成さ
れている。次のデータフレーム101のビット０は論理値
１をもって同期パターンの10個の連続する０を終了させ
るので、同期パターン終了ビットと呼ばれる。

本発明のインタフェースプロトコルは、AESが推奨し
ている32kHz、44.1kHz及び48kHzの３つのサンプリング
周波数を含めたどのようなサンプリング周波数と組合せ
ても使用可能である。各サンプル周期が256個のチャネ
ルビットを含んでいる場合、毎秒48k個のサンプルは12.
288MHzの伝送クロックを発生させる。全てのデータビッ
トが１であるならば、その結果、受信器で発生する最大
周波数は6.144MHz方形波になるであろう。光ファイバケ
ーブルにおけるTdh1とTd1hは等しくないこともあり、ま
た、１と１（データ）の間にいくつかの０が存在してい
ても良いので、１と１の間の時間周期が伝送クロック周
期の厳密な倍数ではないようなパターンを受信すること
は可能である。これによって、特に、データ転送速度が
高いときには、受信器で混乱を引起こすおそれがあり、
その場合、クロック周期は遅延時間の差に近づいてゆ
く。Sharpの光ファイバ送信器／受信器対については、
最大クロック速度は約20MHzである。高速でクロッキン
グされるデータパターンの中には、確信度をもって読取
るのが困難になるものである。

データを適正に受信するためには、受信器論理は入力
データ転送速度と同期させることができるクロック発振
器を含むべきである。このクロックは、光学受信器から
データを受信するシフトレジスタを駆動するために使用
される。最前のクロックパルス以後に光学受信器で遷移
があったならば、論理値１を入力し、遷移がなければ、
論理値０を入力する。（１）発振器を同期すること、
（２）シフトレジスタを指導すること、及び（３）変調
方式における余分の１を除去することを目的として、シ
ステムに論理を適用できる。

アナログ媒体を介してデータを搬送する変復調装置や
ディスクドライブにおいては、データ転送速度を受信時
間に先立って確定することになり、VCOを受信周波数に
近い周波数に設定し且つ位相同期（周波数ロックを示唆
している）が実行されるまでフェーズロックループにVC
Oを調整させるのは相当に単純なことである。受信周波
数がわかっていないとき、従来のフェーズロックループ
はVCOを送信クロック周波数の有理数倍（3/4倍又は5/3
倍）に無理に不正確にロックさせてしまうことがありう
る。

好ましい実施例では、本発明は広いサンプル速度範囲
にわたってデータを受信する。そのため、従来通りの位
相ロック技法や同期技法を使用することはできない。そ
うではなく、伝送されるデータはデータストリームの中
に挿入されるデータであるが、データビット自体は１又
は０のいずれかでありうる。受信クロックを同期する位
相検出器は、チャネルの遷移により表現されるデータ１
の受信時に位相誤差を確定する。受信クロックは相当に
一定した速度で動作するので、遷移が起こらない０が存
在するという状況で機能することが可能である。許容さ
れる最長の０のストリングの終了時に、VCOはある限度
の中で依然として正確である。

単純な位相検出器の１つはフリップフロップである。
図2A及び図2Bは、単純なフリップフロップ位相検出器の
構造と動作を示す。図2Aでは、光学伝送システムからの
チャネル情報OPTO OUTをゲート202でフリップフロップ
203の非反転出力と排他的論理和演算する。フリップフ
ロップ203はXORゲート202の出力（XOR OUT）によりク
ロッキングされる。フリップフロップ203の反転出力端
子はそのデータ入力端子に接続している。XORゲート202
はパルス発生器として動作し、フリップフロップ201を
クロッキングするために使用される。VCOの出力端子（V
CO OUT）はフリップフロップ201のデータ入力端子に結
合している。位相検出器の出力はフリップフロップ201
の非反転出力端子（FLOP OUT）から取出される。

図２（Ｂ）は、位相検出器の動作を示す。XORゲート2
02は遷移を受信するたびに短い正パルスを出力する。受
信側VCOはフリップフロップ201のデータ入力端子に結合
している。そこで、フリップフロップ201はVCOの位相が
OPTO OUTにおけるチャネル遷移の位置の先にあるか又
は後にあるかを指示する。

XORゲート202の出力とVCOの出力の立上がり端は、そ
れらが信号中の有意味遷移が起こりうる時点であること
に注意を喚起する印として矢印によって指示されてい
る。VCOの立上がり端はビットセル205の境界と一致して
おり、それらの境界の内側でのどのようなチャネル遷移
もそのVCOサイクルにおいては１と解釈される。遷移の
欠如は０を指示する。伝送遅延が常に一定であるなら
ば、受信したビットはビットセル205の中心に当たるの
であるが、立上がりと立下がりの時間、あるいは異常な
データパターンに起因する遅延の変化によって、受信し
たビットはビットセルカウンタのいずれかの側へ幾分か
ずれる。過剰なビットシフト（ジッタ）はビットをビッ
トセルの境界の外へ追いやり、受信誤差をもたらしかね
ない。

XORゲート202はフリップフロップ201をクロッキング
し、フリップフロップ201の出力はクロック位相誤差を
指示する。クロックの立下がり端は、入力する遷移の中
心の両側で、均等に離間したビットセル境界を規定す
る。フリップフロップ201の出力端子をVCOに接続する
と、受信システムはVCOをOPTO OUTのチャネル遷移との
間で、チャネル遷移がクロックの立下がり端と一致する
ような位相関係に強制的に置こうとする。

典型的なフリップフロップの出力電圧は０から５ボル
トである。入力電圧を2.5Vとして、VCOを正しい周波数
で動作するように設定すると、フリップフロップ201は
ランダムパターンを描いて交互にハイとローになり、そ
の平均電圧は2.5Vである。VCOに別の平均電圧が印加さ
れれば、VCOは必然的に異なる平均周波数となり、それ
は位相同期を失なったことを示唆する。

VCOが5V入力をもって10％高すぎる速度で動作し、ま
た、0V入力をもって10％遅すぎる速度で動作する場合に
は、入力電圧として2.5Vを使用するならば、VCOは正し
い周波数の＋10％又は−10％のいずれかで交互に動作す
ることになり、その平均が正しい周波数となる。発振器
の周波数を絶えず変化しているので、送信クロックに対
するその位相も絶えず変化している。ビットセルの境界
はクロックによって規定されるため、それらの境界も絶
えず変化し（クロックジッタ）、その平均が正しい位相
をもつのである。

受信側クロックの位相が１クロックサイクルの1/2だ
けドリフトすれば、クロックの立上がり端は受信する遷
移の中心と一致し、受信データはジッタに関わる余裕を
もたない。ジッタの余裕がないと、信頼性をもってデー
タを受信することは不可能である。データを信頼しうる
ものにすべき場合には、最大許容ジッタはデータとクロ
ックの双方に対して１クロック周期の1/2を超えること
ができない。ジッタの最大の余裕を得るためには、クロ
ックをごく安定させるべきである。

クロックの位相が10％速すぎる速度又は10％遅すぎる
速度で推移している場合、10回のクロックサイクルの中
で１クロックサイクル分の位相変化を経過することにな
る。この場合に、インタフェースプロトコルが５つの連
続する０を許容するならば、クロック位相は次のチャネ
ル遷移が期待される時点まで、二分の一サイクルだけオ
フ状態となりうるであろう。フリップフロップ201は５
つのクロックなしビット周期に先立つ遷移によってとり
うる２つの状態のうち一方に設定され、VCOを制御しつ
つ、次の遷移が受信されるまでこの状態を維持する。５
つの連続する０を許容するインタフェースプロトコルに
おいては、ジッタの問題を回避するために、VCOをはる
かに狭い範囲に限定しなければならない。

周波数変調（FM）のようにデータビット相互間で１つ
の０が許容される場合には、フリップフロップが影響を
受けないままでありうる総期間はクロック周期まる２回
分である。FM符号化を使用するとき、クロックの位相が
10％速すぎる速度又は10％遅すぎる速度で推移すると、
最大クロックジッタは１つのビットセルの＋／−20％で
ある。１つのビットセルの＋／−50％は障害を表わすの
で、＋／−20％はFMコードの受信に関わるVCO仕様とし
ては許容しうるものであろう。ディスクドライブの場
合、駆動モータの速度はデータを失なわずに、多くとも
数パーセントしか変化（受信データ転送速度の変化）し
ない。

１つのコードの中の連続する０の最大数をそのコード
のランレングスといい、FMではこれは１に等しい。本発
明の好ましい実施例においては、ランレングスは４であ
る。言いかえると、４ビットのデータを意図的に配置し
た１によって隔離して、最大ランレングスを制限すると
共に、クロック情報を提供する。192ビットのデータを
４ビットずつの48のビット群にグループ分けする。図１
に示すように、各々の４ビット群の始めに１を追加し
て、５ビットずつの48のビット群を形成する。これで、
合わせて240ビットとなる。フレームごとに許容されて
いる256のビットのうち、余分の16ビットは特別のユー
ザービット及び同期パターンとして残されている。

16ビットのスペースは定義同期周期102（定義された
長さはクロック周波数制御を補助する）と、最終的には
制御情報、音声データ、又は時間コードを搬送すると思
われるユーザビット103とを含む。好ましい実施例で
は、それらのユーザビットは16ビットスペースの初めの
６つの位置を占め、（前と後に１を置いた状態で）10ビ
ットの同期周期を残す。

好ましい実施例では、受信側VCOは32kHzから64kHzの
範囲のサンプル速度でデータにロックオンし且つデータ
を受信することができる。フレームごとのビット数が25
6であるとき、これは8.192MHzから16.384MHzのチャネル
クロック周波数に相当する。従って、好ましい実施例を
使用すれば、光学系に要求される100kHzという最小信号
速度条件は満たされるのである。

好ましい実施例のインタフェースを最初に送信装置と
受信装置との間に接続するとき、受信側VCOは入力して
来るデータパターンに対して周波数と位相の双方で直ち
に調整を実行することができなければならない。サンプ
ル速度に関する情報を提供するあいまいでない同期パタ
ーンの１つは、同期パターンエリア内の多数の０から成
る長ランレングス違反である。好ましい実施例において
は、10ビット同期語は10個の連続する０から構成されて
いる。

現在、利用できるVCOは数多くある。きわめて安定し
ているVCOの１つはバラクタ同期ダイオードと、インダ
クタとを利用する。この相対的に単純な発振器回路は、
20MHzを越える周波数で50％のデューティサイクルの出
力を発生する。図３は、本発明の好ましい実施例におい
て使用するためのVCOを示す。コンデンサC1はVCOの入力
端子と接地点との間に結合している。バラクタ同調ダイ
オードTD1の第１の端子はVCOの入力端子に結合し、他方
の端子はコンデンサC2及びC3の第１の端子と、インダク
タL1の第１の端子とに結合している。インダクタL1の第
２の端子は接地点に結合している。コンデンサC2の第２
の端子は抵抗器R1の第１の端子と、インバータ301及び3
02から構成されるHCU04の入力端子とに結合している。
コンデンサC3の第２の端子は抵抗器R3の第１の端子に結
合している。抵抗器R3の第２の端子はHCU04の出力端子
と、抵抗器R2の第２の端子と、直列インバータ303の入
力端子とに結合している。抵抗器R1の第２の端子はイン
バータ301の出力端子と、コンデンサC5の第１の端子と
に結合している。コンデンサC5の第２の端子はインバー
タ302の入力端子と、抵抗器R2の第１の端子とに結合し
ている。図３のVCOの出力は直列インバータ303の出力端
子から取出される。

同調ダイオードの中には、およそ16対１の範囲のキャ
パシタンスを有するものもある。そのような同調デバイ
スの１つであるMotorola MVAM108は、１ボルトで約500
pfのキャパシタンスを示す。回路の周波数はキャパシタ
ンスの平方根に反比例するので、そのような発振器の周
波数の周波数範囲は多くとも４対１である。

電源VSは抵抗器R4を介してコンデンサC4の第１の端子
と、インバータ301及び302とに結合している。コンデン
サC4の第２の端子は接地点に結合している。HCU04はそ
の線形モードで動作されて、相当に大きな供給電源を要
求するので、電源と直列である抵抗器R4は引出しうる電
流を制限する。好ましい実施例では、VCO回路の中の全
てのコンデンサはセラミック部品又はモノリシック部品
である。帰還コンデンサC3と抵抗器R3は、制御電圧の範
囲全体（約1V）にわたって、インダクタの最上位置で一
定のRF電圧が得られるように調整される。インダクタ
は、50以上の範囲のＱ値をもつ抵抗器に似た部品である
べきである。

図３のVCOは約４対１の周波数範囲を有する。VCOを制
御するために図２のフリップフロップ位相検出器を使用
する場合には、VCOの位相はサイクルを経過するたびに
変化し、４対１の周波数範囲を得るために要求される０
から８ボルトの全てを供給するために、０から５ボルト
の出力範囲をもつ位相検出器を使用することが可能であ
る。さらに、VCOの入力側のバイパスコンデンサC1（動
作のために必要である）は、フリップフロップ201に対
する相当に大きな負荷を提示する。

好ましい実施例では、C1＝1500pf、C2＝22pf、C3＝10
pf、C4＝0.1μｆ、C5＝10pf、L1＝680nH、R1＝R2＝100k
Ω、R3＝3.3kΩ及びR4＝20Ωとなっている。言うまでも
なく、これらの値は便宜上の例にあたえられたものであ
る。本発明の趣旨から逸脱せずに本発明と共に他の素子
値、あるいは全く異なる可変VCO構造さえも使用して良
いことは当業者には明白であろう。

図４は、０から5Vの範囲にわたって０から５ボルトの
論理レベルにVCOに対し影響を及ぼさせるために汎用ト
ランジスタと、２つのダイオードと、１対のコンデンサ
とを使用する電荷ポンプ回路を示す。コンデンサC7の第
１の端子は入力端子Ａに結合し、コンデンサC7の第２の
端子はダイオードD1の入力端子と、ｎ型トランジスタQ1
のエミッタとに結合している。トランジスタQ1のコレク
タは電源VCCに結合している。コンデンサC8の第１の端
子は入力端子Ｂに結合し、コンデンサC8の第２の端子は
ダイオードD2の出力端子と、ｐ型トランジスタQ2のエミ
ッタとに結合している。トランジスタQ2のコレクタは接
地点に結合している。トランジスタQ1及びQ2のベース
と、ダイオードD1の出力端子と、ダイオードD2の入力端
子とは、全て、電荷ポンプ回路の出力端子並びに抵抗器
R6の第１の端子に結合している。抵抗器R6の第２の端子
はコンデンサC6を介して接地点に結合している。電荷ポ
ンプ回路の出力端子はVCOの入力端子に結合している。

本発明の好ましい実施例においては、C7＝C8＝33pf、
C6＝0.33μｆ及びR6＝100Ωとなっている。

回路は２つの論理入力端子を有する。入力端子Ａは制
御電圧を高くする（VCO周波数を増加させる）ために短
い正の5Vパルスを受信し、入力端子Ｂは制御電圧を下げ
る（VCO周波数を減少させる）ために短い負の5Vパルス
を受信する。

同調ダイオードの漏れ電流は少ない。制御電圧はバイ
パスコンデンサC1に蓄積され、コンデンサと、トランジ
スタと、ダイオードの電荷ポンピング作用によって変更
される。回路の動作を理解するために、コンデンサC1の
電圧は４ボルトであると想定する。入力端子Ａは通常は
ローであり、コンデンサC7の両端間電圧は約４ボルトで
ある。入力端子Ａがハイになると、コンデンサC7の両端
間電圧は逆極性の１ボルトに変化する。この電圧変化
は、駆動回路からダイオードD1を介してコンデンサC1へ
の供給される追加の電流を必要とし、これはコンデンサ
C1の電荷をわずかに加えることになる。入力端子Ａが
（おそらくは100nsec後に）降下したときには、コンデ
ンサC7の両端間電圧は元の4V値まで変化してほぼ戻る。
これを実行するための電流はこの時点でトランジスタを
介して供給させ、その結果、この動作段階で発生する電
流は、コンデンサC1に蓄積されている電荷にほとんど影
響を及ぼさない。

入力端子Ａがハイになるたびに、コンデンサC1の電荷
は少量ずつ加わってゆき、それにより、電圧は約12ミリ
ボルトだけ段階的に変化する。入力端子Ｂの動作は、極
性が逆になることを除いて、入力端子Ａの動作とほぼ同
一である。

回路が動作しているとき、コンデンサC1の電荷はＡと
Ｂの入力端子の動作によって変更され続けて、VCOを強
制的に正しい周波数にさせる。所定のクロック速度とデ
ータ転送速度に対して、バラクタの漏れは少量であるに
もかかわらず、発生する充電電流はVCOを制御するのに
十分である場合が多い。

位相検出器の出力端子に接続している。コンデンサC6
と直列の抵抗器R6は、システムを安定させる。VCOにお
いては位相は周波数の積分であり、且つ電荷ポンプは本
質的にはポンピングされた電荷を積分するので、VCOと
電荷ポンプの組合せは条件付きの安定をもたらす。直列
の抵抗器とコンデンサはシステムをさらに安定させよよ
うとする。

位相誤差が検出されるたびに、位相補正パルスを取出
す。コンデンサC6がなければ、それら全てのパルスをコ
ンデンサC1に追加した場合に、VCOの周波数はステップ
ごとに変化するであろう。VCOの位相が最終的に正しく
なったとき、周波数は全蓄積電荷によって余りにも大き
くはずれてシフトされてしまっているであろう。その結
果、類似してはいるが逆極性の一連の電荷によって、逆
のプロセスが起こるであろう。

唯一つのパルスが印加された場合、コンデンサC1は、
当初、約12ミリボルトにより充電されるが、コンデンサ
C6は充電パルスに先立つ始動電圧にとどまる。やがて、
コンデンサC1への12mVの追加は一部、抵抗器R6を介して
コンデンサC6へ流出する（TC＝330nsec）。制御電圧の
最終的な変化は約3mVだけであるが、制御電圧が12mVを
ピークとしていた期間中の（要求された方向への）移相
は位相修正を加えるのに十分であるが、長期間周波数に
はわずかな影響しか及ぼさない。

図５は、バラクタのデータシートの値から計算した、
期待周波数と電圧の関係を示すグラフである。帰還キャ
パシタンス、結合キャパシタンス及び漂遊キャパシタン
スについて、ある程度配慮した。図５に示す通り、１ボ
ルトから２ボルトへの１ボルトステップは制御範囲の下
端部における周波数の約30％の変化相当し、一方、６ボ
ルトから７ボルトへの同じ幅のステップは上端部におけ
る周波数の約14％の変化に相当する。

それらの値を平均すると、VCO定数は22％／ボルトと
なる。直線性を想定すると、３ミリボルトステップはVC
O周波数を約.06パーセント変化させる。

図３のVCOと、図４の電荷ポンプとを使用してデータ
ストリームを位相同期し、且つVCOの制御電圧を１つの3
mVステップだけ外して設定し、その位相が当初は正しか
った場合には、位相が１クロック周期の許容最大の割合
である50％だけドリフトするために、約800回のクロッ
クサイクルが必要になるであろう。この技法を使用し
て、同期パターンとして10個の０から成る長ランレング
ス違反を許容すると、VCOは同期パターンの終端で、１
クロックサイクルの、きわめて小さいクロックジッタの
許容量である１％を越えて外れることができないであろ
う。

当初のVCO周波数が正しい受信クロック速度から１％
外れていれば、受信側VCOは送信クロックに対して、位
相関係が１クロックサイクルの1/2だけ変化するために
必要とされる時間の中で25回のVCOクロックが経過する
ような速度でドリフトする。本発明を使用すると、最大
ランレングスが４である場合、25クロックサイクルの間
に最大で５回のチャネル遷移が受信されるであろう。そ
れら５回の遷移の各々に対して位相検出器が受信側VCO
に修正パルスを印加して、周波数をそれぞれ.06％修正
すると、0.3％の長期間周波数変化が得られる。１％の
遷移周波数変化と結合させれば、その修正は位相変化を
十分に一定にすることができるであろう（２つの周波数
が同じである場合、それらの周波数は必ずしも同一でな
くとも良いが、一定である位相関係を有する）。この時
点以降、VCOに送信クロックとの位相周期を実行させ、
最終的には長期間受信VCO周波数を正しい値にさせるた
めに、システムはさらに位相クロッキングパルスを供給
することができる。

次に、好ましい実施例の同期パターンを認識し、且つ
位相検出器が制御を引継ぎ、VCOをデータストリームに
同期できるようにVCOを正しい周波数の１％以内に設定
する手段を説明する。

図１に示すように、好ましい実施例の同期パターンは
同期パターン終了ビットによって終わる。ランレングス
違反検出器を使用して同期パターンを検出する場合、こ
の第１回の「同期後」遷移はタイミングマーカとして働
く。好ましい実施例では、周波数が正しければ、この同
期後タイミングマーカは256VCOサイクルごとに１回起こ
る。受信側VCOをこの目的に適合するように制御するた
めに回路を取出すことができるが、依然として信頼しう
る同期周期検出は要求されている。

好ましい実施例の受信側VCOは、（生産許容差に従っ
て）４対１を越える潜在周波数範囲を有する。先に挙げ
た素子値を使用したとき、期待出力範囲を5MHzから25MH
zとすべきである。入力信号が32kHzのサンプル速度（8.
192MHzの送信クロック）にあり且つ受信側VCOがその上
限（25MHz,比＝3.05:1）にある場合には、同期周期（０
10個、11回のクロック時間周期）は33を越える連続す
る０として受信され、これは受信クロック速度が高すぎ
るということを指示している。これに対し、データが64
kHzで送信され（16.384MHzの送信クロック）、且つVCO
受信クロックは5MHzで始動した（比＝3.3:1）場合に
は、同じ10個の０から成る同期パターンは約４個の連続
する０として受信され、それは受信クロック周波数が低
すぎるということを指示している。

伝送されるデータは全て１であっても、全て０であて
も良く、あるいは、０と１を混合した組合せであっても
良いので、４ビットずつの各ビット群の終りにデータ１
を導入すれば、受信側クロックが同期を獲得するのに十
分な送信クロック情報が得られるのである。フレーム同
期周期が10個の０から成る場合、受信側クロックが同期
から外れる機会も生まれるのであるが、この周期は十分
に短く且つまれであるので、問題は起こらない。ところ
が、同期周期は、送信の場合であっても複数の０を含む
メッセージをあいまいさなく識別可能であるほどには十
分に長い。

受信器は、最初に入力デジタルメッセージを復号しよ
うとするとき、データ転送速度に関する事前の知識をも
たず、従って、送信器のクロック周波数又は位相に関す
る事前の知識をもたない。受信器には電圧制御発振器が
組込まれており、受信器の復号回路はその電圧制御発振
器を使用して、データフレームの同期パターンを基準と
して使用しつつ、受信側VCOを送信器と周波数・位相同
期状態にすることができる。

当初、送信器クロックと受信側VCOの周波数は大きく
異なっていることもありうるので、受信側VCOは入力デ
ータパターンと同相ではない。この予測不可能な周波数
不一致の結果、フレーム同期は任意の数の受信クロック
周期に当たる長さであるように見える。受信側VCOが正
しい周波数で動作していても、VCOは位相同期状態には
なく、受信されるデータ遷移は何らかの無作為の、予期
される時間ジッタを受けるため、10個の（送信）クロッ
ク周期フレーム同期パターンは受信器では９個だけの受
信クロック又は12個もの受信クロックに当たる長さをも
つような現われかたをするであろう。送信クロックと受
信クロックとの位相関係は無作為で、予測可能であるの
で、見かけの同期周期が期待長さ（10クロック）となる
まで受信側VCOを制御することは困難又は不可能であろ
う。さらに、クロック周波数の尺度として同期周期を使
用する場合に受信クロックをどれほど正確に制御しうる
かの度合いは余りに不十分であるので、データ遷移と受
信クロックとの正規の位相比較を開始できない。受信ク
ロックの不正確さは、受信側フェーズロックループの捕
獲範囲を越えてしまっているであろう。

好ましい実施例においては、受信側VCOの周波数と位
相を整列させるために、３つの段階を組合せて使用す
る。第１の段階は、第２の段階が同期パターンを認識し
て、同期周期ごとに256クロックという関係を成立させ
るように、VCOを十分に近接する周波数の中に設定しな
ければならない。次に、第３の段階はVCOを位相クロッ
クしようとする。

従って、本発明の好ましい実施例は３つの技法を組合
せて使用して、受信側VCOの周波数を適正に整列させる
のである。

1.同期周期が10個の受信クロックという目標に十分に近
いように見え、その結果、同期パターンをあいまいさな
く識別でき、正規のデータパターンとの混同が起こりえ
ないように、受信側VCOを調整する。

2.同期終了子遷移間に起こる受信クロックの数が正しい
数である256に十分に近くなり、それにより、位相同期
機構が捕獲できるように、受信側VCOを調整する。

3.受信側VCOを正規の方式で位相同期する。

第１の段階では、第２の段階に同期パターンを認識さ
せ且つ同期パターンごとに256クロックという関係を成
立させるために、受信側VCOを送信周波数に十分に近づ
ける。第３のステップは位相同期を試みつつ、実際には
１クロックパルスを飛越しても良いので、第２の段階は
同期ごとに155クロックから257クロック（255と257を含
む）になったときにVCOを修正するのを停止し、第３の
段階にVCOの制御を引継がせるべきである。この階層
は、第３の段階が位相同期を試みたときに受信側VCOが
正しい周波数の＋／−１％以内に確実に入るように保証
する。

データはビットセルウィンドウの中で相当に大きくジ
ッタしうるので、位相同期が実行される時点を認識する
のは困難であろう。ところが、VCOが正しい周波数の１
％以内に入るように、VCO周波数が第２の段階の限界内
にあると仮定すると、第３の段階を使用する位相同期は
必然的なものである。それに対応して、受信側VCOの周
波数が段階２の限界の中に入った時点、すなわち、シス
テムが非常に位相同期されそうであり、データは信頼し
うるものである時点を指示するために、受信論理へ信号
を送信すべきである。

好ましい実施例の256ビットフレームは、どの１フレ
ームにおいても１の最大数がデータチャネルの１の含有
量に応じて246であり且つ１の最小数は50であるような
構造を有する。チャネル遷移を受信するたびに８ビット
遷移カウンタを増分してゆくと、８ビットカウンタがロ
ールオーバするたびに、少なくとも１つの完全フレー
ム、多くとも５つの完全フレームが受信されることにな
る。同様に、遷移カウンタのロールオーバから次のロー
ルオーバまでの間にも少なくとも１つの同期パターン、
多くとも５つの同期パターンが受信される。

連続して受信される０の数をカウントするために別の
カウンタが配置されており、（受信側VCOにより駆動さ
れる）、その最大カウントは設定された限界に従ってフ
リップフロップをセットさせる（すなわち、連続する０
の最大数は12、最小数は８）。総VCO誤差の程度と方向
を指示するために、遷移カウンタのロールオーバ時にそ
れらのフリップフロップの値をレジスタにクロッキング
する。連続する０のカウントが８に達したが、13には決
して至っていない場合には、VCOは段階１の限界内にあ
り、制御は段階２に渡る。

段階２は同期終了ビット検出器と、９ビットVCOカウ
ンタとから構成されている。同期終了子検出器は、少な
くとも８つの０が進んだ後に第１の遷移を受信したとき
に、１つのパルスを出力する。このパルスを受信したと
き、VCOカウンタを評価し、リセットする。VCOカウンタ
は、最前の同期終了ビット以後の受信VCO同期の数をカ
ウントする。リセットに先立って、VCOカウンタの値はV
COが周波数ロック範囲を外れているか否かを判定する。
同期終了子検出器の出力はデータシーケンスの始まりを
マークするので、受信論理においては、受信データを使
用可能な情報に変換することは有用である。

第２の段階の検出器は、位相同期を指示するために、
受信論理へ信号を出力して、信号を少なくとも１回の遷
移カウンタのロールオーバの分だけ遅延させ、段階３に
同期を保証するための適切な時間を与える。

VCOが限界から余りに大きく外れている場合には、段
階２及び３は段階１の誤った動作を引起こす可能性があ
るので、それら３つの段階の優先順位では、第１の段階
が優位にあり、次に第２の段階、続いて、第３の位相ロ
ック段階がある。

図６は、本発明の好ましい実施例の動作を示すフロー
チャートである。ステップ601では、典型的には何らか
の型のインタフェースを介して、デジタル情報を受信装
置へ送り出す。ステップ602で、段階１の動作が始ま
る。ステップ603では、インタフェース回路は、受信し
た、データ１で終わる０の最大数をカウントする。決定
ブロック604においては、「０は８個より少ないか？」
という質問を尋ねる。その回答がイエスであれば、ステ
ップ605でシステムは次のフレームカウンタのロールオ
ーバを待機し、ステップ606で受信側VCOの周波数を増加
させるために制御信号を送信し、ステップ607で連続０
カウンタをリセットし、ステップ602において段階１の
動作を繰返す。回答がノーであれば、決定ブロック608
で、「11個を越える０があるか？」という質問を提示す
る。その回答がイエスであれば、システムはステップ60
9で次のフレームカウンタのロールオーバを待機し、ス
テップ610で受信側VCOの周波数を減少させるために制御
信号を送信し、ステップ607で連続０カウンタをリセッ
トし、ステップ602において段階１の動作を繰返す。回
答がノーであれば、システムはステップ611で段階２の
回路をイネーブルし、ステップ612で段階２の動作を開
始する。

ステップ613では、システムは同期パターンの受信か
ら次の受信までの間の受信VCOクロックの数をカウント
する。決定ブロック614においては、「クロックは255未
満か？」という質問を尋ねる。その回答がイエスであれ
ば、ステップ615でVCOカウンタをリセットし、ステップ
616では受信側VCOの周波数を増加させるために制御信号
を送信する。回答がノーであれば、決定ブロック617に
おいて、「クロックは257を越えるか？」という質問を
提示する。その回答がイエスであれば、ステップ618でV
COカウンタをリセットし、ステップ609では受信側VCOの
周波数を減少させるために制御信号を送信する。回答が
ノーであれば、システムはステップ620で段階３の動作
に入る。

決定ブロック612においては、「段階１の限界内にあ
るか？」という質問を尋ねる。フレームカウンタのロー
ルオーバごとに受信される連続する０の最大数が段階１
の動作の許容しうる限界を外れている（＜８又は＞11）
ならば、ステップ602で制御は段階１に戻る。連続する
０の数が依然として段階１の限界の中にあれば（＞７及
び＜12）、システムは決定ブロック623において、次の
質問である「段階２の限界内にあるか？」を尋ねる。同
期パターンの発生ごとに受信されるVCOクロックの数が
段階２の動作の許容しうる限界を外れている（＜255又
は＞257）ならば、ステップ612で制御は段階２に戻る。
VCOクロックの数が依然として段階２の動作の許容しう
る限界の中にあれば、（＞254及び＜258）、制御はステ
ップ625へと移行する。

ステップ625では、受信側VCOの位相をデジタルデータ
信号の位相と比較する。決定ブロック626においては、
「VCOの位相は遅れているか？」という質問を提示す
る。その回答がイエスであれば、ステップ627で、VCOの
位相を増加させるために受信側VCOの入力端子へ制御パ
ルスを送信し、動作はステップ620で継続する。回答が
ノーであれば、決定ブロック628において「VCOの位相は
先行しているか？」という質問を尋ねる。その回答がイ
エスであれば、ステップ629で、VCOの位相を減少させる
ために受信側VCOの入力端子へ制御パルスを送信し、動
作はステップ620で継続する。回答がノーであれば、シ
ステムは、ステップ630で、位相同期が実行されたこと
を指示する信号を送信し、制御はステップ620へ移行し
て、位相同期動作を維持する。

本発明の好ましい実施例を実行するための１つのシス
テムのブロック線図を図７に示す。デジタルデータ信号
712はパルス発生器701の入力端子に接続する。パルス発
生器701はインタフェース伝送システムからNRZIデジタ
ルデータ信号を受信し、信号712の遷移を検出するたび
に１つのパルスを出力する。パルス発生器701の出力端
子はフレーム検出器702と、データセパレータ703と、位
相検出器704とに結合している。フレーム検出器702はデ
ータ信号712における遷移の回数を監視し、256回の遷移
が起こるたびに信号を出力する。データセパレータ703
はパルス出力714を受信し、クロッキング情報を優先順
位セレクタ705により使用するための論理レベルに変換
しつつ、データ情報をクロッキング情報から分離する。
位相検出器704はパルス出力714の位相をVCO出力713の位
相と比較し、VCO出力713の位相が先行しているのか又は
遅れているのかを指示する信号を出力する。

優先順位セレクタ705はフレーム検出器702及びデータ
セパレータ703と、データ論理706及びVCO出力端子713と
に結合している。優先順位セレクタ705は、受信側VCO70
8が段階１の限界内にあるか又は段階２の限界内にある
かを判定し、現在段階と、VCO708に対する周波数修正に
ついて要求される方法とを指示する信号を出力制御装置
707へ出力する。出力制御装置707は優先順位セレクタ70
5、データ論理706及び位相検出器704からの情報を復号
し、発振器の周波数と位相を調整するために、制御パル
スを信号線709及び710を介してVCO708へ発生する。VCO
出力713は、デジタルデータ入力信号712をクロックして
デジタル情報を復号するために使用される。

好ましい実施例では、受信側VCOは、電荷ポンプを駆
動する２つの論理出力を介して制御される。段階１又は
段階２の修正中、256回のチャネル遷移ごとに、すなわ
ち、同期終了ビットを受信するたびに１つの修正パルス
が発生するので、Ａ出力とＢ出力のパルス持続時間は非
常に長くて良い。この目的のために、パルス数はVCOク
ロック分の長さであることができる。これに対し、位相
同期段階である段階３では、チャネル遷移ごとに１つの
パルスが期待されるので、修正パルスの幅を狭くすべき
である（遷移１回の幅より狭い）。

同期中、好ましい実施例におけるVCOは16.384MHzの最
大周波数で動作し、その周期は61nsecである。Ａ信号と
Ｂ信号はVCOのゲーティングバージョンであっても良
く、30nsecのパルスを発生する。この短い期間の中でコ
ンデンサC7を５ボルトにより充電又は放電するために
は、著しく大きなインパルス電流を供給しなければなら
ない。抵抗器をコンデンサと直列に配置することによっ
て、この電流を減少させ、よい長い時間にわたって拡散
させることは可能であろうが、ピーク電流を妥当なレベ
ル（10mAなど）まで減少させるには、抵抗器を470オー
ムもの大きさにしなければならないであろう。コンデン
サC7の値が100pfであるとき、これにより、時定数は47n
secになるであろうし、30nsecの半サイクルの間に、電
荷のごく一部しかVCO入力コンデンサへ導通されないで
あろう。

特に、制御電圧に対するVCOの感度が最小である高いV
CO周波数においては、このような事態が起こる。最良の
動作を得るには、VCOの電圧対周波数特性を指数関係と
すべきであり、その場合、同期特性は全VCO範囲にわた
って一定である。ＡとＢのピン入力電流を意図をもって
制限するならば、高いVCO周波数で余分な非指数性を生
じさせる。

以上、自動クロッキングし且つ自動同期するデジタル
オーディオデータフォーマット及び装置を説明した。

フロントページの続き (72)発明者 ザック，アラン アメリカ合衆国 91401―4616 カリフ ォルニア州・ヴァン ナイス・キャサリ ン アヴェニュ・5634 (72)発明者 ライル，マーカス アメリカ合衆国 90049―1820 カリフ ォルニア州・ロサンゼルス・ウエストリ ッジ ロード・2167 (72)発明者 ブラウン，デビッド アメリカ合衆国 90034―2918 カリフ ォルニア州・ロサンゼルス・カンフィー ルド アヴェニュ・ナンバー１・3321 (72)発明者 ラフキー，カール アメリカ合衆国 93063―2503 カリフ ォルニア州・シミ ヴァレイ・ナンバー 74・ロックウッド コート・3405 (56)参考文献 特開 平３−230619（ＪＰ，Ａ) 特開 昭61−295729（ＪＰ，Ａ) 特開 昭61−5640（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 7/033 G11B 20/10 H03L 7/06 H04L 7/04 H04L 25/40

Claims (19)

(57)【特許請求の範囲】
1. 【請求項１】複数のデータ転送速度でのデジタルデータ
   の非同期通信のための方法において、 デジタル情報を、同期パターンおよび複数の有効データ
   ビットをそれぞれ有する複数のデータフレームへと符号
   化する過程と； 通信用媒体を使用して前記複数のデータフレームを伝送
   する過程と； 周波数を調整できる受信用発振器を使用して前記複数の
   データフレームを受信して前記データフレームのそれぞ
   れの前記同期パターンを検出する過程と； それぞれの同期パターンの検出中に、前記発振器の周期
   数をカウントする過程と； カウントされた前記発振器の周期数に基づいて、前記発
   振器の前記周波数の１回目の調整を実行する過程と； 前記同期パターンの発生から次の発生までの間に経過す
   る発振器周期の数を前記データフレーム中のビット数の
   範囲内におさめて、位相同期手段にによって前記発振器
   を前記デジタルデータに位相同期させ得るように、前記
   発振器の前記周波数の２回目の調整を実行する過程と； 前記受信側発振器を前記デジタルデータに位相ロックさ
   せる過程と を備える方法。
2. 【請求項２】１つのデータフレームは256ビットから構
   成されている請求項１記載の方法。
3. 【請求項３】前記データフレームは４ビットずつの48の
   ビット群と、その各々の後に続く２進値１と、10個の連
   続する２進値０から成る同期パターンと、同期パターン
   終了ビットと、４つのユーザビットと、シーケンス終了
   ビットとから構成されている請求項２記載の方法。
4. 【請求項４】前記周波数の前記１回目の調整は、前記同
   期パターンにおいて連続する０が少なくとも８で11を越
   えない数だけ検出されようにする調整である請求項１記
   載の方法。
5. 【請求項５】前記周波数の前記２回目の調整は、前記同
   期パターンの発生から次の発生までの間において少なく
   とも255で257を越えない数のクロックがカウントされる
   ようにする調整である請求項１記載の方法。
6. 【請求項６】前記位相ロックさせる過程は、前記データ
   の位相を前記発振器の位相と比較する位相検出器を有す
   るフェーズロックループを使用して実行される請求項１
   記載の方法。
7. 【請求項７】複数のデータ転送速度でのデジタルデータ
   の非同期通信のための回路において、 伝送用手段に結合しており、前記デジタルデータおよび
   同期パターンからそれぞれ構成されている一連のデータ
   フレームを伝送するデジタル送信器と； 前記伝送用手段に結合しており、発振器の出力に基づい
   て前記データフレームの各々の前記同期パターンを検出
   できるデジタル受信器と； 前記発振器の周期数をカウントする手段と； 前記発振器によって、前記同期パターン中にカウントさ
   れる前記発振器の前記周期数が、第１段階の範囲内にお
   さまり、前記デジタル受信器によって前記同期パターン
   が認識され得るよう、その周波数の１回目の調整が実行
   され、 前記発振器によって、１つのデータフレームの中で発生
   する発振器の周期数が、第２段階の範囲におさまり、前
   記発振器を伝送されるデータフレームに位相ロックをさ
   せ得るよう、その周波数の２回目の調整が実行され、 前記発振器を前記伝送されるデータフレームに位相ロッ
   クさせる位相同期手段と を備える回路。
8. 【請求項８】１つのデータフレームは256ビットから構
   成されている請求項７記載の回路。
9. 【請求項９】前記データフレームは４ビットずつの48の
   ビット群と、その各々の後に続く２進値１と、10個の連
   続する２進値０から成る同期パターンと、同期パターン
   終了ビットと、４つのユーザビットと、シーケンス終了
   ビットとから構成されている請求項８記載の回路。
10. 【請求項１０】前記周波数の前記１回目の調整は、前記
    同期パターンにおいて連続する０が少なくとも８で11個
    を越えない数だけ検出されるようにする調整である請求
    項７記載の回路。
11. 【請求項１１】前記周波数の前記２回目の調整は、前記
    同期パターンの発生から次の発生までの間において少な
    くとも255で257を越えない数のクロックがカウントされ
    るようにする調整である請求項７記載の回路。
12. 【請求項１２】前記位相ロックは、前記データの位相を
    前記発振器の位相と比較する位相検出器を有するフェー
    ズロックループを使用して実行される請求項７記載の回
    路。
13. 【請求項１３】一連のデータフレームの伝送周波数に発
    振器を位相ロックさせる方法において、各データフレー
    ムにはＮビットの２進データが含まれ、各データフレー
    ムは同期パターンと複数のデジタルサンプリングされた
    ビットとから構成され、前記同期パターンは単一の終了
    ビットによって終了する複数の連続する同一の２進ビッ
    トから構成されており、 （ａ）前記一連のデータフレームをデジタル送信器から
    デジタル受信器へ伝送する過程と； （ｂ）各データフレームにおける前記同期パターンを検
    出する過程と； （ｃ）周波数を調整できる発振器の出力信号に基づいて
    カウンタを用いて前記同期パターンを解釈する過程と； （ｄ）前記同期パターンが第１の下限に満たない連続す
    る同一の２進ビットしかもたないと解釈された場合に、
    前記発振器の前記周波数を増加させる過程と； （ｅ）前記同期パターンが第１の上限を越える連続する
    同一の２進ビットを有していると解釈された場合に、前
    記発振器の前記周波数を減少させる過程と； （ｆ）過程（ｄ）又は過程（ｅ）で前記発振器の周波数
    調整が要求されなくなるまで、過程（ｂ）から（ｅ）を
    繰返す過程と； （ｇ）前記同期パターンの発生から連続する次の発生ま
    での間に前記発振器の発振の回数をカウントする過程
    と； （ｈ）前記発振器の前記発振の回数が第２の下限より少
    ない場合に、前記発振器の前記周波数を増加させる過程
    と； （ｉ）前記発振器の前記発振の回数が第２の上限より多
    い場合に、前記発振器の前記周波数を減少させる過程
    と； （ｊ）過程（ｈ）又は過程（ｉ）で前記発振器の周波数
    調整が要求されなくなるまで、過程（ｇ）から（ｉ）を
    繰返す過程と； （ｋ）前記発振器の位相を前記データフレームの前記伝
    送周波数の位相と比較する過程と； （ｌ）前記発振器の前記位相が前記データフレームの前
    記伝送周波数の前記位相の後にある場合に、前記発振器
    の前記位相を進ませる過程と； （ｍ）前記発振器の前記位相が前記データフレームの前
    記伝送周波数の前記位相より先にある場合に、前記発振
    器の前記位相を遅らせる過程と； （ｎ）過程（ｌ）又は過程（ｍ）で位相調整が要求され
    なくなるまで、過程（ｋ）から（ｍ）を繰返す過程 とを備える方法。
14. 【請求項１４】１つのデータフレームは256ビットから
    構成されている請求項13記載の方法。
15. 【請求項１５】前記データフレームは４ビットずつの48
    のビット群と、その各々の後に続く２進値１と、10個の
    連続する２進値０から成る同期パターンと、同期周期終
    了ビットと、４つのユーザビットと、シーケンス終了ビ
    ットとから構成されている請求項14記載の方法。
16. 【請求項１６】前記第１の下限は８ビットから成る請求
    項13記載の方法。
17. 【請求項１７】前記第１の上限は11ビットから成る請求
    項13記載の方法。
18. 【請求項１８】前記第２の下限は255から成る請求項13
    記載の方法。
19. 【請求項１９】前記第２の上限は257から成る請求項13
    記載の方法。