JP4176705B2

JP4176705B2 - Ｐｌｌ回路

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Description

本発明は、例えば無線ＬＡＮシステムのような頻繁にＯＮ／ＯＦＦを繰り返すシステムを、高速化・低消費電力化するために用いられるＰＬＬ回路に関するものである。

携帯電話や無線ＬＡＮシステムの機器等においては、その発振部の高周波を発生させるためにＰＬＬ回路が使われているが、このＰＬＬ回路部分での消費電力は大きい。このような機器においては、消費電力を削減する必要があるため、送信や受信などの必要な時のみＰＬＬ回路を動作させている。即ち、ＰＬＬ回路ではＯＮ／ＯＦＦが頻繁に行われている。従来、携帯電話や無線ＬＡＮシステムの機器等において、その消費電力を低減する方法として、一般的に送信または受信していない間（いわゆる待機時間）に、ＰＬＬ回路の電源をＯＦＦすることが行われている。

ところが、ＰＬＬ回路は、当該ＰＬＬ回路が備えている電圧制御発振器（ＶＣＯ）に対して、基準信号と発振信号の間の位相差をなくすように、発振制御電圧をフィードバックループによって変化させて、目的の発振周波数に近づけてゆく構成である。このため、ＰＬＬ回路には、電源がＯＮとなってから周波数が安定するまでに時間を要するという問題がある。

従来の無線ＬＡＮシステムの送受信機ブロックにおける、パケットデータ受信時の消費電力の時間推移を図９に示す。同図中の９０１〜９０４は何れも、送受信機ブロックの消費電力レベルを示しており、９０１はパケットデータ受信時、９０２はパケットデータ受信に対しての応答となるＡＣＫ信号送信時、９０３、９０４はこの順に、待機時間に電源ＯＦＦしない場合、ＯＦＦする場合の消費電力レベルを示している。同図に示すとおり、待機時間に電源ＯＦＦすることにより、電源ＯＦＦしない場合に比べて斜線で示す部分に相当する送受信機ブロックの消費電力を下げることができる。

ＩＥＥＥ８０２．１１ｂ規格において、例えば、データ転送レートを５１２ｋｂｐｓ、パケット周期を２０ｍ秒とした場合、図９において斜線を用いて示した部分の時間、すなわち待機時間は１８．７ｍ秒程度となり、当該待機時間がパケット周期全体に占める比率は約９４％にもなる。このため、この待機時間に、送受信機ブロックの電源をＯＦＦして消費電力を低くすることは、無線ＬＡＮシステムの消費電力低減のために大きな効果がある。また、データ転送レートを１．４Ｍｂｐｓ、パケット周期を８ｍ秒とした場合、待機時間は６．５ｍ秒程度となり、パケット周期全体に占める待機時間の比率は約８１％となる。このように、データ転送レートが高くなるにしたがって待機時間は短くなるものの、依然としてパケット周期全体に占める比率は高いから、待機時間に電源をＯＦＦすることは無線ＬＡＮシステムの消費電力を低減するために効果がある。

また、無線ＬＡＮシステムの電源をＯＦＦ状態からＯＮする場合、ＰＬＬ回路の周波数が安定した後に行う必要がある。すなわち、無線ＬＡＮシステムが信号の受信を開始する前に、ＰＬＬ回路の周波数が安定していなければならない。ここで、ＰＬＬ回路の周波数が安定するまでに要するプルイン時間は、通常１−１０ｍ秒程度である。したがって、図９中に両矢印９０５で示すように、無線ＬＡＮシステムが信号の受信を開始する１−１０ｍ秒程度前に、無線ＬＡＮシステムの電源をＯＮしなくてはならない。このため、パケットデータ受信とその次のパケットデータ受信との間に、無線ＬＡＮシステムの電源をＯＦＦ状態にできる時間は、両矢印９０５で示したＰＬＬ回路の周波数安定化に要するプルイン時間の分だけ短くなる。

上述のようにデータ転送レートが高くなるにしたがって待機時間は短くなる一方、ＰＬＬ回路の周波数安定化に要するプルイン時間は変わらない。このため、データ転送レートが高くなるにしたがって、このＰＬＬ回路の周波数安定化に要するプルイン時間が、ＰＬＬ回路の低消費電力化の妨げとなってくる。よって、ＰＬＬ回路の低消費電力化には、周波数安定化に要するプルイン時間を短縮する事が重要である。

図５に、従来の一般的なＰＬＬ回路のブロック図を示す。同図に示すＰＬＬ回路における電圧制御発振器５０１は、発振制御電圧入力端子５０２から入力された電圧値に従い、特定の周波数ｆｏで発振し、電圧制御発振器出力端子５０３から発振（信号）を出力する。この発振の出力は、バッファアンプ５０４を通じてシステムの内部回路へ分配されると共に、プリスケーラ５０５に直接入力される。そして、プリスケーラ５０５の出力端子５０６から、分周信号が位相比較器５０７に出力される。

位相比較器５０７には、前記分周信号に加えて、水晶発振器等で構成される基準発振器５０８からの基準信号が入力される。位相比較器５０７は、分周信号と基準信号との２入力信号の位相差に基づいた位相差信号により、チャージポンプ５０９を駆動するものである。チャージポンプ５０９と電圧制御発振器５０１との間には、ローパスフィルタで構成されるループフィルタ５１０が設けられており、このループフィルタ５１０により、チャージポンプからの出力信号が平滑・ノイズ除去されて、電圧制御発振器５０１に出力される。

図５に示す従来のＰＬＬ回路では、上述したようにして、電圧制御発振器５０１からの前記発振出力が電圧制御発振器５０１にフィードバックされるループを形成している。プリスケーラ５０５の分周信号と基準発振器５０８の基準信号との位相差がなくなるまで、上述したフィードバックが行われて、ＰＬＬ回路の周波数を安定させ、最終的にはＰＬＬ回路が所定の周波数で発振することとなる。

従来の技術では、このように、ＰＬＬ回路の発振が安定した時における発振制御電圧を記憶しておき、ＯＮとなってから直ちに、当該記憶していた発振制御電圧になる様に、電圧設定手段を用いて強制的に発振制御電圧を設定することがなされている。

ＰＬＬ回路のプルイン時間短縮のために提案されている従来技術について、図６〜図８に基づいて以下に説明する。図６〜図８に示すＰＬＬ回路を構成する部分のうち、図５に示したものと同じ機能を奏する部分には同符号を付して、説明を省略することとする。

第１の従来例として、特許文献１に記載のＰＬＬ回路の構成を示すブロック図を図６に示す。同図に示すように、特許文献１に記載のＰＬＬ回路は、プルイン時間を短くするためのリードオンリーメモリー（ＲＯＭ）６１２を備えている。当該リードオンリーメモリー６１２には、ＰＬＬ回路内の電圧制御発振器５０１の発振周波数に対する発振制御電圧値のテーブルを記録している。そして、電圧制御発振器５０１を所定の周波数で発振させるために必要な電圧値を、デジタル・アナログ変換器（Ｄ／Ａ変換器）６１３より発生させて、ＰＬＬ回路の電源ＯＦＦ状態時に、あらかじめループフィルタ５１０の容量５１１に充電（プリチャージ）しておく。これにより、電源ＯＮ時に、電圧制御発振器５０１の発振周波数を所望の周波数に近づけておくことができるから、ＰＬＬループにて安定した周波数となるまでの時間を短縮することが可能となる。

第２の従来例として、特許文献２に記載されているＰＬＬ回路の構成を示すブロック図を図７に示す。同図に示すように、特許文献２のＰＬＬ回路は、チャージポンプ５０９とループフィルタ５１０との間にループスイッチ７１２が挿入された形態である。このループスイッチ７１２は、ＰＬＬ回路のＯＦＦ時にループフィルタ５１０内の容量５１１に蓄積された電荷を保持して、ＰＬＬ回路の動作時における制御電圧を容量５１１に維持するものである。このように、第２の従来例では、ＰＬＬ回路のＯＦＦ時においてはループスイッチ７１２により動作時における制御電圧が維持されるから、電源がＯＮされたときに電圧制御発振器５０１の発振周波数を直ちに所望の周波数に近づけることができる。これにより、ＰＬＬ回路において、ＰＬＬループにて安定した周波数となるまでの時間を短縮することが可能となる。

第３の従来例として、特許文献３に記載されているＰＬＬ回路の構成を示すブロック図を図８に示す。同図に示すように、特許文献３のＰＬＬ回路では、前記特許文献２の考え方をさらに進めて、ＰＬＬ回路の動作時におけるループフィルタ５１０の電圧値をアナログ的にメモリ（記憶）しておく電圧自動制御装置８１３を備えている。そして、この電圧自動制御装置８１３への入力は、スイッチ８１４を介してループフィルタ出力部５０２に接続されており、電圧自動制御装置８１３からの出力は、電圧制御発振器５０１に接続されている。したがって、電源ＯＦＦの状態からＰＬＬ回路を再度ＯＮにする時に、電圧自動制御装置８１３にメモリされている電圧値を出力することにより、電圧制御発振器５０１の発振周波数を直ちに所望の周波数に近づけておくことができる。これにより、特許文献３に記載されているＰＬＬ回路は、ＰＬＬループにて安定した周波数となるまでの時間を短縮するものである。
特開平１−３０５７２４号公報（１９８９年１２月１１日公開）特開平８−１２５５２７号公報（１９９６年５月１７日公開）特開２００２−２５２５６１号公報（２００２年９月６日公開）

しかしながら、上述した第１〜第３の従来例の構成はそれぞれ、以下に示すような問題を生じる。

第１の従来例は、電源投入時及びチャンネル変更時にループフィルタへ電位を注入する構成であるから、電源をＯＦＦ／ＯＮするたびにループフィルタの容量を再度プリチャージする必要がある。このため、特に頻繁に電源をＯＮ／ＯＦＦするシステムにおいて、この構成を採用すると低消費電力化の妨げになるという問題がある。

また、第２の従来例は、チャージポンプとループフィルタとの間に設けたループスイッチを制御することにより、ＰＬＬ回路がＯＦＦ状態の時に、ループフィルタ内の容量の電荷を保持する構成であって、容量に電荷を供給するものではない。このため、電圧制御発振器の制御端子につながるバラクターダイオード等からの電荷リークによって、ループフィルタの電圧が低下する。この結果、再度ＰＬＬ回路がＯＮした場合、ループフィルタから出力される電圧が動作時における制御電圧よりも低くなるから、ＰＬＬ回路がＯＮとなったの時の初期の周波数がずれて、プルイン時間短縮の効果が薄れるという問題がある。

また、第３の従来例は、電圧発生回路による電流供給回路を別途装備する必要があるから、ＩＣのチップサイズの増加や消費電力の増加につながるという問題がある。

本発明は、上述した従来の問題点に鑑みてなされたものであり、その目的は、簡易な構成により、例えば無線ＬＡＮシステムのような頻繁にＯＮ／ＯＦＦを繰り返すシステムを高速化・低消費電力化することができるＰＬＬ回路を実現することにある。

本発明は、前記の課題を解決するために、発振制御電圧信号により発振周波数を変化させる電圧制御発振器と、前記電圧制御発振器からの発振周波数を分周して分周信号を出力するプリスケーラと、基準信号を発振する基準信号発振器と、前記分周信号と前記基準信号との位相差を検出し、検出結果に基づいて位相差信号を出力する位相比較器と、前記位相比較器の位相差信号に応じた電流を出力するチャージポンプと、前記チャージポンプからの出力電流を平滑化し、発振制御電圧信号として前記電圧制御発振器に出力するループフィルタとを備えたＰＬＬ回路において、前記チャージポンプは、前記電圧制御発振器が発振していない状態において、前記ループフィルタの電圧を制御するものであることを特徴としている。

上記の構成により、ＰＬＬ回路の電源がＯＦＦの状態、すなわち電圧制御発振器が発振していない状態において、チャージポンプによって、ＰＬＬ回路が所定の周波数で発振するＰＬＬ安定動作状態時における発振電圧にループフィルタの電圧を維持することができる。本発明のＰＬＬ回路のチャージポンプは、前記電圧制御発振器が発振していない状態において、ループフィルタの電圧が所定の発振電圧から変化した場合、チャージポンプからループフィルタへ電流を供給すること、又はループフィルタからチャージポンプへ電流を排出することにより、ループフィルタの電圧を制御する。これにより、ＰＬＬ回路が電源ＯＦＦの状態（電圧制御発振器が発振していない状態）から、再度、ＰＬＬ回路の電源がＯＮした場合（電圧制御発振器の発振を開始した場合）、ＰＬＬ回路のプルインまでに要する時間（プルイン時間）を短縮し、ＰＬＬ回路の高速化・低消費電力化を実現することができる。

ここで、前記電圧制御発振器が発振していない状態において、前記チャージポンプから前記ループフィルタに補給される電流は、ループフィルタからのリーク電流を補充するものであり、その値が非常に小さい。このため、ループフィルタの充電のために消費される電力は非常に小さいものであって、ＰＬＬ回路の消費電力の増大に影響する程度のものではない。なお、ループフィルタの電圧保持手段としては例えば容量が挙げられる。

また、本発明のＰＬＬ回路のチャージポンプ及びループフィルタは、常時、動作状態となっているから、ループフィルタの電圧を電圧制御発振器が発振している状態における発振電圧に維持することができる。このように、本発明のＰＬＬ回路では、ループフィルタを動作させた状態でループフィルタの電圧を制御するものであるから、ループフィルタをＰＬＬ回路から切り離すためのループスイッチを設ける必要がない。さらに、ループフィルタへの電流の供給、及びループフィルタからの電流の排出を、ＰＬＬ回路内のチャージポンプをそのまま利用して行うものである。このため、本発明のＰＬＬ回路は、回路の構成を複雑化することなく、高速化及び低消費電力化を実現することができる。なお、本発明において、ＰＬＬ回路の電源がＯＮの状態とは、所定の周波数であるか否かに関わらず、前記電圧制御発振器が発振している状態のことをいう。

本発明のＰＬＬ回路は、前記ループフィルタの制御電圧値を記憶する電圧値記憶回路と、前記電圧制御発振器が発振していない状態における前記ループフィルタからの出力電圧値と、前記制御電圧値とを比較し、比較結果信号を出力するコンパレータとをさらに備えており、前記チャージポンプは、前記電圧制御発振器が発振していない状態において、前記コンパレータから出力された前記比較結果信号に基づいて、前記ループフィルタの電圧を制御するものであってもよい。

上記の構成により、電圧制御発振器が発振していない状態において、ループフィルタからの出力電圧と電圧値記憶回路の制御電圧値との比較結果に基づいて、チャージポンプにより、ループフィルタの電圧を制御することができる。これにより、ＰＬＬ回路の構成を複雑化することなく、ＰＬＬ回路の高速化、及び低消費電力化を実現することができる。

ＰＬＬ回路を前記のように構成する場合、前記チャージポンプは、前記出力電圧値と前記制御電圧値とが異なる場合、前記ループフィルタに対して電流を供給すること、又は前記ループフィルタから電流を吸収することにより、ループフィルタの前記出力電圧値を前記制御電圧値に近づけるものとすればよい。これにより、チャージポンプによるループフィルタの制御によって、ループフィルタの電圧値（出力電圧値）を制御電圧値に近づけることができる。また、この場合、電圧制御発振器が発振していない状態であるＰＬＬ回路の電源ＯＦＦ時においても、ループフィルタの電圧は制御電圧値に維持されているから、前記ループフィルタは、ＰＬＬ回路の電源ＯＮの直前の電源ＯＦＦ状態におけるループフィルタの電圧を、ＰＬＬ回路の電源ＯＮの時に、前記電圧制御発振器に供給することにより、ＰＬＬ回路のプルイン時間を短縮することができる。

前記制御電圧値としては、例えば、前記電圧制御発振器が所定の周波数で発振している状態において、電圧値記憶回路が前記ループフィルタから取得した電圧値を用いることができる。

また、前記コンパレータは、２つの出力端子を備えており、前記ループフィルタからの出力電圧値が、前記制御電圧値よりも大きい場合と小さい場合とで、異なる出力端子から比較結果信号を出力するものとして構成されたものであってもよい。

また、前記電圧値記憶回路は、スイッチと容量とを備えており、前記スイッチは前記ループフィルタの出力と前記容量との間に設けられており、前記容量は、前記電圧制御発振器が所定の周波数で発振しているときに、前記スイッチをＯＮすることにより蓄積される電荷にて制御電圧値を記憶し、前記スイッチをＯＦＦする事により、前記制御電圧値を保持するものであってもよい。

これにより、ＰＬＬ回路がＯＮの状態であって、前記電圧制御発振器が所定の周波数で発振している時における前記ループフィルタの出力電圧値（制御電圧値）を、前記スイッチをＯＮすることにより、前記電圧値記憶回路の容量に蓄積することができる。また、前記スイッチをＯＦＦする事により、当該蓄積した制御電圧値を前記容量に保持することができる。例えば、前記ループフィルタが、容量を備えたローパスフィルタにより構成されたものである場合、当該ループフィルタの容量と前記電圧値記憶回路の容量とを等価な位置に設けることとすればよい。

前記電圧値記憶回路は、Ａ／Ｄ変換器とＤ／Ａ変換器とメモリとを備えており、前記電圧制御発振器が所定の周波数で発振しているときのループフィルタの制御電圧値を前記Ａ／Ｄ変換器によりデジタル変換した情報を前記メモリに記憶し、前記電圧制御発振器が発振していないときに、前記メモリに記憶されている情報を前記Ｄ／Ａ変換器より制御電圧値に変換し、当該制御電圧値を前記コンパレータに出力するものとしてもよい。

上記の構成によれば、前記電圧制御発振器が所定の周波数で発振しているときのループフィルタの出力電圧値（制御電圧値）を、デジタル変換した情報として、前記メモリに、長い時間、正確に維持することができる。これにより、コンパレータの比較結果信号を正確なものとすることができるから、チャージポンプは、前記ループフィルタの電圧のより精密に制御することが可能となる。

本発明のＰＬＬ回路は、前記コンパレータからの比較結果信号と前記位相比較器からの位相差信号とを、選択的にチャージポンプに出力するマルチプレクサをさらに備えていてもよい。

上記の構成によれば、マルチプレクサによって、コンパレータからの比較結果信号と、位相比較器からの位相差信号とを選択的にチャージポンプに出力することができる。したがって、比較結果信号と位相差信号とを、別々に直接チャージポンプに出力する場合よりも、チャージポンプ内部のスイッチの数を少なくすることができるから、チャージポンプの構成をより簡単なものとすることができる。

本発明に係るＰＬＬ回路は、電圧制御発振器が発振していない状態において、ループフィルタの電圧をチャージポンプにより制御する構成であるから、頻繁にＯＮ／ＯＦＦするシステムで使用されるＰＬＬ回路において、より短いプルイン時間で動作させ、ＰＬＬ回路の高速化、及び低消費電力化を実現することができる。

本発明の実施例について、以下に具体的に説明する。
図１は本発明の一実施形態であるＰＬＬ回路の構成を説明するブロック図である。同図に示すように、本実施形態のＰＬＬ回路は、電圧制御発振器１０１、発振制御電圧入力端子１０２、バッファアンプ１０４、プリスケーラ１０５、位相比較器１０７、基準発振器（基準信号発信機）１０８、チャージポンプ１０９、ループフィルタ１１０、電圧値記憶回路１１３、及びコンパレータ１１４を備えて構成されている。

電圧制御発振器１０１は、発振制御電圧入力端子１０２、及び出力端子１０３を備えおり、ループフィルタ１１０から出力され発振制御電圧入力端子１０２に入力された発振制御電圧信号に従い、特定の周波数ｆｏで発振した発振出力を出力端子１０１から出力するものである。この発振出力は、バッファアンプ１０４を通じて、図１のＰＬＬ回路を備えたシステム内部の回路へ分配されると共に、出力端子１０３に接続されているプリスケーラ１０５にも直接出力される。

プリスケーラ１０５は、その出力端子１０６が位相比較器１０７に接続されており、前記発振出力に応じて分周信号を位相比較器１０７へと出力するものである。位相比較器１０７には、プリスケーラ１０５からの分周信号に加えて、さらに水晶発振器等で構成される基準発振器１０８からの基準信号が入力される。そして、位相比較器１０７は、これら２入力信号（分周信号と基準信号）の位相差を検出し、検出結果に基づいた位相差信号をチャージポンプ１０９に出力する。

チャージポンプ１０９は、前記基準発振器１０８からの位相差信号に基づいて駆動される。チャージポンプ１０９の出力に接続されているループフィルタ１１０は、様々な構成により実現することができる。ループフィルタ１１０は、少なくともコンデンサと抵抗とを備えて構成されており、チャージポンプ１０９から電荷を供給されたり、チャージポンプ１０９により電荷を引き抜かれたりされるようになっている。その結果として、このチャージポンプ１０９で得られた電圧がＰＬＬ回路では重要であり、電圧制御発振器１０１の周波数を決める発振制御電圧となる。ループフィルタ１１０は、例えば、ローパスフィルタで構成することができる。このループフィルタ１１０によりチャージポンプ１０９からの出力を平滑・ノイズ除去したものを、発振制御電圧信号として電圧制御発振器１０１に出力する。

ここで、高周波で用いられるＰＬＬ回路においては、例えば、基準信号の周波数は数ＭＨｚ程度であり、発振信号の周波数は数ＧＨｚ程度である。このように、発振信号は、基準信号よりも１０００倍程度大きい場合が通常である。つまり、ＰＬＬ回路では、電圧制御発振器１０１により発振させた信号を、プリスケーラ１０５によって分周してから、基準発振器１０８からの基準信号との間の位相差をなくすよう制御が行われている。

上記の構成により、本実施の形態のＰＬＬ回路は、電圧制御発振器１０１の出力端子１０３から出力された発振信号が、プリスケーラ１０５、位相比較器１０７、チャージポンプ１０９、及びループフィルタ１１０を介して、電圧制御発振器１０１にフィードバックされるループを形成している。このフィードバックは、プリスケーラ１０５の分周信号と基準発振器１０８の基準信号の位相差がなくなるまで行われ、最終的にＰＬＬ回路の周波数を安定させて、所定の周波数で発振させることができる。

図１に示したＰＬＬ回路において消費電力が大きなブロックは、電圧制御発振器１０１、バッファアンプ１０４、及びプリスケーラ１０５である。特に、発振周波数が３〜５ＧＨｚ以上の高速ＰＬＬ回路では、前記ブロックの消費電力が非常に大きくなる。したがって、ＰＬＬ回路の電源をＯＦＦしている待機時間においては、前記ブロックの電源をＯＦＦする（電源を切る）。

本実施の形態のＰＬＬ回路は、ループフィルタ１１０の出力部に接続された電圧値記憶回路１１３を装備している。当該電圧値記憶回路１１３は、ループフィルタ１１０の電圧値を記憶するためのものである。また、本実施の形態のＰＬＬ回路は、その入力部がループフィルタ１１０及び電圧値記憶回路１１３に接続されたコンパレータ１１４を備えている。具体的には、当該コンパレータ１１４の第1の入力端子１１４Ａには電圧値記憶回路１１３が接続されており、コンパレータ１１４の第２の入力端子１１４Ｂには、ループフィルタ１１０からの出力が直接接続されている。

また、前記コンパレータ１１４は、第１出力１１５及び第２出力１１６を備えており、これらは何れもチャージポンプ１０９に接続されている。第１の入力端子１１４Ａに入力された電圧よりも第２の入力端子１１４Ｂに入力された電圧の方が低い場合には、第１出力１１５から制御信号を出力する一方、第１の入力端子１１４Ａに入力された電圧よりも第２の入力端子１１４Ｂに入力された電圧の方が高い場合には、第２出力１１６から制御信号を出力するように、コンパレータ１１４は構成されている。この第１出力１１５及び第２出力１１６からの出力は、比較結果信号（電流制御信号）としてチャージポンプ１０９に入力される。

電源がＯＮされておりＰＬＬ回路が通常動作している場合、当該通常動作においてループフィルタ１１０から電圧制御発振器１０１に出力される電圧の値を、電圧値記憶回路１１３に記憶する。この場合、コンパレータ１１４からチャージポンプ１０９への比較結果信号の出力はなされない。一方、電源がＯＦＦされており、ＰＬＬ回路が通常動作していない場合、コンパレータ１１４は、第１の入力端子１１４Ａへ入力された電圧値記憶回路１１３からの制御電圧値と、第２の入力端子１１４Ｂへ入力されたループフィルタ１１０からの出力電圧値とを比較する。そして、第１出力１１５又は第２出力１１６から、ループフィルタ１１０の電圧が元の値すなわち制御電圧値を保つように、コンパレータ１１４からチャージポンプ１０９を制御するための比較結果信号を出力する。チャージポンプ１０９は、当該比較結果信号に基づいて、ループフィルタ１１０に対する電流の供給、もしくはループフィルタ１１０からの電流の排出を行う。

以上のとおり、本実施の形態のＰＬＬ回路は、チャージポンプとループフィルタとが常に動作状態となっている点において、従来の技術と異なっている。すなわち、従来のＰＬＬ回路においては、チャージポンプとループフィルタの動作状態が、通常動作モード（ＯＮ）と待機モード（ＯＦＦ）との間で切り替わる様になっており、ＯＮ時における電圧制御発振器の周波数を決定するものである。これに対し、本実施の形態のＰＬＬ回路は、ループフィルタの制御電圧値を記憶する電圧値記憶回路を備えており、待機モード（ＯＦＦ）時に於いても、ループフィルタから出力される出力電圧値と電圧値記憶回路に記憶された制御電圧値とをコンパレータにより常時比較するものである。

そして、これら２つの電圧値の間にずれが生じた場合、当該ずれに基づいて、コンパレータからチャージポンプへの比較結果信号の出力を行う。そして、チャージポンプは、コンパレータからの出力に応じて、ループフィルタに対する電流の供給や排出を行っている。

このように、本実施形態のＰＬＬ回路は、ＰＬＬ回路内のチャージポンプが常時動作しており（ＯＮ時もＯＦＦ時も）、ＯＦＦ時のループフィルタの電圧値を調整するための電流の供給限及び／又は排出源として、チャージポンプが機能することができる。これにより、ＯＮ時の安定電圧値（制御電圧値）になるように、ループフィルタの電圧を常時一定に保つことができる。したがって、次にＰＬＬ回路全体がＯＮした場合に、ＰＬＬ回路を直ちに元の周波数にて発振させ、ＰＬＬ回路の発振が安定するまでの時間（プルイン時間）を短くする事ができる。

よって、本実施形態のＰＬＬ回路は、ＰＬＬ回路の発振が安定するまでの時間（プルイン時間）を従来技術の構成よりも短くすること（高速化）ができる。これにより、必要な時だけ短時間で動作することが可能となるので、ＰＬＬ回路の動作上の無駄が少なくなり、低消費電力化を実現することができる。さらに、本実施形態のＰＬＬ回路では、ループフィルタへの電流の供給／排出電源として、ＰＬＬ回路内のチャージポンプを用いているので、簡単な構成により回路を実現することもできる。

なお、前記プルイン時間は、電源ＯＮから発振周波数が安定するまでの時間であるという点において、ロックイン時間と同様である。より正確には、プルイン時間は、ＰＬＬ回路がその制御ができる周波数付近に電圧制御発振器によって周波数を引き込むまでの時間であり、ロックイン時間は、プルイン時間によって周波数がＰＬＬで制御可能な値近辺になった後で、電圧制御発振器が目的の周波数になるまでの時間である。このように、プルイン時間とロックイン時間とは、周波数が目的の値に安定する間での発振制御電圧の調整において、ちょうど、粗調整と微調整とに相当するものである。

本発明は、以下に記すＰＬＬ回路として構成することもできる。

制御電圧によりその発振周波数を変化させる事のできる電圧制御発振器と、前記電圧制御発振器から出力される発振信号を分周するプリスケーラと、前記電圧制御発振器の周波数の基準となる基準発振器と、前記プリスケーラから分周信号と前記基準発振器からの信号の位相差を検出する位相比較器と、前記位相比較器の出力に応じて、電流を発生するチャージポンプと、容量と抵抗値からなる前記チャージポンプの電流出力を平滑化し前記電圧制御発振器に制御電圧値として出力するローパスフィルタにより形成されたループフィルタからなるＰＬＬ回路において、前記ループフィルタの電圧値を記憶する電圧値記憶回路と、前記ループフィルタの出力電圧と前記電圧値記憶回路に記憶された電圧値と比較するコンパレータと、コンパレータの出力値に応じて前記チャージポンプの電流出力制御信号を生成する回路を具備し、ＰＬＬ回路の電源がＯＦＦされている時に前記ループフィルタの出力電圧と前記電圧値記憶回路に記憶された電圧値と比較し、前記電圧値記憶回路に記憶された電圧値より前記ループフィルタの電圧が低下もしくは上昇した場合、前記チャージポンプから電流供給もしくは吸収し、前記ループフィルタの出力電圧をもとの電圧に戻すことにより、電源ＯＮ時に電源ＯＦＦ時直前の電圧を前記ループフィルタから前記電圧制御発振器に供給する事により、ＰＬＬ回路のプルイン時間を短縮する第１のＰＬＬ回路。

前記第１のＰＬＬ回路は、当該ＰＬＬ回路における前記電圧値記憶回路がスイッチと容量にて構成され、チャージポンプにはコンパレータからの電流出力制御信号により電流の供給もしくは吸収する電流源制御回路を具備し、前記ループフィルタの出力電圧を当該容量に蓄積される電荷にて電圧値を記憶し、ＰＬＬ回路の電源がＯＦＦされている時に当該スイッチをＯＦＦする事によりその電圧値を当該容量に保持し、当該容量の保持している電圧値と前記ループフィルタの出力電圧と前記コンパレータにて比較し、当該電圧値記憶回路に記憶された電圧値より前記ループフィルタの電圧が低下もしくは上昇した場合、前記チャージポンプから電流供給もしくは排出され、前記ループフィルタの出力電圧をもとの電圧に戻すことにより、電源ＯＮ時に電源ＯＦＦ時直前の電圧を前記ループフィルタから前記電圧制御発振器に供給する事により、ＰＬＬ回路のプルイン時間を短縮する構成であってもよい。

前記第１のＰＬＬ回路は、電圧値記憶回路がＡ／Ｄ変換器とＤ／Ａ変換器とメモリから構成され、チャージポンプにはコンパレータからの電流出力制御信号により電流の供給もしくは吸収する電流源ＯＮ／ＯＦＦ回路を具備し、前記ループフィルタの出力電圧を当該Ａ／Ｄ変換器によりデジタル変換した情報をメモリに蓄積することにて電圧値を記憶し、ＰＬＬ回路の電源がＯＦＦされている時にＤ／Ａ変換器よりメモリに蓄積された情報から電圧に変換し、当該電圧を前記ループフィルタの出力電圧と前記コンパレータにて比較し、当該電圧値記憶回路に記憶された電圧値より前記ループフィルタの電圧が低下もしくは上昇した場合、前記チャージポンプから電流供給もしくは排出され、前記ループフィルタの出力電圧をもとの電圧に戻すことにより、電源ＯＮ時に電源ＯＦＦ時直前の電圧を前記ループフィルタから前記電圧制御発振器に供給する事により、ＰＬＬ回路のプルイン時間を短縮する構成であってもよい。

前記第１のＰＬＬ回路は、前記コンパレータからの電流制御信号と前記位相比較器からの電流制御信号をマルチプレクサにて統合し、チャージポンプへの電流制御信号を共有する事により前記チャージポンプの電流制御回路を一組にし、通常のチャージポンプ回路を変更することなく前記第１のＰＬＬ回路の機能を実現する事を可能とするものであってもよい。

以下に、実施例により、本発明をさらに詳細に説明するが、本発明はこれら実施例により何ら限定されるものではない。なお、以下の実施例においては、前記実施の形態において説明した部材と機能が同じものについては、同じ部材番号を付して説明を省略することとする。

図２は、本発明の第１の実施例であるＰＬＬ回路の構成を示すブロック図である。同図に示すように、本実施例のＰＬＬ回路は、電圧値記憶回路２１３として、スイッチ２１３Ａと容量２１３Ｂとからなる回路を用いている。この容量２１３Ｂは、ループフィルタ２１０の容量２１１と等価の位置に入っているため、ＰＬＬ動作時はループフィルタ２１０の一部を成している。

ＰＬＬ回路が通常動作モード（ＯＮ）であるか待機モード（ＯＦＦ）であるかによって、チャージポンプ２０９へ入力する信号を、位相差信号と比較結果信号との何れとするか制御する。このため、位相比較器１０７の位相差信号の出力、及びコンパレータ１１４の比較結果信号の出力には、ＡＮＤ回路２１７・２１８・２１９・２２０を装備している。また、本実施例のＰＬＬ回路は、チャージポンプ２０９の構成として、電流供給用電流源であるソース電源２２１、電流排出用電流源であるシンク電源２２２、位相比較器１０７からの信号によりＯＮ／ＯＦＦするスイッチ２２３・２２４、及びコンパレータ１１４からの信号によりＯＮ／ＯＦＦするスイッチ２２５・２２６からなっている。通常は、これらスイッチ２２３〜２２６はＯＦＦしているから、チャージポンプ２０９の出力インピーダンスは高インピーダンスとなり、チャージポンプ２０９を経由しての電流のリークはほとんど生じない。

まず、電源がＯＮされ、第１の実施例のＰＬＬ回路が通常動作している場合について説明する。この時の動作モードは“通常動作モード”として、図２中のＩＤＬＥ＝Ｌとする。この時、電圧値記憶回路２１３のスイッチ２１３ＡはＯＮしており、ループフィルタ２１０の出力電圧（制御電圧値）と同じ電圧となるように容量２１３Ｂに電荷が蓄積される。また、コンパレータ１１４の出力部のＡＮＤ回路２１９・２２０はＬ出力となり、位相比較器１０７から出力された位相差信号が、チャージポンプ２０９の制御スイッチ２２３・２２４に入力される。この場合、本実施例のＰＬＬ回路は通常のＰＬＬ回路動作を行う。

次に電源がＯＦＦされ、第１の実施例のＰＬＬ回路が待機モードとなった場合について説明する。動作モードは“待機モード”として、図２中のＩＤＬＥ＝Ｈとする。この時、電圧値記憶回路２１３のスイッチ２１３ＡはＯＦＦし、容量２１３Ｂは動作時のループフィルタ２１０の出力電圧（制御電圧値）を保持する。また、位相比較器１０７の出力部のＡＮＤ回路２１９・２２０はＬ出力となり、コンパレータ２１４から出力された比較結果信号が、チャージポンプの制御スイッチ２２５・２２６に入力される。

ここで、もしループフィルタ２１０の出力電圧値が、電圧値記憶回路２１３の容量２１３Ｂの電位（制御電圧値）より下がった場合、コンパレータ１１４の第１出力１１５から制御信号（比較結果信号）を出力してチャージポンプ２０９のスイッチ２２５をＯＮし、コンパレータ１１４への２つの入力電圧値の差がなくなるように、チャージポンプ２０９からループフィルタ２１０に電流を供給する。また逆に、ループフィルタ２１０の出力電圧が、容量２１３Ｂの電位より上がった場合、コンパレータ１１４の第２出力１１６から制御信号（比較結果信号）を出力してチャージポンプ２０９のスイッチ２２６をＯＮし、コンパレータ１１４へ２つの入力電圧値の差がなるように、ループフィルタ２１０からチャージポンプ２０９へと電流を排出する。

このようにして、ＰＬＬ動作ＯＦＦ時に、ループフィルタ２１０の電圧が一定値を保つようにすることにより、再度ＰＬＬ動作がＯＮとなった場合に、直ちに電圧制御発振器１０１の発振周波数をＰＬＬ動作ＯＦＦ前の値にして、ＰＬＬのプルイン時間を短縮することができる。

図３は、本発明の第２の実施例であるＰＬＬ回路の構成を説明するブロック図である。同図に示すように、本実施例は、電圧値記憶回路３１３において、上述した第１の実施例と異なっている。なお、この電圧値記憶回路３１３以外の構成は、第１の実施例と同様である。

本実施例の電圧値記憶回路３１３は、Ａ／Ｄ変換器３２７、Ｄ／Ａ変換器３２８、及びメモリ３２９を備えている。Ａ／Ｄ変換器３２７は、ループフィルタ２１０及びメモリ３２９に接続されており、ループフィルタ２１０から入力されたアナログ信号をデジタル信号に変換してメモリ３２９に出力し、当該出力をメモリ３２９が記憶する。また、Ｄ／Ａ変換器３２８は、メモリ３２９及びコンパレータ１１４に接続されており、メモリ３２９に記憶されているデジタル信号をアナログ信号に変換し、コンパレータ１１４に出力する。

電圧値記憶回路３１３の動作は、実施の形態において説明した部分については、電圧値記憶回路１１３（図１参照）と同様である。本実施例の電圧値記憶回路３１３は、第１の実施例に比して、検出されたループフィルタ２１０の電圧値を、より正確に長い間維持することができるという長所を持つ。

また、電圧値記憶回路３１３を構成する、Ａ／Ｄ変換器３２７、及びＤ／Ａ変換器３２８は何れも、８ビット程度あれば十分であること、及び高速性は必要でないことから、電圧値記憶回路３１３の回路規模は大きなものとならない。また、電圧値記憶回路３１３としては、消費電力が数ｍＷ程度の回路を採用することが可能であるから、電圧値記憶回路３１３を用いることは、ＰＬＬ回路全体のチップサイズ、消費電力を増加させるものではない。

図４は、本発明の第３の実施例であるＰＬＬ回路の構成のうち、チャージポンプ周辺部分の構成を示すブロック図である。同図に示すように、本実施例では、位相比較器の出力信号とコンパレータの出力信号とをマルチプレクサで統合させる事により、チャージポンプ内の電流制御スイッチ数を、第１及び第２の実施例よりも削減している。本実施例のＰＬＬ回路は、内部の電流制御スイッチ数が実施例１、２よりも少ないチャージポンプを備えている点、及び位相比較器の出力信号とコンパレータの出力信号とをマルチプレクサで統合させている点において、実施例１及び２とは異なっている。なお、これら相違する点以外については、本実施例においても、実施例１又は２において説明した構成を採用することができる。

本実施のＰＬＬ回路の備えるチャージポンプ４０９は、電流供給用電流源であるソース電源４２１、電流排出用電流源であるシンク電源４２２、及び位相比較器４０７またはコンパレータ４１４からの信号によりＯＮ／ＯＦＦするスイッチ４２３・４２４を備えて構成されている。位相比較器１０７の２つの出力、及びコンパレータ１１４の２つの出力は何れも、２つの出力の各１つずつが、２つのマルチプレクサ４２５・４２６の入力に接続されている。そして、当該マルチプレクサ４２５・４２６の出力端子４２７・４２８はこの順に、チャージポンプ４０９のスイッチ４２３・４２４に接続されている。

本実施例のＰＬＬ回路は、図４中のＩＤＬＥ＝Ｌとした“通常動作モード”において、マルチプレクサ４２５・４２６のスイッチが、位相比較器１０７からの信号側に接続され、ＩＤＬＥ＝Ｈとした“待機モード”において、マルチプレクサ４２５・４２６のスイッチが、コンパレータ１１４からの信号側に接続される構成としている。これにより、上述した第１及び第２の実施例のチャージポンプ２０９（図２、図３参照）の４個に対し、本実施例のチャージポンプ４０９は、スイッチの数を２個とすることができる。

このように、本実施例のＰＬＬでは、ループフィルタの電圧を維持するためのチャージポンプ内の回路構成を簡略化することができるから、チャージポンプの出力電流の動作モードによるバラツキを減らすことが可能となる。

本発明は上述した実施形態及び実施例に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。

本発明のＰＬＬ回路は、携帯電話や無線ＬＡＮ機器等における発振部の高周波を発生させるために用いることができる。特に、これら頻繁にＯＮ／ＯＦＦを繰り返すシステムの高速化・低消費電力化のために有用である。

本発明の一実施形態であるＰＬＬ回路の構成を示すブロック図である。本発明の第１の実施例であるＰＬＬ回路の構成を示すブロック図である。本発明の第２の実施例であるＰＬＬ回路の構成を示すブロック図である。本発明の第３の実施例であるＰＬＬ回路のうち、チャージポンプ周辺の構成を示すブロック図である。従来のＰＬＬ回路の基本構成を示すブロック図である。第１の従来技術例であるＰＬＬ回路の構成を示すブロック図である。第２の従来技術例であるＰＬＬ回路の構成を示すブロック図である。第３の従来技術例であるＰＬＬ回路の構成を示すブロック図である。無線ＬＡＮシステムの送受信機ブロックにおけるパケットデータ受信時の消費電力の時間推移を示す図である。

符号の説明

１０１電圧制御発振器
１０２発振制御電圧入力端子
１０３電圧制御発振器出力端子
１０４バッファアンプ
１０５プリスケーラ
１０６プリスケーラの出力端子
１０７位相比較器
１０８基準発振器（基準信号発信器）
１０９チャージポンプ
１１０ループフィルタ
１１１ループフィルタ内容量
１１３電圧値記憶回路
１１４コンパレータ
１１５コンパレータの第１の出力
１１６コンパレータの第２の出力
２１０ループフィルタ
２１１ループフィルタ内容量
２１３電圧値記憶回路
２１３Ａスイッチ
２１３Ｂ容量
２１７，２１８，２１９，２２０ＡＮＤ回路
２２１ソース電源
２２２シンク電源
２２３，２２４スイッチ
２２５，２２６スイッチ
３１３電圧値記憶回路
３２７Ａ／Ｄ変換器
３２８Ｄ／Ａ変換器
３２９メモリ
４０９チャージポンプ
４２１ソース電源
４２２シンク電源
４２３，４２４スイッチ
４２５，４２６マルチプレクサ
４２７，４２８出力端子
５０１電圧制御発振器
５０２発振制御電圧入力端子
５０３電圧制御発振器出力端子
５０４バッファアンプ
５０５プリスケーラ
５０６出力端子
５０７位相比較器
５０８基準発振器
５０９チャージポンプ
５１０ループフィルタ
５１１ループフィルタ内容量
６１２リードオンリーメモリー（ＲＯＭ）
６１３デジタル・アナログ変換器（Ｄ／Ａ変換器）
７１２ループスイッチ
８１３電圧自動制御装置
８１４スイッチ
９０１パケットデータ受信時の消費電力レベル
９０２ＡＣＫ信号送信時の消費電力レベル
９０３待機時間に電源ＯＦＦしない場合の消費電力レベル
９０４待機時間に電源ＯＦＦする場合の消費電力レベル
９０５ＰＬＬ安定化に要する受信開始前の電源ＯＮ期間

Claims

発振制御電圧信号により発振周波数を変化させる電圧制御発振器と、前記電圧制御発振器からの発振周波数を分周して分周信号を出力するプリスケーラと、基準信号を発振する基準信号発振器と、前記分周信号と前記基準信号との位相差を検出し、検出結果に基づいて位相差信号を出力する位相比較器と、前記位相比較器の位相差信号に応じた電流を出力するチャージポンプと、前記チャージポンプからの出力電流を平滑化し、発振制御電圧信号として前記電圧制御発振器に出力するループフィルタとを備えたＰＬＬ回路において、
前記チャージポンプは、前記電圧制御発振器が発振していない状態において、前記発振制御電圧信号を制御し、
前記電圧制御発振器が所定の周波数で発振している状態において、前記ループフィルタから取得した、前記発振制御電圧信号の電圧値を、制御電圧値として記憶する電圧値記憶回路と、
前記電圧制御発振器が発振していない状態における前記ループフィルタからの出力電圧値と、前記制御電圧値とを比較し、比較結果信号を出力するコンパレータとをさらに備えており、
前記チャージポンプは、前記電圧制御発振器が発振していない状態において、前記コンパレータから出力された前記比較結果信号に基づいて、前記発振制御電圧信号を制御するものであり、
前記チャージポンプは、前記出力電圧値と前記制御電圧値とが異なる場合、前記ループフィルタに対して電流を供給すること、又は前記ループフィルタから電流を吸収することにより、ループフィルタの前記出力電圧値を前記制御電圧値に近づけるものであることを特徴とするＰＬＬ回路。
前記ループフィルタは、ＰＬＬ回路の電源ＯＮの直前の電源ＯＦＦ状態における、前記発振制御電圧信号を、ＰＬＬ回路の電源ＯＮの時に、前記電圧制御発振器に供給するものであることを特徴とする請求項１に記載のＰＬＬ回路。
前記コンパレータは、２つの出力端子を備えており、前記ループフィルタからの出力電圧値が、前記制御電圧値よりも大きい場合と小さい場合とで、異なる出力端子から比較結果信号を出力するものであることを特徴とする請求項１に記載のＰＬＬ回路。
前記電圧値記憶回路は、スイッチと容量とを備えており、
前記スイッチは、前記ループフィルタの出力と前記容量との間に設けられており、
前記容量は、前記電圧制御発振器が所定の周波数で発振しているときに、前記スイッチをＯＮすることにより蓄積される電荷にて制御電圧値を記憶し、前記スイッチをＯＦＦする事により前記制御電圧値を保持するものであることを特徴とする請求項１に記載のＰＬＬ回路。
前記電圧値記憶回路は、Ａ／Ｄ変換器とＤ／Ａ変換器とメモリとを備えており、前記電圧制御発振器が所定の周波数で発振しているときのループフィルタの制御電圧値を前記Ａ／Ｄ変換器によりデジタル変換した情報を前記メモリに記憶し、
前記電圧制御発振器が発振していないときに、前記メモリに記憶されている情報を前記Ｄ／Ａ変換器より制御電圧値に変換し、当該制御電圧値を前記コンパレータに出力するものであることを特徴とする請求項１に記載のＰＬＬ回路。
前記コンパレータからの前記比較結果信号と前記位相比較器からの前記位相差信号とを、選択的にチャージポンプに出力するマルチプレクサをさらに備えていることを特徴とする請求項４又は５に記載のＰＬＬ回路。