JPH1127143A - Ｐｌｌ発振回路 - Google Patents
Ｐｌｌ発振回路Info
- Publication number
- JPH1127143A JPH1127143A JP9174982A JP17498297A JPH1127143A JP H1127143 A JPH1127143 A JP H1127143A JP 9174982 A JP9174982 A JP 9174982A JP 17498297 A JP17498297 A JP 17498297A JP H1127143 A JPH1127143 A JP H1127143A
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- JP
- Japan
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- circuit
- output
- signal
- reset signal
- reset
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 回路面積の増大及び回路の複雑化を伴うＤ／
Ａ変換器及びロック記憶回路を用いることなく、リセッ
ト解除直後の周波数引込み時間の短縮が可能なＰＬＬ発
振回路を提供する。 【解決手段】 リセット解除に伴って動作を開始するＰ
ＬＬ発振回路において、リセット信号に所定の遅延時間
を与えるためのカウンタ回路１２と、このカウンタ回路
１２から出力された遅延リセット信号によって動作開始
が制御され、基準クロック信号と出力クロック信号との
位相を比較する位相比較器１１と、前記位相比較器の出
力に応じた電圧信号を生成する回路２，３と、前記電圧
信号によって制御される周波数の出力クロック信号を生
成する電圧制御発信器４とが設けられている。
Ａ変換器及びロック記憶回路を用いることなく、リセッ
ト解除直後の周波数引込み時間の短縮が可能なＰＬＬ発
振回路を提供する。 【解決手段】 リセット解除に伴って動作を開始するＰ
ＬＬ発振回路において、リセット信号に所定の遅延時間
を与えるためのカウンタ回路１２と、このカウンタ回路
１２から出力された遅延リセット信号によって動作開始
が制御され、基準クロック信号と出力クロック信号との
位相を比較する位相比較器１１と、前記位相比較器の出
力に応じた電圧信号を生成する回路２，３と、前記電圧
信号によって制御される周波数の出力クロック信号を生
成する電圧制御発信器４とが設けられている。
Description
【０００１】
【発明の属する技術分野】本発明は、リセット解除後の
周波数引込み時間を短縮する機能を有するＰＬＬ発振回
路に関する。
周波数引込み時間を短縮する機能を有するＰＬＬ発振回
路に関する。
【０００２】
【従来の技術】ＰＬＬ（位相制御ループ）発振回路は、
リセット状態が解除されるに伴って動作を開始すると、
基準となる入力周波数と電圧制御発信器の発振周波数と
を比較し、これらが同位相になるように位相制御（ロッ
ク）ループが働いて出力周波数がロックされる。リセッ
ト解除直後は基準入力周波数と電圧制御発信器の発振周
波数とが離れているので、発信周波数への引込みが行わ
れ、二つの周波数の差がある程度まで小さくなってか
ら、過渡応答による周波数合わせが行われる。
リセット状態が解除されるに伴って動作を開始すると、
基準となる入力周波数と電圧制御発信器の発振周波数と
を比較し、これらが同位相になるように位相制御（ロッ
ク）ループが働いて出力周波数がロックされる。リセッ
ト解除直後は基準入力周波数と電圧制御発信器の発振周
波数とが離れているので、発信周波数への引込みが行わ
れ、二つの周波数の差がある程度まで小さくなってか
ら、過渡応答による周波数合わせが行われる。
【０００３】図４に従来のＰＬＬ発振回路の構成を示
す。図４において、１は位相比較器、２はチャージ・ポ
ンプ、３はローパス・フィルタ、４は電圧制御発信器、
６は外部からの入力クロック信号を分周して基準クロッ
クを出力する基準クロック分周器、７は電圧制御発信器
から出力されたクロックを分周する出力クロック分周
器、８はＤ／Ａ変換器、９はロック状態記憶回路であ
る。
す。図４において、１は位相比較器、２はチャージ・ポ
ンプ、３はローパス・フィルタ、４は電圧制御発信器、
６は外部からの入力クロック信号を分周して基準クロッ
クを出力する基準クロック分周器、７は電圧制御発信器
から出力されたクロックを分周する出力クロック分周
器、８はＤ／Ａ変換器、９はロック状態記憶回路であ
る。
【０００４】この回路構成において、位相比較器１は、
入力クロック信号ＯＳＣを基準クロック分周器６で分周
した基準クロック信号ＤＩＶと、電圧制御発信器４の出
力クロック信号を出力クロック分周器７で分周した発振
周波数ＶＩＮとの立上がりエッジを比較し、両信号の位
相差に応じた出力信号ＰＣＯＵＴＰ及びＰＣＯＵＴＮを
出力する。出力信号ＰＣＯＵＴＰ及びＰＣＯＵＴＮはコ
ントロール信号としてチャージ・ポンプ２へ入力され、
チャージ・ポンプ２の出力ＬＦＩＮはローパス・フィル
タ３へ与えられる。
入力クロック信号ＯＳＣを基準クロック分周器６で分周
した基準クロック信号ＤＩＶと、電圧制御発信器４の出
力クロック信号を出力クロック分周器７で分周した発振
周波数ＶＩＮとの立上がりエッジを比較し、両信号の位
相差に応じた出力信号ＰＣＯＵＴＰ及びＰＣＯＵＴＮを
出力する。出力信号ＰＣＯＵＴＰ及びＰＣＯＵＴＮはコ
ントロール信号としてチャージ・ポンプ２へ入力され、
チャージ・ポンプ２の出力ＬＦＩＮはローパス・フィル
タ３へ与えられる。
【０００５】ローパス・フィルタ３は信号のノイズを除
去し、その出力は電圧制御発信器４の入力ＶＣＯＩＮと
なる。電圧制御発信器４は入力信号ＶＣＯＩＮの電圧値
に比例した周波数の信号ＶＣＯを出力する。この信号Ｖ
ＣＯは出力クロック分周器７に入力され、分周された信
号ＶＩＮは前述のように基準クロックＤＩＶと比較され
る。このようにして、ＰＬＬによるフィード・バック制
御が行われ、所望の周波数にロックされた出力信号ＰＬ
ＬＯＵＴが得られる。
去し、その出力は電圧制御発信器４の入力ＶＣＯＩＮと
なる。電圧制御発信器４は入力信号ＶＣＯＩＮの電圧値
に比例した周波数の信号ＶＣＯを出力する。この信号Ｖ
ＣＯは出力クロック分周器７に入力され、分周された信
号ＶＩＮは前述のように基準クロックＤＩＶと比較され
る。このようにして、ＰＬＬによるフィード・バック制
御が行われ、所望の周波数にロックされた出力信号ＰＬ
ＬＯＵＴが得られる。
【０００６】通常、ＰＬＬ発振回路はリセットを解除し
てから所望の周波数が出力されるまでにある程度の時間
を必要とする。これは、前述のように、リセット解除直
後は基準信号と出力発振信号との周波数が大きく離れて
おり、周波数ロック状態になるまでの時間、すなわち周
波数引込み時間が長くかかるからである。
てから所望の周波数が出力されるまでにある程度の時間
を必要とする。これは、前述のように、リセット解除直
後は基準信号と出力発振信号との周波数が大きく離れて
おり、周波数ロック状態になるまでの時間、すなわち周
波数引込み時間が長くかかるからである。
【０００７】この引き込み時間の短縮のために、図４に
示す従来のＰＬＬ発振回路では、ロック記憶回路９及び
Ｄ／Ａ変換器８からなるロック再現回路１０が設けられ
ている。ロック記憶回路９は予めロック状態における電
圧制御発信器４への印加電圧を記憶しておくためのもの
であり、Ｄ／Ａ変換器８はロック記憶回路から出力され
るディジタル信号をアナログ電圧に変換して電圧制御発
信器に与えるためのものである。
示す従来のＰＬＬ発振回路では、ロック記憶回路９及び
Ｄ／Ａ変換器８からなるロック再現回路１０が設けられ
ている。ロック記憶回路９は予めロック状態における電
圧制御発信器４への印加電圧を記憶しておくためのもの
であり、Ｄ／Ａ変換器８はロック記憶回路から出力され
るディジタル信号をアナログ電圧に変換して電圧制御発
信器に与えるためのものである。
【０００８】
【発明が解決しようとする課題】しかしながら、上記の
ロック再現回路１０はアナログ回路であるＤ／Ａ変換器
８を含み、また、ロック記憶回路９はＲＯＭを含んでい
るため、必要な回路面積が大きくなると共に、回路構成
が複雑にならざるを得なかった。その結果、ＰＬＬ発振
回路のコスト削減が難しかった。
ロック再現回路１０はアナログ回路であるＤ／Ａ変換器
８を含み、また、ロック記憶回路９はＲＯＭを含んでい
るため、必要な回路面積が大きくなると共に、回路構成
が複雑にならざるを得なかった。その結果、ＰＬＬ発振
回路のコスト削減が難しかった。
【０００９】本発明は、上記のような従来の問題点を解
決するものであり、回路面積の増大及び回路の複雑化を
伴うＤ／Ａ変換器及びロック記憶回路（ＲＯＭ）を用い
ることなくリセット解除直後の周波数引込み時間の短縮
が可能なＰＬＬ発振回路を提供することを目的とする。
決するものであり、回路面積の増大及び回路の複雑化を
伴うＤ／Ａ変換器及びロック記憶回路（ＲＯＭ）を用い
ることなくリセット解除直後の周波数引込み時間の短縮
が可能なＰＬＬ発振回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、本発明のＰＬＬ発振回路は、リセット信号に所定の
遅延時間を与えるためのカウンタ回路と、このカウンタ
回路から出力される遅延リセット信号によって動作開始
が制御され、基準クロック信号と出力クロック信号との
位相を比較する位相比較器と、前記位相比較器の出力に
応じた電圧信号を生成する回路と、前記電圧信号によっ
て制御される周波数の出力クロック信号を生成する電圧
制御発信器とを備えている。
に、本発明のＰＬＬ発振回路は、リセット信号に所定の
遅延時間を与えるためのカウンタ回路と、このカウンタ
回路から出力される遅延リセット信号によって動作開始
が制御され、基準クロック信号と出力クロック信号との
位相を比較する位相比較器と、前記位相比較器の出力に
応じた電圧信号を生成する回路と、前記電圧信号によっ
て制御される周波数の出力クロック信号を生成する電圧
制御発信器とを備えている。
【００１１】上記のような構成によれば、リセット信号
によってリセット状態が解除されても位相比較器の出力
は所定の遅延時間だけ所定のレベルに固定される。その
結果、電圧制御発信器の出力周波数を最短時間で所望の
周波数に近づけることができる。
によってリセット状態が解除されても位相比較器の出力
は所定の遅延時間だけ所定のレベルに固定される。その
結果、電圧制御発信器の出力周波数を最短時間で所望の
周波数に近づけることができる。
【００１２】好ましくは、前記カウンタ回路が、前記遅
延リセット信号と異なるタイミングでレベルが変化する
外部回路用のリセット信号を更に出力する。この外部回
路用のリセット信号のレベルが変化するタイミングは、
前記遅延リセット信号より更に遅れていることが好まし
い。これによりクロック信号が安定してから外部回路を
動作させることができるので、リセット解除時の誤動作
を防止することができる。
延リセット信号と異なるタイミングでレベルが変化する
外部回路用のリセット信号を更に出力する。この外部回
路用のリセット信号のレベルが変化するタイミングは、
前記遅延リセット信号より更に遅れていることが好まし
い。これによりクロック信号が安定してから外部回路を
動作させることができるので、リセット解除時の誤動作
を防止することができる。
【００１３】
【発明の実施の形態】以下、本発明の実施形態について
図１を用いて説明する。図１において、カウンタ回路１
２は基準クロック分周器６が出力する基準周波数ＤＩＶ
とリセット信号ＮＯＲＧＲＳＴを入力し、ＰＲＥＣＨＧ
を出力する。カウンタ回路１２の一例を図２に示す。直
列に接続された複数のフリップ・フロップが入力クロッ
クＮＯＲＧＲＳＴ（Ｎ−ＣＬＫ）によるカウンタ動作の
結果、リセット信号ＮＯＲＧＲＳＴ（ＨＲＳＴ）に一定
の遅延時間が与えられて、出力ＰＲＥＣＨＧ及び外部出
力ＮＲＥＳＥＴが生成される。なお、図２中のフリップ
・フロップの数は、カウントすべき数に応じて定められ
る。
図１を用いて説明する。図１において、カウンタ回路１
２は基準クロック分周器６が出力する基準周波数ＤＩＶ
とリセット信号ＮＯＲＧＲＳＴを入力し、ＰＲＥＣＨＧ
を出力する。カウンタ回路１２の一例を図２に示す。直
列に接続された複数のフリップ・フロップが入力クロッ
クＮＯＲＧＲＳＴ（Ｎ−ＣＬＫ）によるカウンタ動作の
結果、リセット信号ＮＯＲＧＲＳＴ（ＨＲＳＴ）に一定
の遅延時間が与えられて、出力ＰＲＥＣＨＧ及び外部出
力ＮＲＥＳＥＴが生成される。なお、図２中のフリップ
・フロップの数は、カウントすべき数に応じて定められ
る。
【００１４】出力信号ＰＲＥＣＨＧは位相比較器１１へ
入力される。位相比較器１１の回路例を図３に示す。位
相比較器１１は入力信号ＰＲＥＣＨＧに応じて出力信号
ＰＣＯＵＴＰ，ＰＣＯＵＴＮを変化させる。出力信号Ｐ
ＣＯＵＴＰ，ＰＣＯＵＴＮ以後の回路構成は図４に示し
た従来の構成と同様であり、チャージ・ポンプ、ローパ
ス・フィルタ、電圧制御発信器を含むＰＬＬ発振回路が
構成されている。
入力される。位相比較器１１の回路例を図３に示す。位
相比較器１１は入力信号ＰＲＥＣＨＧに応じて出力信号
ＰＣＯＵＴＰ，ＰＣＯＵＴＮを変化させる。出力信号Ｐ
ＣＯＵＴＰ，ＰＣＯＵＴＮ以後の回路構成は図４に示し
た従来の構成と同様であり、チャージ・ポンプ、ローパ
ス・フィルタ、電圧制御発信器を含むＰＬＬ発振回路が
構成されている。
【００１５】つぎに、本実施形態のＰＬＬ発振回路の動
作について説明する。まず、リセット信号ＮＯＲＧＲＳ
ＴがＬレベルである場合、リセット状態は解除されてい
ないので、基準クロック分周器６、出力クロック分周器
７、位相比較器１１、及び電圧制御発信器４にリセット
信号がそれぞれ入力され、ＰＬＬ発振回路は停止してい
る。
作について説明する。まず、リセット信号ＮＯＲＧＲＳ
ＴがＬレベルである場合、リセット状態は解除されてい
ないので、基準クロック分周器６、出力クロック分周器
７、位相比較器１１、及び電圧制御発信器４にリセット
信号がそれぞれ入力され、ＰＬＬ発振回路は停止してい
る。
【００１６】リセット信号ＮＯＲＧＲＳＴがＨレベルに
なってリセット状態が解除されると、基準クロック分周
器６、出力クロック分周器７、位相比較器１１、及び電
圧制御発信器４が動作を開始し、ＰＬＬ発振回路の動作
が開始する。ただし、外部へのリセット信号ＮＲＥＳＥ
Ｔはリセット状態を表すＬレベルのままである。また、
カウンタ回路１２から位相比較器１１に与えられる遅延
リセット信号に相当する信号ＰＲＥＣＨＧはＨレベルで
ある。
なってリセット状態が解除されると、基準クロック分周
器６、出力クロック分周器７、位相比較器１１、及び電
圧制御発信器４が動作を開始し、ＰＬＬ発振回路の動作
が開始する。ただし、外部へのリセット信号ＮＲＥＳＥ
Ｔはリセット状態を表すＬレベルのままである。また、
カウンタ回路１２から位相比較器１１に与えられる遅延
リセット信号に相当する信号ＰＲＥＣＨＧはＨレベルで
ある。
【００１７】カウンタ回路１２は基準周波数ＤＩＶ（Ｎ
−ＣＬＫ）をクロックとしてフリップ・フリップの段数
分だけカウントを行う。図２の回路構成では、１１段分
のカウント後に信号ＰＲＥＣＨＧがＨレベルからＬレベ
ルへ変化する。信号ＰＲＥＣＨＧがＨレベルの間は、図
３から分かるように、位相比較器１１の出力信号ＰＣＯ
ＵＴＰはＬレベルに、出力信号ＰＣＯＵＴＮはＨレベル
にそれぞれ固定されている。
−ＣＬＫ）をクロックとしてフリップ・フリップの段数
分だけカウントを行う。図２の回路構成では、１１段分
のカウント後に信号ＰＲＥＣＨＧがＨレベルからＬレベ
ルへ変化する。信号ＰＲＥＣＨＧがＨレベルの間は、図
３から分かるように、位相比較器１１の出力信号ＰＣＯ
ＵＴＰはＬレベルに、出力信号ＰＣＯＵＴＮはＨレベル
にそれぞれ固定されている。
【００１８】出力信号ＰＣＯＵＴＰ，ＰＣＯＵＴＮはチ
ャージ・ポンプ２のコントロール信号であり、出力信号
ＰＣＯＵＴＰがＬレベル、出力信号ＰＣＯＵＴＮがＨレ
ベルのとき、チャージ・ポンプの出力信号ＬＦＩＮはＶ
ＤＤ／２となる。出力信号ＬＦＩＮはローパスフィルタ
３を通って電圧制御発信器４に入力され、電圧制御発信
器４は入力電圧ＶＤＤ／２に応じた周波数の信号を出力
する。ＰＬＬがロック周波数を出力しているときの電圧
制御発信器４の入力電圧をＶＤＤ／２近傍の電圧に合わ
せるように設計しておくことにより、電圧制御発信器４
はリセット解除直後からロック周波数に近い周波数を出
力する。
ャージ・ポンプ２のコントロール信号であり、出力信号
ＰＣＯＵＴＰがＬレベル、出力信号ＰＣＯＵＴＮがＨレ
ベルのとき、チャージ・ポンプの出力信号ＬＦＩＮはＶ
ＤＤ／２となる。出力信号ＬＦＩＮはローパスフィルタ
３を通って電圧制御発信器４に入力され、電圧制御発信
器４は入力電圧ＶＤＤ／２に応じた周波数の信号を出力
する。ＰＬＬがロック周波数を出力しているときの電圧
制御発信器４の入力電圧をＶＤＤ／２近傍の電圧に合わ
せるように設計しておくことにより、電圧制御発信器４
はリセット解除直後からロック周波数に近い周波数を出
力する。
【００１９】カウンタ回路１２がフリップ・フリップの
１１段分のカウントを終えると、カウンタ回路１２から
位相比較器１１に入力される信号ＰＲＥＣＨＧはＬレベ
ルになる。その結果、位相比較器１１の出力ＰＣＯＵＴ
Ｐ，ＰＣＯＵＴＮはそれぞれＬレベル、Ｈレベルの固定
状態から解放される。この後、基準信号と出力周波数の
差が小さくなるように信号ＰＣＯＵＴＰ，ＰＣＯＵＴＮ
のレベルが変化するＰＬＬ動作が行われる。
１１段分のカウントを終えると、カウンタ回路１２から
位相比較器１１に入力される信号ＰＲＥＣＨＧはＬレベ
ルになる。その結果、位相比較器１１の出力ＰＣＯＵＴ
Ｐ，ＰＣＯＵＴＮはそれぞれＬレベル、Ｈレベルの固定
状態から解放される。この後、基準信号と出力周波数の
差が小さくなるように信号ＰＣＯＵＴＰ，ＰＣＯＵＴＮ
のレベルが変化するＰＬＬ動作が行われる。
【００２０】このように、カウンタ回路１２によって位
相比較器１１のリセット解除を遅延させ、リセット解除
直後からロック周波数近傍の出力周波数を得るようにす
ることにより、従来必要であった引き込み動作のための
Ｄ／Ａ変換器及びロック記憶回路を省略しながら、ＰＬ
Ｌ発振回路の周波数ロックにかかる時間を短縮すること
ができる。
相比較器１１のリセット解除を遅延させ、リセット解除
直後からロック周波数近傍の出力周波数を得るようにす
ることにより、従来必要であった引き込み動作のための
Ｄ／Ａ変換器及びロック記憶回路を省略しながら、ＰＬ
Ｌ発振回路の周波数ロックにかかる時間を短縮すること
ができる。
【００２１】つづいて、カウンタ回路がフリップ・フリ
ップの１４段分のカウントを終えると、外部リセット信
号ＮＲＥＳＥＴ（ＲＳＴＯＵＴ）がＬレベルからＨレベ
ルへ変化する。これによって、外部回路のリセット状態
が解除される。
ップの１４段分のカウントを終えると、外部リセット信
号ＮＲＥＳＥＴ（ＲＳＴＯＵＴ）がＬレベルからＨレベ
ルへ変化する。これによって、外部回路のリセット状態
が解除される。
【００２２】このように、外部リセット信号ＮＲＥＳＥ
Ｔによる外部回路のリセット解除を所定時間だけ遅延さ
せることにより、クロック信号が安定してから外部回路
を動作させることができる。その結果、リセット解除時
の誤動作を防止することができる。
Ｔによる外部回路のリセット解除を所定時間だけ遅延さ
せることにより、クロック信号が安定してから外部回路
を動作させることができる。その結果、リセット解除時
の誤動作を防止することができる。
【００２３】
【発明の効果】以上説明したように、本発明は、リセッ
ト解除によって動作を始めるＰＬＬ発振回路において、
カウンタ回路を用いて遅延リセット信号を生成すること
により、リセット解除後の周波数ロックまでの時間を短
縮することができる。従来のＤ／Ａ変換器、ＲＯＭを含
んだＰＬＬ引込み回路とは異なり、簡単なディジタル回
路で構成されるカウンタ回路を用いることにより、回路
面積の削減、製造歩留りの向上、ひいてはコスト低減が
実現される。また、リセット信号を所定時間だけ遅らせ
て外部回路に出力する機能を有することにより、誤動作
を防止する効果を得られる。
ト解除によって動作を始めるＰＬＬ発振回路において、
カウンタ回路を用いて遅延リセット信号を生成すること
により、リセット解除後の周波数ロックまでの時間を短
縮することができる。従来のＤ／Ａ変換器、ＲＯＭを含
んだＰＬＬ引込み回路とは異なり、簡単なディジタル回
路で構成されるカウンタ回路を用いることにより、回路
面積の削減、製造歩留りの向上、ひいてはコスト低減が
実現される。また、リセット信号を所定時間だけ遅らせ
て外部回路に出力する機能を有することにより、誤動作
を防止する効果を得られる。
【図１】本発明の実施形態によるＰＬＬ発振回路のブロ
ック図
ック図
【図２】図１のＰＬＬ発振回路におけるカウンタ回路の
一例を示す図
一例を示す図
【図３】図１のＰＬＬ発振回路における位相比較器の一
例を示す図
例を示す図
【図４】従来のＰＬＬ発振回路のブロック図
２ チャージ・ポンプ ３ ローパス・フィルタ ４ 電圧制御発信器 ６ 基準クロック分周器 ７ 出力クロック分周器 １１ 位相比較器 １２ カウンタ回路
Claims (3)
- 【請求項１】 リセット解除に伴って動作を開始するＰ
ＬＬ発振回路であって、リセット信号に所定の遅延時間
を与えるためのカウンタ回路と、このカウンタ回路から
出力される遅延リセット信号によって動作開始が制御さ
れ、基準クロック信号と出力クロック信号との位相を比
較する位相比較器と、前記位相比較器の出力に応じた電
圧信号を生成する回路と、前記電圧信号によって制御さ
れる周波数の出力クロック信号を生成する電圧制御発信
器とを備えているＰＬＬ発振回路。 - 【請求項２】 前記カウンタ回路が、前記遅延リセット
信号と異なるタイミングでレベルが変化する外部回路用
のリセット信号を更に出力する請求項１記載のＰＬＬ発
振回路。 - 【請求項３】 前記カウンタ回路から出力される外部回
路用のリセット信号は、前記遅延リセット信号より更に
遅れてレベルが変化する請求項２記載のＰＬＬ発振回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9174982A JPH1127143A (ja) | 1997-06-30 | 1997-06-30 | Ｐｌｌ発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9174982A JPH1127143A (ja) | 1997-06-30 | 1997-06-30 | Ｐｌｌ発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1127143A true JPH1127143A (ja) | 1999-01-29 |
Family
ID=15988159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9174982A Pending JPH1127143A (ja) | 1997-06-30 | 1997-06-30 | Ｐｌｌ発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1127143A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002217725A (ja) * | 2001-01-19 | 2002-08-02 | Fujitsu Ltd | Ｐｌｌ周波数シンセサイザ回路 |
| US7551037B2 (en) | 2004-12-02 | 2009-06-23 | Sharp Kabushiki Kaisha | PLL circuit having reduced pull-in time |
-
1997
- 1997-06-30 JP JP9174982A patent/JPH1127143A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002217725A (ja) * | 2001-01-19 | 2002-08-02 | Fujitsu Ltd | Ｐｌｌ周波数シンセサイザ回路 |
| US7551037B2 (en) | 2004-12-02 | 2009-06-23 | Sharp Kabushiki Kaisha | PLL circuit having reduced pull-in time |
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