JP2006270739A - Ｐｌｌのロック検出回路 - Google Patents

Abstract

【課題】ＰＬＬの動作に影響を与えることなく、その回路規模が小さく、設計の検証も容易で、ロック状態の判定精度を適宜設定することができるＰＬＬのロック検出回路を提供する。
【解決手段】ロック検出回路は、ＰＬＬに入力される入力クロックおよびフィードバッククロックを各々分周した第１および第２の分周クロックを出力する第１および第２の分周回路と、第１および第２の分周クロックを比較し、両者の間の位相差に相当する位相差出力信号を出力する比較回路と、２以上の所定のカウント数まで、第１の分周クロックをカウントして、所定パルス幅のカウント信号を出力するカウンタと、位相差出力信号が出力されない状態で、前記カウント信号が所定数入力されるとロック検出信号を出力する検出回路とを備える。
【選択図】図１

Description

本発明は、ＰＬＬ（位相同期ループ）において、その入力クロック（基準クロック）とフィードバッククロックとの間の位相がロック（同期）したことを検出するロック検出回路に関するものである。

ＰＬＬは、入力クロックに位相同期し、同一のないしは逓倍された周波数を持つ出力クロックを生成するもので、一般に、位相比較回路、チャージポンプ回路、ローパスフィルタ、電圧制御発振器、分周回路等によって構成される。

ＰＬＬでは、位相比較回路によって、外部から入力される入力クロックと、分周回路から入力されるフィードバッククロックとの位相差が検出され、その検出結果となる位相差信号が出力される。

続いて、チャージポンプ回路により、位相差信号に応じて、その出力信号のパルス幅が変更され、さらにローパスフィルタによって、チャージポンプ回路の出力信号のパルス幅に応じたアナログ電圧信号に変換される。電圧制御発振器では、ローパスフィルタから入力されるアナログ電圧信号に応じて、その出力信号の発振周波数が変更され、ＰＬＬの出力クロックとして出力されるとともに、分周回路に入力される。

分周回路では、ＰＬＬが所望する逓倍数に応じて、電圧制御発振器の出力信号が分周される。分周回路の出力信号は、フィードバッククロックとして位相比較回路に入力され、上記のようにして、入力クロックとフィードバッククロックとの位相差を検出し、電圧制御発振器の出力信号の発振周波数を変更することを繰り返し行うことによって、入力クロックとフィードバッククロックの位相が同期（ロック）される。

また、ＰＬＬの用途によっては、その出力クロックが安定したことを検知するために、ＰＬＬの入力クロックとフィードバッククロックとの間の位相が同期したことを検出するロック検出回路が付加されることがある。

通常、ロック検出回路としては、位相比較回路の位相差信号を取り出して、ローパスフィルタで平準化した信号を、閾値電圧と比較する比較回路に入力し、その比較結果に応じてロック検出を行うものや、位相差信号と、遅延回路を用いて位相差信号を所定時間だけ遅延させた信号とのパルス幅の比較を行うことによって、ロック検出信号を生成するものなどが知られている。

例えば、特許文献１には、ＰＬＬ内部の位相比較回路からチャージポンプ回路に入力されるＰｕ信号およびＰｄ信号を取り出して排他的ＮＯＲ回路に入力し、排他的ＮＯＲ回路の出力信号をフリップフロップのクロック入力端子に入力するとともに、ループフィルタから電圧制御発振回路に入力される制御信号Ｖｃに応じて遅延時間が変化する遅延回路を介してフリップフロップのデータ入力端子Ｄに入力し、フリップフロップのＱ出力をロック検出信号とするＰＬＬ回路が開示されている。

特開平１０−７０４５７号公報

従来のロック検出回路では、ＰＬＬがロック検出回路を含まないことを前提として設計されたものである場合、位相比較回路の位相差信号（ＰＬＬの内部信号）を取り出すことによって次段のチャージポンプ回路の特性を変えてしまい、ＰＬＬが設計通りに動作しない場合がある。また、ロック検出回路を、ローパスフィルタや電圧比較回路等のアナログ回路を使用して構成すると、回路規模が大きく、その設計の検証も困難である。

一方、特許文献１では、ロック検出回路が論理回路で構成されているので、回路規模が小さく、その設計の検証も容易であるという利点がある反面、ロック判定期間が非常に短く、ＰＬＬの出力クロックが安定する前の瞬間的な入力クロックとフィードバッククロックとの同位相期間をロック判定してしまい、その結果、ロック検出信号の論理が短時間のうちに頻繁に変化するという問題がある。

本発明の目的は、前記従来技術に基づく問題点を解消し、ＰＬＬの動作に影響を与えることなく、その回路規模が小さく、設計の検証も容易で、ロック状態の判定精度を適宜設定することができるＰＬＬのロック検出回路を提供することにある。

上記目的を達成するために、本発明は、ＰＬＬに入力される入力クロックを分周した第１の分周クロックを出力する第１の分周回路と、前記ＰＬＬに入力されるフィードバッククロックを分周した第２の分周クロックを出力する第２の分周回路と、前記第１の分周クロックと前記第２の分周クロックとを比較し、両者の間の位相差に相当するパルス幅の位相差出力信号を出力する比較回路と、２以上の所定のカウント数まで、前記入力クロックまたは前記フィードバッククロックに同期したクロックをカウントして、所定パルス幅のカウント信号を出力するカウンタと、前記位相差出力信号が出力されない状態で、前記カウント信号が所定数入力されるとロック検出信号を出力する検出回路とを備えたことを特徴とするＰＬＬのロック検出回路を提供する。

ここで、さらに、前記比較回路から前記検出回路に入力される位相差出力信号のパルス幅を短くする方向に調整するパルス幅調整回路を備えることが好ましい。

また、前記検出回路は、その出力信号が、前記位相差出力信号の立上り又は立下りのタイミングで所定値にセットされ、前記カウント信号によってリセットされる第１の検出回路と、前記カウント信号の立上り又は立下りのタイミングで前記第１の検出回路の出力信号を保持して前記ロック検出信号として出力し、前記位相差出力信号によって前記ロック検出信号がリセットされる第２の検出回路とを含み、
前記パルス幅調整回路は、前記第１の検出回路に入力される位相差出力信号のパルス幅を調整する第１のパルス幅調整回路と、前記第２の検出回路に入力される位相差出力信号のパルス幅を調整する第２のパルス幅調整回路とを含むことが好ましい。

また、前記カウンタは、使用時に、前記カウント数を２以上の任意の値に変更可能なプログラマブルカウンタであり、前記ロック検出信号によってリセットされるものであることが好ましい。

本発明のＰＬＬのロック検出回路は、ＰＬＬの内部信号を使用せず、ＰＬＬに入力される入力クロックとフィードバッククロックのみを使用して、両者の位相のロック検出を行う。このため、ＰＬＬがロック検出回路を含まないことを前提として設計されたものである場合であっても、その内部回路の特性を変えることがないので、ＰＬＬを常に設計通りに動作させることができる。

また、本発明のＰＬＬのロック検出回路は、アナログ回路を使用せず、論理回路で構成されているので、その回路規模が小さく、設計の検証も容易である。また、本発明のＰＬＬのロック検出回路では、パルス幅調整回路を用いることによって、ロック検出およびアンロック検出の精度を適宜変更することができ、ロック検出の精度とアンロック検出の精度とを各々独立に変更することも可能である。

また、本発明のロック検出回路では、カウンタに設定されるカウント数を変えることでロック判定期間を適宜変更することができる。ロック判定期間を変更することでロックの判定精度を変更することができ、例えばＰＬＬの出力クロックが安定する前の瞬間的な入力クロックとフィードバッククロッとの同位相期間をロック判定してしまい、ロック検出信号が頻繁に変化することを防止することができる。

以下に、添付の図面に示す好適実施形態に基づいて、本発明のＰＬＬのロック検出回路を詳細に説明する。

図１は、本発明のＰＬＬのロック検出回路の構成を表す一実施形態の概略図である。同図に示すロック検出回路１０は、ＰＬＬ１２に入力される入力クロックとフィードバッククロックとがロックされたことを検出して、その検出結果となるロック検出信号を出力するもので、分周回路１４ａ、１４ｂと、比較回路１６と、パルス幅調整回路１８ａ、１８ｂと、プログラマブルカウンタ２０と、検出回路２２と、ＯＲ回路３４ａ、３４ｂ、３４ｃとによって構成されている。

ここで、ＰＬＬ１２は、入力クロックに位相同期し、同一のないしは逓倍された周波数を持つ出力クロックを生成する。ＰＬＬ１２には、入力クロックが入力されるとともに、ＰＬＬ１２から出力される出力クロックがフィードバッククロックとして入力される。なお、フィードバッククロックは、出力クロックを分周したクロックであってもよい。ＰＬＬ１２は、各種構成のものが利用可能であり、ここでは、その詳細な説明は省略する。

次に、ロック検出回路１０について説明する。

まず、分周回路１４ａは、ＰＬＬ１２に入力されるフィードバッククロックＡを２分周した分周クロックＣを出力するもので、Ｄ型フリップフロップ２４ａによって構成されている。フリップフロップ２４ａのクロック入力端子にはフィードバッククロックＡが入力され、そのデータ入力端子Ｄには、自分自身の反転データ出力信号Ｑ￣が入力される。また、分周クロックＣは、フリップフロップ２４ａのデータ出力端子Ｑから出力される。

分周回路１４ａでは、フリップフロップ２４ａの反転データ出力信号Ｑ￣が、フィードバッククロックＡの立上りのタイミングでフリップフロップ２４ａに保持される。これにより、図３および図４のタイミングチャートに示すように、フィードバッククロックＡが２分周され、その分周クロックＣが、フリップフロップ２４ａのデータ出力端子Ｑから出力される。

同様に、分周回路１４ｂは、ＰＬＬ１２に入力される入力クロックＢを２分周した分周クロックＤを出力するもので、Ｄ型フリップフロップ２４ｂによって構成されている。フリップフロップ２４ｂのクロック入力端子には入力クロックＢが入力され、そのデータ入力端子Ｄには、自分自身の反転データ出力信号Ｑ￣が入力される。また、分周クロックＤは、フリップフロップ２４ｂのデータ出力端子Ｑから出力される。

分周回路１４ｂにおいても、フリップフロップ２４ｂの反転データ出力信号Ｑ￣が、入力クロックＢの立上りのタイミングでフリップフロップ２４ｂに保持される。これにより、同じく図３および図４のタイミングチャートに示すように、入力クロックＢが２分周され、その分周クロックＤが、フリップフロップ２４ｂのデータ出力端子Ｑから出力される。

ここで、入力クロックとフィードバッククロックとの間の位相がロックした状態であっても、両者のデューティ比が異なる場合がある。この場合、分周回路がないと比較回路１６からは、両者の間に位相差があることを表す位相差出力信号が出力される。分周回路１４ａ、１４ｂは、入力クロックとフィードバッククロックとのデューティ比の違いを解消する目的で設けられている。なお、分周回路１４ａ、１４ｂは、２分周に限定されない。

続いて、比較回路１６は、分周クロックＣと分周クロックＤとを比較し、両者の間の位相差に相当するパルス幅の位相差出力信号Ｅを出力するもので、ＥＸＯＲ回路２６によって構成されている。ＥＸＯＲ回路２６には、分周クロックＣおよび分周クロックＤが入力される。図３および図４のタイミングチャートに示すように、ＥＸＯＲ回路２６からは、位相差出力信号Ｅとして、分周クロックＣと分周クロックＤとの間の位相差に相当するハイレベルのパルス信号が出力される。

本実施形態では、比較回路１６の一例として、ＥＸＯＲ回路２６を用いて、分周クロックＣおよび分周クロックＤの立上りおよび立下りの両方で両者の位相差を検出する。このように、分周クロックＣおよび分周クロックＤの立上りおよび立下りの両方で位相差を検出する方が検出精度が高く好ましいが、これに限定されず、比較回路１６は、例えば分周クロックＣおよび分周クロックＤの立上りだけ、または立下りだけで両者の位相差を検出するようにしてもよい。

続いて、パルス幅調整回路１８ａ、１８ｂは、比較回路１６から検出回路２２に入力される位相差出力信号Ｅのパルス幅を短くする方向に調整するもので、図２に示すように、各々、所望の遅延時間を発生させる為のバッファ２８と、ＡＮＤ回路３０とによって構成されている。

パルス幅調整回路１８ａを代表的に説明すると、位相差出力信号Ｅが、ＡＮＤ回路３０の一方の入力端子に入力されるとともに、直列に接続された例えば３つのバッファ２８を介して遅延され、ＡＮＤ回路３０の他方の入力端子に入力される。その結果、ＡＮＤ回路３０からは、位相差出力信号Ｅの立上りが、３つのバッファ２８の遅延時間だけ遅延され、位相差出力信号Ｅよりも、３つのバッファ２８の遅延時間だけ短いパルス幅を持つハイレベルのパルス信号が出力される。また、位相差出力信号Ｅが非常に細いパルス幅の場合はキャンセル（消滅）でき、ノイズ等による誤動作も防止できる。パルス幅調整回路１８ｂも同様である。

パルス幅調整回路１８ａ、１８ｂを設け、位相差出力信号Ｅのパルス幅を短くする方向に調整することによって、検出回路２２によるロック検出およびアンロック検出の精度を適宜変更することができる。例えば、パルス幅調整回路１８ａを設けることによって、ロック状態が検出されやすくなるようにすることができる。また、パルス幅調整回路１８ｂを設けることによって、アンロック状態が検出されにくくなるようにすることができる。

なお、パルス幅調整回路１８ａ、１８ｂは、必須の構成要素ではなく、必要に応じて適宜設けることが好ましい。図１に示す例では、２つのパルス幅調整回路１８ａ、１８ｂを設けているが、パルス幅調整回路１８ａだけを設け、その出力信号を、検出回路２２のフリップフロップ３２ａのクロック入力端子と、ＯＲ回路３４ｂに入力するようにしてもよい。この場合、ロック検出がされやすく、アンロック検出がされにくくなる。

続いて、プログラマブルカウンタ２０は、あらかじめ設定された、２以上の所定のカウント数まで分周クロックＤをカウントして、所定パルス幅のハイレベルのパルス信号（カウント信号）を出力する。その後、プログラマブルカウンタ２０は、再度、あらかじめ設定された所定のカウント数まで分周クロックＤをカウントして、所定パルス幅のハイレベルのパルス信号を出力することを繰り返す。図３および図４に示すタイミングチャートは、カウント数が２の場合の例である。

また、プログラマブルカウンタ２０のリセット入力端子Ｒには、イネーブル信号ＥＮＬの反転信号およびロック検出信号が入力されるＯＲ回路３４ｃの出力信号（リセット信号）が入力される。プログラマブルカウンタ２０は、イネーブル信号ＥＮＬがローレベルになるか、ロック検出信号がハイレベルになるとリセットされ、その出力信号（カウント信号）はローレベルとなる。

プログラマブルカウンタ２０に設定するカウント値は、使用時に適宜変更することが可能である。また、プログラマブルカウンタ２０がカウントするクロックは、分周クロックＤに限らず、入力クロックまたはフィードバッククロックに同期したクロック、例えば分周クロックＣやその他の回路で生成された同期クロックなどでもよい。また、プログラマブルカウンタ２０の代わりに、カウント数が固定のカウンタを使用してもよい。

最後に、検出回路２２は、パルス幅調整回路１８ａ、１８ｂの出力信号、すなわち位相差出力信号Ｅが出力されない状態で、前記カウント信号が所定数入力されると、入力クロックとフィードバッククロックとの間の位相がロックしたことを表すロック検出信号Ｇを出力するもので、本実施形態では２つのＤ型フリップフロップ３２ａ、３２ｂによって構成されている。

フリップフロップ３２ａのクロック入力端子にはパルス幅調整回路１８ａの出力信号が入力され、データ入力端子Ｄは電源に接続されている。また、フリップフロップ３２ｂのクロック入力端子にはプログラマブルカウンタ２０の出力信号Ｈが入力され、データ入力端子Ｄにはフリップフロップ３２ａの反転データ出力端子Ｑ￣の出力信号Ｆが入力される。ロック検出信号Ｇは、フリップフロップ３２ｂのデータ出力端子Ｑから出力される。

また、フリップフロップ３２ａのリセット入力端子Ｒには、イネーブル信号ＥＮＬの反転信号およびプログラマブルカウンタ２０の出力信号Ｈが入力されるＯＲ回路３４ａの出力信号（リセット信号）が入力される。同様に、フリップフロップ３２ｂのリセット入力端子Ｒには、イネーブル信号ＥＮＬの反転信号およびパルス幅調整回路１８ｂの出力信号が入力されるＯＲ回路３４ｂの出力信号（リセット信号）が入力される。

イネーブル信号ＥＮＬがローレベルの場合、フリップフロップ３２ａおよび３２ｂはリセットされる。また、フリップフロップ３２ａは、プログラマブルカウンタ２０の出力信号Ｈがハイレベルになるとリセットされ、フリップフロップ３２ｂは、パルス幅調整回路１８ｂの出力信号、すなわち位相差出力信号Ｅがハイレベルになるとリセットされる。この時、フリップフロップ３２ａの反転データ出力端子Ｑ￣の出力信号Ｆはハイレベルとなり、ロック検出信号Ｇはローレベルとなる。

また、イネーブル信号ＥＮＬがハイレベルの場合、フリップフロップ３２ａは、その反転データ出力端子Ｑ￣の出力信号Ｆが、パルス幅調整回路１８ａの出力信号、すなわち位相差出力信号Ｅの立上りのタイミングでローレベルにセットされ、カウント信号Ｈのハイレベルによってハイレベルにリセットされる。また、フリップフロップ３２ｂは、カウント信号Ｈの立上りのタイミングで出力信号Ｆを保持してロック検出信号Ｇとして出力し、パルス幅調整回路１８ｂの出力信号、すなわち位相差出力信号Ｅのハイレベルによってロック検出信号Ｇがローレベルにリセットされる。

以下、ロック検出時およびアンロック検出時のロック検出回路１０の動作を説明する。まず、図３のタイミングチャートを参照してロック検出時の動作を説明する。

イネーブル信号ＥＮＬとしてローレベルが入力されると、プログラマブルカウンタ２０および検出回路２２のフリップフロップ３２ａおよび３２ｂはリセットされ、プログラマブルカウンタ２０の出力信号Ｈはローレベル、フリップフロップ３２ａの反転データ出力端子Ｑ￣の出力信号Ｆはハイレベル、ロック検出信号Ｇはローレベルとなる。その後、イネーブル信号ＥＮＬがハイレベルになると、ロック検出回路１０は動作を開始する。

入力クロックＢとフィードバッククロックＡとの間の位相がロックされていない場合、比較回路１６によって両者の間の位相差が検出され、位相差出力信号Ｅとしてハイレベルのパルス信号が出力される。

この時、位相差出力信号Ｅはパルス幅調整回路１８ａを介してフリップフロップ３２ａのクロック入力端子に入力され、その立上りでフリップフロップ３２ａの反転データ出力端子Ｑ￣の出力信号Ｆはハイレベルからローレベルにセットされる。また、位相差出力信号Ｅは、パルス幅調整回路１８ｂおよびＯＲ回路３４ｂを介して検出回路２２のリセット入力端子に入力され、フリップフロップ３２ｂがリセットされるため、ロック検出信号Ｇはローレベルを維持する。

その後、位相差出力信号Ｅは何度かハイレベルとなっているが、フリップフロップ３２ａの反転データ出力端子Ｑ￣の出力信号Ｆおよびロック検出信号Ｇは、プログラマブルカウンタ２０の出力信号Ｈがハイレベルとなるまで、その状態を維持する。

続いて、プログラマブルカウンタ２０の出力信号Ｈがハイレベルになると、ＯＲ回路３４ａを介してフリップフロップ３２ａがリセットされ、その反転データ出力端子Ｑ￣の出力信号Ｆはローレベルからハイレベルに戻る。また、フリップフロップ３２ｂは、プログラマブルカウンタ２０の出力信号Ｈの立上りで、フリップフロップ３２ａの反転データ出力端子Ｑ￣の出力信号Ｆがハイレベルに戻る前のローレベルを保持するので、ロック検出信号Ｇはローレベルの状態を維持する。

その後、位相差出力信号Ｅとして、ハイレベルが入力される間は、上記と同様の動作が繰り返される。

続いて、入力クロックＢとフィードバッククロックＡとの間の位相がロックされると、位相差出力信号Ｅとしてハイレベルのパルス信号が出力されなくなる。この状態になってから、プログラマブルカウンタ２０の出力信号Ｈがハイレベルになると（１回目）、上記と同様に、フリップフロップ３２ａはリセットされて、その反転データ出力端子Ｑ￣の出力信号Ｆはハイレベルに戻り、ロック検出信号Ｇはローレベルの状態を維持する。

その後、位相差出力信号Ｅとしてハイレベルが出力されない状態が続くと、フリップフロップ３２ａの反転データ出力端子Ｑ￣の出力信号Ｆはハイレベルに維持され、ロック検出信号はローレベルに維持される。

続いて、プログラマブルカウンタ２０の出力信号Ｈが再度ハイレベルになると（２回目）、フリップフロップ３２ａはリセットされ、その反転データ出力端子Ｑ￣の出力信号Ｆはハイレベルを維持する。また、フリップフロップ３２ｂは、プログラマブルカウンタ２０の出力信号Ｈの立上りでフリップフロップ３２ａの反転データ出力端子Ｑ￣の出力信号Ｆのハイレベルを保持するので、ロック検出信号Ｇは、ローレベルからハイレベルに変化する。

ロック検出信号Ｇがハイレベルになると、ＯＲ回路３４ｃを介してプログラマブルカウンタ２０がリセットされる。検出回路２２は、次に位相差出力信号Ｅがハイレベルになるまで、すなわち入力クロックＢとフィードバッククロックＡとの間の位相のロックがはずれるまで、その状態を維持する。すなわち、フリップフロップ３２ａの反転データ出力端子Ｑ￣の出力信号Ｆおよびロック検出信号Ｇはともにハイレベルを維持する。

すなわち、ロック検出信号Ｇは、位相差出力信号Ｅにハイレベルが出力されない状態でカウント信号Ｈが２クロック分入力されることによって初めて、アンロック状態を表すローレベルからロック状態を表すハイレベルに変化する。また、カウント信号Ｈの２クロック分の時間、すなわちロック判定期間（ロック状態の判定精度）は、プログラマブルカウンタ２０に設定されたカウント数によって適宜変更することができる。

次に、図４のタイミングチャートを参照してアンロック検出時の動作を説明する。

上記のように、入力クロックＢとフィードバッククロックＡとの間の位相が一旦ロックされた後、両者の位相がずれた場合、比較回路１６から、位相差出力信号Ｅとしてハイレベルのパルス信号が出力される。

位相差出力信号Ｅがハイレベルになると、パルス幅調整回路１８ａの出力信号の立上りで検出回路２２のフリップフロップ３２ａの反転データ出力端子Ｑ￣の出力信号Ｆがハイレベルからローレベルに変化する。また、位相差出力信号Ｅのハイレベルにより、パルス幅調整回路１８ｂおよびＯＲ回路３４ｂを介して検出回路２２のフリップフロップ３２ｂがリセットされ、ロック検出信号Ｇはローレベルに変化する。

また、ロック検出信号Ｇがローレベルになると、ＯＲ回路３４ｃを介してプログラマブルカウンタ２０のリセットが解除される。プログラマブルカウンタ２０は、次の分周クロックＤの立上りからカウントを開始する。なお、これ以後の動作は、ロック検出時の動作と同様であるから、その説明は省略する。

ロック検出回路１０は、ＰＬＬ１２の内部信号を使用せず、ＰＬＬ１２に入力される入力クロックとフィードバッククロック（ＰＬＬ１２の外部信号）のみを使用して、両者の位相のロック検出を行う。このため、ＰＬＬ１２がロック検出回路を含まないことを前提として設計されたものである場合であっても、その内部回路の特性を変えることがないので、ＰＬＬ１２を常に設計通りに動作させることができる。

また、ロック検出回路１０は、アナログ回路を使用せず、論理回路で構成されているので、その回路規模が小さく、設計の検証も容易である。

また、ロック検出回路１０では、ロック判定期間を、プログラマブルカウンタ２０に設定されるカウント数を変えることによって適宜変更することができる。このため、例えばロック判定期間を比較的長く設定することによって、ロックの判定精度を上げることができ、ＰＬＬの出力クロックが安定する前の瞬間的な入力クロックとフィードバッククロッとの同位相期間をロック判定してしまい、ロック検出信号Ｇが頻繁に変化することを防止することができる。

また、プログラマブルカウンタを使用する場合、一度ロックを検出した後で、そのカウント数を適宜変更して使用することも可能である。例えば、ノイズ等の影響によって一瞬アンロック状態となる場合などを考慮して、一度ロックを検出した後でプログラマブルカウンタのカウント数を下げておくことにより、比較的短時間で再度ロックの検出を行わせるようにすることができる。

また、ＰＬＬのロック検出回路１０では、パルス幅調整回路１８ａ、１８ｂを用いることによって、ロック状態の検出精度と、アンロック状態の検出精度とを各々独立に変更することが可能である。

例えば、ＰＬＬの用途によっては、一度ロックを検出した後は、極力アンロックを検出したくない場合がある。このような場合、上記のように、パルス幅調整回路１８ｂで位相差出力信号のパルス幅を短くする方向に調整することによってアンロック状態を検出しにくくすることができる。また、ロック検出の精度を落として検出したい場合には、パルス幅調整回路１８ａで位相差出力信号のパルス幅を短くする方向に調整することによってロック状態を検出しやすくすることができる。

なお、本発明のＰＬＬのロック検出回路を構成する分周回路、比較回路、パルス幅調整回路、プログラマブルカウンタ、および検出回路の具体的な回路構成は何ら限定されず、同等の機能を実現するどのような構成の回路であってもよい。また、図１に示す例では、イネーブル信号ＥＮＬを使用しているが、これも必須の構成要素ではなく、必要に応じて適宜設けるのが好ましい。

本発明は、基本的に以上のようなものである。
以上、本発明のＰＬＬのロック検出回路について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。

本発明のＰＬＬのロック検出回路の構成を表す一実施形態の概略図である。 図１に示すＰＬＬのロック検出回路で用いられている検出パルス幅調整回路の構成を表す概略図である。 図１に示すＰＬＬのロック検出回路のロック検出時の動作を表すタイミングチャートである。 図１に示すＰＬＬのロック検出回路のアンロック検出時の動作を表すタイミングチャートである。

符号の説明

１０ ＰＬＬのロック検出回路
１２ ＰＬＬ
１４ａ、１４ｂ 分周回路
１６ 比較回路
１８ａ、１８ｂ 検出パルス幅調整回路
２０ プログラマブルカウンタ
２２ ロック検出回路
２４ａ、２４ｂ、３２ａ、３２ｂ Ｄ型フリップフロップ
２６ ＥＸＯＲ回路
２８ バッファ
３０ ＡＮＤ回路
３４ａ、３４ｂ、３４ｃ ＯＲ回路

Claims (4)

1. ＰＬＬに入力される入力クロックを分周した第１の分周クロックを出力する第１の分周回路と、前記ＰＬＬに入力されるフィードバッククロックを分周した第２の分周クロックを出力する第２の分周回路と、前記第１の分周クロックと前記第２の分周クロックとを比較し、両者の間の位相差に相当するパルス幅の位相差出力信号を出力する比較回路と、２以上の所定のカウント数まで、前記入力クロックまたは前記フィードバッククロックに同期したクロックをカウントして、所定パルス幅のカウント信号を出力するカウンタと、前記位相差出力信号が出力されない状態で、前記カウント信号が所定数入力されるとロック検出信号を出力する検出回路とを備えたことを特徴とするＰＬＬのロック検出回路。
2. さらに、前記比較回路から前記検出回路に入力される位相差出力信号のパルス幅を短くする方向に調整するパルス幅調整回路を備えることを特徴とする請求項１に記載のＰＬＬのロック検出回路。
3. 前記検出回路は、その出力信号が、前記位相差出力信号の立上り又は立下りのタイミングで所定値にセットされ、前記カウント信号によってリセットされる第１の検出回路と、前記カウント信号の立上り又は立下りのタイミングで前記第１の検出回路の出力信号を保持して前記ロック検出信号として出力し、前記位相差出力信号によって前記ロック検出信号がリセットされる第２の検出回路とを含み、
   前記パルス幅調整回路は、前記第１の検出回路に入力される位相差出力信号のパルス幅を調整する第１のパルス幅調整回路と、前記第２の検出回路に入力される位相差出力信号のパルス幅を調整する第２のパルス幅調整回路とを含むことを特徴とする請求項２に記載のＰＬＬのロック検出回路。
4. 前記カウンタは、使用時に、前記カウント数を２以上の任意の値に変更可能なプログラマブルカウンタであり、前記ロック検出信号によってリセットされることを特徴とする請求項１〜３のいずれかに記載のＰＬＬのロック検出回路。

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