JP2006515724A - 安定度を改善させた周波数ロック・ループ - Google Patents

Abstract

本発明は、安定度を改善させた信号周波数の変換を可能にする周波数ロック・ループおよび関連する方法を提供する。本発明を具現化している周波数ロック・ループは、入力信号を受け取るための入力と、この入力と異なる周波数を有する出力信号を出力するための出力と、を含んでいる。周波数検出器は、１次チャンネルからの第１の係数化された入力および２次チャンネルからの第２の係数化された入力を受け取ること、第１の係数化された入力と第２の係数化された入力の差を計算すること、ならびに２つの係数化された入力の差に基づいて出力を発生させること、を行うように構成させている。電圧制御発振器は、周波数検出器から出力を受け取り、かつ出力信号を発生させるように構成させている。電圧制御発振器は、周波数検出器の出力に基づいて出力周波数を最適に設定している。従来の周波数ロック・ループと異なり、この周波数検出器では、入力因数が複雑な約分を必要とするか否かと無関係に動作するような２進レート乗算器から入力を受け取っている。すなわち、２進レート乗算器はそれぞれの入力因数の可約性に依存しないため、ＭおよびＮが大きくかつ比較的素数性であるか否かと無関係に、その回路は補正の遅れを生じることがない。
本発明は、従来の設計と比べてより高速かつより良好に動作し、かつループ内に固有極を有さないような回路構成を提供する。さらに、本発明に従って構成した回路は、ＭおよびＮが素数などの比較的大きな既約数であるか否かと無関係に動作する。

Description

本発明は全般的には周波数ロック・ループ回路に関し、さらに詳細には、安定度を改善させるために２進レート乗算器を利用している周波数ロック・ループに関する。

いわゆる位相ロック・ループ（ＰＬＬ）を設計する際の設計者の目的は、いかにして周知の基準周波数に何らかの関連を持つ出力周波数を発生させるかということである。ＰＬＬは多くの場合、信号の周波数または位相のいずれか、またはこれらの両者を制御するために使用される。この関係は、Ｆ_ｏｕｔ＝（Ｍ／Ｎ）＊Ｆ_ｒｅｆとなるのが一般的である。前式において、Ｆ_ｒｅｆは入力信号の入力基準周波数であり、またＦ_ｏｕｔは得られる出力信号である。ＭとＮという因数は入力信号を分割するために従来の解析回路によって発生させている。これによって入力信号と異なる周波数をもつ出力信号が得られる。一般に、従来式ＰＬＬの大部分の実現形態では次のように進められる。Ｆ_ｏｕｔ＝（Ｍ／Ｎ）Ｆ_ｒｅｆであることから、Ｆ_ｏｕｔ／Ｍ＝Ｆ_ｒｅｆ／Ｎとなる。したがって、Ｆ_ｒｅｆ／Ｎと同じ値である共通周波数Ｆ_ｏｕｔ／Ｍを生成させるようにディジタル分周器が設けられると共に、周波数検出器と呼ばれる手段を利用している。周波数検出器はこの共通周波数で動作すると共に、この周波数検出器は、所望の出力周波数Ｆ_ｏｕｔを発生させる役割をする電圧制御発振器（ＶＣＯ）を制御するアナログフィルタ・コンポーネントを備えるように構成させている。フィードバックを使用することによって、ＶＣＯを正しい周波数で「ロック」させることができ、さらにＦ_ｏｕｔ／Ｍが実際にＦ_ｒｅｆ／Ｎと等しくなった時点で、このループ内の調整が終了することが理解できよう。したがって、これは明らかに、周波数検出器からの出力であるＦ_ｏｕｔ／ＭとＦ_ｒｅｆ／Ｎの差がループを駆動させる誤差信号となっているような１つのフィードバック・ループとなる。

周波数検出器内において位相差を検出しているため、そのループが２次以上になるという共通の問題が存在する。これは、周波数の積分にあたる位相により、ＶＣＯ入力電圧から９０度位相シフトさせた応答が存在することが意味されるためである。このことは数学的には、周波数検出器の位相を計測しＶＣＯの周波数を制御するという動作によって生成させるループ応答内に極が存在することを意味する。したがって、そのアナログ・フィルタは複雑となり、また固有極を除去するようにゼロを有することが要求される。したがって、既知でありかつ予測可能な比とした２つの周波数依存デバイス（一般的には、２個のコンデンサ）を必要とするような少なくとも２次の制御系となる。

第２に、ループを調整するための信号は周波数検出器から導出している。その結果、大部分のケースにおいてＦ_ｏｕｔ／Ｍの率で誤差信号を得ることになる。ＭおよびＮが素因数などさらに約分することが不可能な因数であるようなケースでは、周波数検出器はＭ／Ｎの大きな分数値を扱いやすい数まで約分することができない。たとえば、さらに約分することが不可能な２つの素因数である１７７１／３９９７という分数値によって、入力周波数を１７７１で割り算した分数値とＶＣＯ周波数を３９９７で割り算した分数値とが得られる。その結果、ＶＣＯ動作周波数のこれらの比較的小さい分数値において補正が実施されるため、周波数検出器の出力は低い周波数にある。したがって、このループは、制御入力（基準入力信号）の変化に対する応答が遅くなる。

この第２の問題に対して提唱されている解決法の１つは、可変レート・プリスケーラ、または「パルス飲み込み」プリスケーラの形態である。こうしたデバイスは、より扱いやすい因数を生成させるように大きな分子および／または約数を有する分数値の約分を推定している。パルス飲み込みプリスケーラは、当技術分野においてよく知られており、複雑さが増大するという犠牲の下で、ＭおよびＮが大きな比較的素数性の因数であるという問題を緩和させることができる。しかしながら、依然として実施する推定から来る不正確性、ならびにこうした約分を実行するのに要する計算から来る速度の低下という問題が存在する。

従来の位相ロック・ループを利用する別の欠点は、ループ誤差がループフィルタ値に大きく依存することである。ループフィルタ内の抵抗の値（「Ｒ」）とキャパシタンスの値（「Ｃ」）はさまざまな値となり得ると共に、従来のループは、２次制御系であるため、少なくとも２つの時定数の相対値に依存する。最後に、ループ誤差検出器内の位相計測値に基づく周波数制御ループの設計では、パルス飲み込み技法を使用するか否かにかかわらず、誤差検出器出力の位置に存在するノイズをＶＣＯ制御ノードに伝達することが必要である（これは、ループフィルタ内のゼロ要求のためである）。したがって、回路設計者は、ポール周波数がループの単位利得交差より実質的に高くなるようにこのノイズを「減衰」するために、さらに第３の周波数依存の構成要素を導入するに至っている。したがって、従来の周波数制御ループにおいては、少なくとも２つ以上の周波数依存要素、また多分３つ以上の周波数依存要素を設計しなければならない。これらの構成要素のすべては必然的にループ・ダイナミックスとかかわりを有する。このため、これらの構成要素はセトリングタイム、安定度およびその他の要因など回路ループの動作に影響を及ぼしている。したがって、回路内のこれらの値の選択は回路設計に重要であり、またこの選択は困難となる可能性がある。

したがって、位相ロック・ループと比べて動作性能要因を改善させたデバイスに対する必要性が存在する。このことは本発明によって洗練された方式で実現しており、これについては以下から理解されよう。

本発明は、安定度を改善させた信号周波数の変換を可能にする周波数ロック・ループおよび関連する方法を提供する。本発明を具現化している周波数ロック・ループは、入力信号を受け取るための入力と、この入力と異なる周波数を有する出力信号を出力するための出力と、を含んでいる。周波数検出器は、１次チャンネルからの第１の係数化された入力と２次チャンネルからの第２の係数化された入力とを受け取り、この第１の係数化された入力と第２の係数化された入力の差を計算し、かつ２つの係数化された入力の差に基づいて出力を発生するように構成させている。電圧制御発振器は、周波数検出器からの出力を受け取り、かつ出力信号を発生させるように構成されている。この電圧制御発振器は、周波数検出器の出力に基づいてその出力周波数を最適に設定している。従来の周波数ロック・ループと異なり、この周波数検出器は、その入力因数が複雑な約分を要するか否かと無関係に動作するような２進レート乗算器から入力を受け取っている。すなわち、２進レート乗算器はそれぞれの入力因数の可約性に依存しないため、ＭおよびＮが大きくかつ比較的素数性であるか否かと無関係に、その回路は補正の遅れを生じることがない。

本発明は、従来の設計と比べてより高速かつ適正に動作すると共にそのループ内に固有極を全く有していないような回路構成を提供する。さらに、本発明に従って構成した回路は、ＭおよびＮが素数などの比較的大きな既約数であるか否かと無関係に動作する。

以下では、実施の一形態として安定度の改善を含め動作性能特性を改善させた周波数ロック・ループのコンテキストにおいて、本発明を記載している。しかし当業者であれば、添付の特許請求の範囲およびその等価物によってその趣旨を規定しているような本発明の精神および趣旨を逸脱することなく、本発明の別の有用な応用を周波数ロック・ループが有用であるような用途において実現できることが理解されよう。

本発明は、安定度を改善させた周波数ロック・ループおよび関連する方法を提供する。本発明に従って構成した回路は、上で検討したパルス飲み込み装置を有する位相ロック・ループの問題など従来の回路に関する多くの欠点を克服している。この回路では従来のＰＬＬの場合のようなパルス飲み込みプリスケーラは必要としない。本発明に従って構成するこうした周波数ロック・ループの利点の１つは、１次制御系であるため、ループフィルタ内の抵抗の値（「Ｒ」）やキャパシタンスの値（「Ｃ」）にかかわらず安定であることである。Ｒ＝１００キロオームでありかつＣ＝１０ｐｆであるような簡単なＲＣ回路で大部分の用途を満足させることができる。その周波数は、これらの値と無関係に常にロックされておりかつ安定である。

本発明を具現化している周波数ロック・ループは、入力信号を受け取るための入力と、この入力と異なる周波数を有する出力信号を出力するための出力と、を含んでいる。この回路はさらに、２進レート乗算器（ＢＲＭ）回路を含んでいる。本発明によれば、そのＢＲＭは、第１の因数値を計算に加味して第１の係数化された入力を生成させるように構成している。好ましい実施の一形態では、第１の因数値は入力および出力周波数に関連していると共に、その用途に対して特異的な所定の因数値を含んでいる。周波数検出器は、１次チャンネルからの第１の係数化された入力および２次チャンネルからの第２の係数化された入力を受け取り、この第１の係数化された入力と第２の係数化された入力の差を計算し、かつ２つの係数化された入力の差に基づいて出力を発生させるように構成させている。電圧制御発振器は、周波数検出器から出力を受け取り、出力信号を発生させるように構成させている。この電圧制御発振器は周波数検出器の出力に基づいて出力周波数を最適に設定している。

従来のＰＬＬと異なり、この周波数ロック・ループ内の周波数検出器は、到来する信号を補正させる速度を大幅に低下させるような、入力因数に対する複雑な約分を要するか否かと無関係に動作するようなＢＲＭから入力を受け取っている。従来の構成と異なり、ＢＲＭがそれぞれの入力因数の可約性に依存しないため、この回路は低速の補正を課せられることがない。したがって、本発明に従って構成した回路では遅い速度や大きな誤差が問題となることがない。

図１を参照すると、本発明に従って構成した周波数ロック・ループ１００の実施の一形態を表している。本システムは、基準信号（ｆ_ｒｅｆ）を受け取るように構成させた入力１０２と、出力信号（ｆ_ｏｕｔ）を出力するように構成させた出力１０４と、を含んでいる。この出力はその入力と次式の関係にある。

この回路は、入力信号を処理する際に通過させる１次パス１０６から構成されている。この入力信号は次式のようにＢＲＭからの信号を出力させる乗算器因数Ｍを有する１次ループＢＲＭ１０８によって受け取られる。

この回路はさらに、２次ループＢＲＭ１１２を有する２次ループ１１０を含んでいる。この２次ループＢＲＭの出力は次式となる。

従来の設計と異なり本発明では、この周波数ロック・ループは、出力周波数を調整するために分周器ではなく乗算器（ＢＲＭ）を用いて動作している。したがって、ＭおよびＮの役割は、従来の分周器ベースの回路の対応する値とは異なる。この結果として、安定度および速度を向上させて入力周波数を基準として出力周波数を調整する回路が得られる。両方のＢＲＭが周波数検出器１１４に出力を出している。この周波数検出器は、２つの入力信号の間の周波数を検出し、その結果をループフィルタ１１６に出力するように構成させている。このループフィルタは、信号ノイズをフィルタ除去するように構成させており、ＲＣ回路など当技術分野で周知の多くの従来のループフィルタ回路のうちの任意の１つとすることができる。このループフィルタは電圧制御発振器（「ＶＣＯ」）１１８に出力を送る。このＶＣＯは、これらのＢＲＭの周波数の差に従ってその出力周波数を調整している。従来のシステムと比較して本発明に従って構成した回路では、２つのＢＲＭ出力の先行側エッジは比較していない。これに代えて、周波数検出器からの信号はループフィルタを介してＶＣＯによって受け取っており、さらにＶＣＯはこの信号の周波数を調整して出力信号周波数を補正している。

動作時において、実施の一形態は、その１次ＢＲＭが２次ＢＲＭほど高速に動作しないようにして構成されることがある。この２次ＢＲＭは、周波数検出器に関する入力信号をより迅速に処理するためにさらに高速で動作するように構成させることがある。たとえば、その１次ＢＲＭを１ＭＨｚで動作させる一方で、その２次ＢＲＭは１００ＭＨｚで動作するように構成させることがある。

図２を参照すると、図１の回路の動作の実施の一形態を表す流れ図を表している。本処理手順は、周波数ロック・ループ回路の１次パス１０６（図１）内に配置された第１のＢＲＭモジュールによって入力信号が受け取られるステップであるステップ２０２で開始となる。この１次パスは、基準入力信号からのパスである。このＢＲＭモジュールは上述の式（２）に従って入力信号の周波数を修正して、その結果を周波数検出器に入力している。これと同時にステップ２０６において２次ＢＲＭモジュールによって出力信号が受け取られ、ステップ２０８において式（３）に従って修正される。この２次入力パスはＶＣＯからのパスである。ステップ２１０では、この２つの信号が周波数検出器によって受け取られる。次いでこの周波数検出器は、ステップ２１２においてＢＲＭ出力からの周波数差に反応する。実施の一形態では、その周波数検出器は、ＶＣＯ周波数を低下させるべきであることを指示するための信号、ならびにＶＣＯ周波数を上昇させるべきであることを指示するための信号という２つの出力信号を生成させている。周波数を上昇させる要求は１次ＢＲＭの正の各エッジごとに発生させており、また周波数を低下させる要求は２次ＢＲＭの正の各エッジごとに発生させている。その結果、１次ＢＲＭの正のエッジが到来する割合が２次ＢＲＭの正のエッジが到来する割合と同じであれば、この出力の上昇および低下は実質的な影響を及ぼすことがない。こうした上昇信号や低下信号は本質的にディジタル的な性格をもっており、またＢＲＭの出力のエッジと関連している。これらの信号は便宜上、アナログ信号の大きさを増加または減少させるように接続させることがあり、こうした方法は当技術分野でよく知られている。次いで、ステップ２１４にいて、このアナログ信号はループフィルタによってフィルタ処理され、フィルタ処理された信号をＶＣＯに伝送する。次いでステップ２１６において、ＶＣＯは出力信号を出力ノード（ｆ_ｏｕｔ）と２次ＢＲＭモジュールの両方に出力している。本処理手順は、平衡に達するまで、すなわち入力と出力の間で所定の周波数差が安定的に達成されるまで継続させる。

当業者であれば、正のエッジが到来する割合をＢＲＭＳにより評価するこの処理法は、本質的には、その２次ＢＲＭがＶＣＯによって駆動されかつその１次ＢＲＭが外部の入力によって駆動されているような１つの非同期処理法であることに着目されよう。ＶＣＯと基準入力が非同期であるため、この２つの発生源から入力を受け取るロジックは必然的に非同期となり、したがって設計について問題となる可能性がある。本発明の実施の一形態に関連して使用するための任意選択の特徴の１つとして、同期性の欠如に対処すること、ならびに低下パルスと上昇パルスを如何にして導出するかを示すこと、の両方を目的とした１つの手段を設けている。この例は、すべてのイベントを基準信号クロック領域に入るように同期させることによって動作している。

図３を参照すると、図１の周波数ロック・ループのより詳細な実施形態を表している。共通Ｄタイプのフリップフロップとすることがあるようなフリップフロップ回路３０２は、２次ＢＲＭ１１２から信号を受け取っており、またさらにこの入力信号をクロック信号として直接受け取っている。要素３０２の目的は、単にそのＢＲＭ出力イベントをクロックに合わせて「タイミングを取り直す（ｒｅｔｉｍｅ）」ことである（ＢＲＭはそのクロックを基準として遅延した出力を有するように設計することがある）。動作時には、フリップフロップ３０２からの出力信号のパスであるノードＡは、ダウンカウント・イベントがＶＣＯタイミング領域内で待機状態であることを示している。この待機状態は、第２のフリップフロップ３０６の基準クロック内に記録される。これによってノードＢの位置に、ダウンカウントの要求が同期したことを示す信号が生成される。ノードＢからこの信号を受け取ると、ノードＣの位置にラッチ状態信号がセットされる。この時点において、ラッチＣは「ダウン」すなわち低下イベントを示すデータビットを含んでいる。このステップは、基準入力クロックの正のエッジに同期して生じる。３０２および３０６内に含まれるデータビットはクリアすることが可能であり、これによってこれらのビットは２次ＢＲＭからの次のエッジを待ち受ける状態に戻るようにセットされる。ノードＣの位置の状態信号は、ＮＡＮＤゲート３１２、３１４により交差結合したゲートが構成されているため、そのままラッチ状態に保持される。クロック基準信号の低いエッジが発生した時点で、この保持用ラッチはクリアとなり、ノードＣの状態は、同期したダウン要求が次のクロックエッジまで有効のままに保たれるように第３のフリップフロップ３１６内に取り込まれる。好ましい実施の一形態では、フリップフロップ３１６はラッチタイプのフリップフロップである。要素３１６内にラッチさせるようにしたノードＣの状態は最終の「低下」出力ビットであり、このビットは基準クロックの後続の立ち上がりエッジで有効となり、さらに当該の立ち上がりエッジの直ぐ後でクリアされる。当業者であれば、記載した機構、すなわち基準クロックのクロック領域内に入るように非同期の「低下」イベントに対するタイミングを取り直すように処理することによって、幾らかの時間が消費されることに着目されよう。さらに、基準クロックの少なくとも２サイクル分が経過している。したがって、ダウン要求の処理速度が制限される。しかし、最終の平衡状態を（「低下」イベントの割合が「上昇」イベントの割合と等しいという条件で）検討することによって、平衡速度が基準クロックの速度の半分を超えることになるのは１次ＢＲＭ出力（同期している出力）がＭ＞Ｋ／２［式（２）より］で動作している場合のみであることが分かる。さらにその結果、同期手段のこの具体的な例では、ＭはＫ／２未満となるように制約される。したがって、各クロックサイクル内にその少なくとも１つを記録できる限りにおいて、ダウン要求は全く失われることがない。好ましい実施形態では、その１次ＢＲＭは基準クロック領域において動作しており、同期性の問題は当てはまらない、すなわち、直接「上昇」信号を発生させている。このようにして、信号の「低下」および「上昇」がフィルタおよびＶＣＯ制御入力に伝達されるように利用可能となる。一般的な大部分の実現形態では、その信号の「上昇」および「低下」は、ＰＬＬおよび設計の従来技術で使用されているような従来の方式で、アナログ構成した回路を「チャージポンプ」として動作するように駆動させることになる。

本明細書に記載している実施形態では、カウンタを駆動させるために信号の「上昇」および「低下」を利用している。このカウンタは、フィルタ、さらにはＶＣＯに接続しているＤＡＣを駆動している。入力基準クロック信号１０２は、フリップフロップ３０２、３０６、３１６および３２２のすべてに加えて、レジスタ（この実施形態では、１２ビット）をクロック制御している。アップ（「上昇」）信号は、１次ＢＲＭの出力の位置における信号であり、加算器セル・キャリー入力に接続されている。上述のようにして導出されるダウン（「低下」）信号は、加算器Ｂの入力ポートのすべてのビットに接続されている。この接続の結果、レジスタ内の数値は次のように変化する。
（１）アップとダウンの両方が共にアクティブでない場合：変更なし。
（２）アップがアクティブでダウンが非アクティブの場合：数値を繰り上げる。
（３）アップが非アクティブでダウンがアクティブの場合：数値を繰り下げる。
（４）アップとダウンの両方がアクティブの場合：変更なし。
次いでレジスタに接続したＤＡＣはフィルタおよびＶＣＯに対してアナログ信号を発生させる。ＶＣＯ制御電圧のノイズをさらに低下させ、かつループ内のコンデンサの値を極めて小さくすることが可能なように、本発明者らはこのＤＡＣ方法を使用している。

さらに図３を参照すると、図３は、ＢＲＭ出力に応答してＶＣＯ周波数を「アップ」または「ダウン」させるように調整するために使用することができるロジックの一例である。単一のＦＦ（３０２）はＢＲＭ出力を記録するために使用しており、さらにその出力（ノードＡ）はＢＲＭ（１１２）がイベントを生成したことを示している。このイベントはＶＣＯ周波数を「低下」させるような要求を意味している。図３に示すロジックの残りの部分は３０２の出力（「低下」イベント）が基準クロック領域内に入るように同期させ、この「低下」イベントを待機状態の任意の「上昇」イベントに対して比較するだけの役割をしている。この例における同期は、信号「Ａ」がＦＦ（３０６）内に至るようにクロック制御されることによって開始される。次いで、このＦＦが基準クロック（１０２）によってクロック制御されていることは、基準クロックの立ち上がりエッジの直ぐ後の時点でのノード「Ｂ」の位置の「低下」イベントを表している。ここで、本発明者らは「低下」イベントが基準クロック領域内に入るように有効に同期させると共に、ノード「Ｂ」上に待機状態の信号を得ている。ここで、本発明者らは、信号「Ｂ」がインバータ（３０８）を通って交差結合ゲート（３１２および３１４）に伝播できるようにすることによってこの信号をノード「Ｃ」上に記録している。ノード「Ｃ」の位置に信号が現れると、ゲート３１０およびインバータ３１８は、ＶＣＯクロック領域になるようにフィードバックされると共にＦＦ（３０２）がクリアされ、これによってインバータ３０４を介してＦＦ３０６がクリアされる。この結果この時点で、「低下」イベントは交差結合ゲート（３１２および３１４）によって保持させたノード「Ｃ」上に記録され、さらに同期機構（３０２および３０６）は次のＢＲＭ（１１２）の出力イベントを待ち受けるようにリセットされている。この動作のすべて（Ｃの位置に信号を記録しかつ同期ロジックをリセットすること）は基準クロック（１０２）の立ち上がりエッジの直ぐ後で生じている。この回路は、基準クロックのエッジが下がるまでこの状態（「低下」イベントを記録するようにノードＣがアサートされている）に保持される。立ち下がりエッジに来ると、レベルトリガー型（すなわち、非Ｄタイプ）のＦＦ（３１６）が閉じ、さらにその出力によってクロックの低下期間の間で「低下」信号を保持させている。クロックが低下するように推移しかつ「Ｃ」の状態を保持するようにＦＦ（３１６）が閉じると、同じ低く推移しているクロックによって交差結合ゲートにリセット信号が伝播される（次いで３１２を介して「Ｃ」をクリアさせるような交差結合ゲート３１４のうちの一方に対する接続を介する）。したがって、この設計の制約の１つは、低く推移する基準クロック信号が３１４および３１２を通って伝播して「Ｃ」をクリアさせる前に、ラッチ３１６が閉じて「Ｃ」をサンプリングすることである。ラッチ３１６の出力は最終の「低下」イベントであり、基準クロックの立ち下がりエッジ上でセットされており、またしたがって次の立ち上がりエッジでレジスタ（この例では、３２２）を制御する準備が整う。ＢＲＭ（１０６）に関しては考慮する必要がない、すなわち、ＢＲＭ（１０６）は基準クロックによってクロック制御されており、またしたがって、基準クロックの正のエッジの直ぐ後でその出力が作成される。「上昇」ＢＲＭ（１０６）の出力と、ここで「低下」ＢＲＭ（１１２）からタイミングを取り直して作成した信号とは、上述したように次いで繰り上げまたは繰り下げを受けるレジスタ３２２に対する状態可変入力である。具体的には、マルチビット・ディジタル加算器（３２０）は「上昇」信号（ＢＲＭ１０６から）をＣｉｎ（キャリー入力）に接続させるように構成させており、また「低下」信号（３１６から）の複製信号を、ある１つの入力ポート（たとえば、加算器の「Ｂ」入力ポート）のすべての入力ビットに対して提供している。第２の入力ポート（たとえば、加算器の「Ａ」入力ポート）はレジスタ３２２の出力である。ディジタル加算器の「合算（ｓｕｍ）」ポートはレジスタ３２２の入力である。ディジタル加算器の動作を考慮すれば、この構成が、レジスタ３２２を調整させるような以下のように好都合な構成であることが分かるであろう。クロックの正のエッジにおいて、「上昇」信号（ＢＲＭ１０６から）と「低下」信号（ＦＦ３１６から）のどちらもアクティブでない場合、レジスタ３２２内の数値に変化はない。クロックの正のエッジにおいて、「上昇」（ＢＲＭ１０６から）がアクティブでありかつ「低下」（ＦＦ３１６から）が非アクティブである場合、このケースではキャリー入力がセットされているためレジスタ３２２が１だけ繰り上げられ、これによって加算器は１だけ増加する。クロックの正のエッジにおいて、「上昇」（ＢＲＭ１０６から）が非アクティブでありかつ「低下」（ＦＦ３１６から）がアクティブである場合、このケースではＢポートが−１を表しておりかつキャリー入力がセットされていないためレジスタ３２２が１だけ繰り下げられ、これによって加算器は１だけ減少する。クロックの正のエッジにおいて、「上昇」（ＢＲＭ１０６から）がアクティブでありかつ「低下」（ＦＦ３１６から）がアクティブである場合、Ｂポート上で示される−１の効果がＣｉｎ上で示される＋１の効果によって相殺されるためレジスタ３２２内の数値に変化はない。

動作性能および安定度を改善させた周波数ロック・ループを参照しながら本発明を記載してきた。これは、出力に変換させている信号の周波数に関する調整および制御を可能にするために２進レート乗算器を使用することによって実現させている。しかし当業者であれば、本発明がより広範な有用性を有していることが理解されよう。添付の特許請求の範囲およびその等価物に従うものと解釈されるような本発明の精神および趣旨を逸脱することなく本発明に従って別の実施形態を実現することもできる。本発明者らは、２進レート乗算器（ＢＲＭ）として記載した要素は当技術分野でよく知られているディジタル式シグマ・デルタ（ΣΔ）変調器として実現することも可能であることについて特に言及しておく。この際、ΣΔデバイスに対するクロックを入力とし、制御用因数を入力ワードとし、かつ出力をΣΔ出力とする。以上の説明はＢＲＭ要素としてΣΔ変調器を使用することを排除するように意図していない。実際にこうした設計は物理的に小さく、かつより高次の変調器とするとループ・ダイナミックスがさらに改善を示すことになるため、ΣΔ設計を使用するとさらに有利となる。

本発明による電圧対電流変換器の模式図である。 本発明の実施の一形態の機能を表した流れ図である。 ＶＣＯに対する繰り上げおよび繰り下げ信号を発生させるための手段の模式図である。 本発明の実施の一形態の機能を表した流れ図である。

Claims (10)

1. 安定度を改善させた周波数ロック・ループ・デバイスであって、
   入力信号を受け取るための入力と、
   上記入力と異なる周波数を有する出力信号を出力するための出力と、
   第１の因数値を計算に加味して第１の係数化された入力を作成するように構成された２進レート乗算器回路を有する１次チャンネルと、
   上記出力からの上記出力信号を受け取り、かつ第２の因数値を計算に加味して第２の係数化された入力を作成するように構成された２次２進レート乗算器チャンネルと、
   上記１次チャンネルからの上記第１の係数化された入力および上記２次チャンネルからの上記第２の係数化された入力を受け取るように構成された周波数検出器であって、上記第１の係数化された入力と上記第２の係数化された入力の間の差を計算し、かつ上記の差に基づいて出力を作成するように構成させた周波数差分回路を有している周波数検出器と、
   上記周波数検出器から上記出力を受け取ると共に、上記周波数検出器から受け取った上記出力に応答して出力信号を発生させかつ当該出力信号の周波数を制御するように構成させた電圧制御発振器であって、当該電圧制御発振器から上記周波数検出器へのフィードバック・ループとして上記２次チャンネルが動作している電圧制御発振器と、
   を具える周波数ロック・ループ・デバイス。
2. 上記１次チャンネルは、その周波数を修正するように上記入力信号に対する第１の因数を計算に加味するように構成させた２進レート乗算器を含んでいる
   ことを特徴とする請求項１に記載の周波数ロック・ループ。
3. 上記１次チャンネルは、その周波数を低下させるように上記入力信号に対する第１の因数を計算に加味するように構成させた２進レート乗算器を含んでいる
   ことを特徴とする請求項１に記載の周波数ロック・ループ。
4. 上記２次チャンネルは、その周波数を修正するように上記出力信号に対する第２の因数を計算に加味し、さらに上記出力と上記周波数検出器の間のフィードバック・ループとして動作するように上記第２の係数化された入力を上記周波数検出器に送信するように構成させた２進レート乗算器を含んでいる
   ことを特徴とする請求項１に記載の周波数ロック・ループ。
5. 上記２次チャンネルは、その周波数を低下させるように上記出力信号に対する第２の因数を計算に加味し、さらに上記出力と上記周波数検出器の間のフィードバック・ループとして動作するように上記第２の係数化された入力を上記周波数検出器に送信するように構成させた２進レート乗算器を含んでいる
   ことを特徴とする請求項１に記載の周波数ロック・ループ。
6. 上記２次チャンネルは、その周波数を修正するように上記出力信号に対する第２の因数を計算に加味し、さらに上記出力と上記周波数検出器の間のフィードバック・ループとして動作するように上記第２の係数化された入力を上記周波数検出器に送信するように構成させた２進レート乗算器を含んでいる
   ことを特徴とする請求項１に記載の周波数ロック・ループ。
7. 上記第１の因数は上記電圧制御発振器内の位相数から導出されている
   ことを特徴とする請求項１に記載の周波数ロック・ループ。
8. 上記第２の因数は、上記周波数検出器内で実施する補正の間で発生する信号パルス数から導出されている
   ことを特徴とする請求項１に記載の周波数ロック・ループ。
9. 上記第１の因数は、上記電圧制御発振器内の位相数を所定の数で割った値から導出されている
   ことを特徴とする請求項１に記載の周波数ロック・ループ。
10. 上記第２の因数は、上記周波数検出器内で実施する補正の間で発生する信号パルス数を所定の数で割った値から導出されている
    ことを特徴とする請求項１に記載の周波数ロック・ループ。
    
    

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