CN1692554A - 具有改进稳定性的频率锁定环 - Google Patents

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Abstract

本发明提供能够转换成具有改进的稳定性的信号频率的频率锁定环(100)及其方法。本发明中的频率锁定环(100)包括用来接收输入信号(102)的输入端和用来输出输出信号(104)的输出端，输出信号与输入信号相比具有不同的频率。配置频率检测器(114)，以用于接收来自一级信道的已提取公因子的第一输入和来自二级信道的已提取公因子的第二输入，从而计算已提取公因子的第一输入和已提取公因子的第二输入之间的差值，并且基于两个已提取公因子的输入之间的差值，产生一个输出。配置压控振荡器(118)，以用于接收来自频率检测器(114)的输出，并且产生一个输出信号(104)。压控振荡器(118)基于频率检测器(114)的输出，最终设定输出频率。和传统频率锁定环不一样，频率检测器(114)接收来自二进制速率乘法器的输入，该乘法器的运行与输入因数是否需要复杂的简化无关；也就是说，与M和N是否够大和是否是素数无关，由于该二进制速率乘法器并不依赖于各输入因数的可约性，因此该电路无法负担较慢的校正。本发明提供一个电路结构，该电路结构比任何传统设计运行的更快更好，并且在环路中没有内部极点。此外，依据本发明配置的电路，其运行与M和N是否是相对较大的不可约数，诸如素数无关。

Description

具有改进稳定性的频率锁定环
背景技术
本发明涉及频率锁定环电路，尤其涉及为了改进稳定性而利用二进制速率乘法器的频率锁定环。
在所谓的锁相环(PLL)设计中，设计者的目的是产生一个在某种程度上与已知的参考频率相关的输出频率。锁相环通常被用来控制信号的相位频率。这个关系式通常是Fout＝(M/N)*Fref。其中Fref是一个输入信号的输入参考频率，且Fout是最后得到的输出信号。传统分析电路元件产生因数M和N，以除以一个输入信号。这样，提供一个与输入信号相比不同频率的输出信号。通常，大多数传统的锁相环实施如下的处理。因为Fout＝(M/N)Fref，由此可知Fout/M＝Fref/N。因此提供数字分频器来产生公共频率Fout/M，该频率与Fref/N是相同的，并且使用一个被称为频率检测器的装置。这个频率检测器在该公共频率下运行，并且配置模拟滤波器元件，从而控制产生所需输出频率Fout的一个压控振荡器(VCO)。通过使用反馈可以看到，压控振荡器能够被“锁定”在适当的频率之上，并且在环路内进行进一步的调整，然后当Fout/M确实等于Fref/N时停止。很明显，这是一个反馈环路，其中频率检测器的输出，作为Fout/M和Fref/N之间的差值，是驱动环路的误差信号。
存在的一个共同的问题，是因为在频率检测器中检测到一个相位差，所以这个环路的阶数大于1。这是因为作为频率的积分的相位，必然与压控振荡器的输入电压存在90度的相位位移响应。这也很清楚地表明在环路响应中有个极点，该环路响应由在频率检测器中测量相位并在VCO中控制频率的运行所创建。因此，该模拟滤波器是个复合体，并且需要具有一个消除该内部极点的零点。因此，至少存在一个第二阶控制系统，该系统需要已知和可预测的速率的两个频率依存设备(通常是两个电容)。
其次，从频率检测器中获得用于调节环路的信号。结果，在大多数情况下，在Fout/M的速率下误差信号是有效的速率。在这些情况下，当M和N是无法进一步简化的因数，例如素因数时，频率检测器不能把一个较大的分数M/N简化到一个易于处理的数字。例如，两个素因数都不能进一步简化的分数1771/3997，将会产生输入频率除以1771和压控振荡器频率除以3997的分数。因此，由于在VCO运行频率相对较小时执行了校正，所以频率检测器的输出位于一个低频率。这样，这个环路缓慢的响应这些在控制输入(参考输入信号)中的变化。
一个解决第二个问题的建议，是采用一个可变速率预定标器，或者采用一个“脉冲耗尽”预定标器的形式。上述装置评估具有较大的分子数和域约数的分数的简化，从而产生更易于管理的因数。脉冲耗尽预定标器在本领域是已知的，并且能够减轻相对较大的素数M和N因数在额外的复杂性上的消耗的问题。尽管如此，执行上述简化所需的计算中，仍存在着所执行的评估不精确以及速度较慢的问题。
对于运用传统锁相环的另外一个缺点，是环路误差主要依靠环路滤波器值。在环路滤波器中电阻(“R”)值和电容(“C”)值能够变化，并且作为第二阶控制系统的传统环路，是基于至少两个时间常量的相关值的。最后，基于环路误差检测器的相位测量的一个频率控制环路的设计是否采用脉冲耗尽技术，需要将在误差检测器的输出端存在的噪声，传输给压控振荡器的控制节点——这是由于环路滤波器中存在必需的零点的原因。因此，使电路的设计者已经将一个第三频率从属元件引入，以“复制”噪声，从而使一个极点频率完全地超过环路单元增益的交叉点。因此，在传统频率控制环路一定要设计至少两个和三个或更多频率从属元件。所有的这些元件与环路的动态特性相关。同样地，元件在电路环路的运行中也能够影响例如，稳定时间，稳定性和其它的因素。因此，在电路中选择这些值，对于电路的设计是很重要的并且也是很困难的。
因此，对于一个设备来说，存在一个在锁相环中具有改进性能因素的需要。正如以下所看到的，以一个极好的方式来实现本发明。
发明内容
本发明提供能够转换成具有改进的稳定性的信号频率的频率锁定环及其方法。本发明中的频率锁定环包括一个用于接收输入信号的输入端和一个用于输出输出信号的输出端，该输出信号与输入信号相比具有不同的频率。配置频率检测器，以用于接收来自一级信道的已提取公因子的第一输入和来自二级信道的已提取公因子的第二输入，从而计算已提取公因子的第一输入和已提取公因子的第二输入之间的差值，并且基于两个已提取公因子的输入之间的差值，产生一个输出。配置压控振荡器，以用于接收来自频率检测器的输出，并且产生一个输出信号。压控振荡器基于频率检测器的输出，最终设定输出频率。和传统频率锁定环不同，频率检测器接收来自二进制速率乘法器的输入，该乘法器的运行与输入因数是否需要复杂的简化无关；也就是说，与M和N是否够大和是否是素数无关，由于该二进制速率乘法器并不依赖于各输入因数的可约性，因此该电路无法负担较慢的校正。
本发明提供一个电路结构，该电路结构比任何传统设计运行的更快更好，并且在环路中没有内部极点。此外，依据本发明配置的电路，其运行与M和N是否是相对较大的不可约数，诸如素数无关。
附图说明
图1是依据本发明的一个电压电流转换器的图；
图2是描述本发明一个实施例的作用的一个流程图；
图3是用于为VCO产生增加和减少信号的一个装置的图以及
图4是描述本发明一个实施例的作用的一个流程图。
具体实施方式
在下面的一个实施例中，对本发明进行了描述，该实施例是一个具有改进性能特性，包括改进稳定性的频率锁定环。然而，本领域技术人员将意识到，可以在频率锁定环有效的应用中实现本发明其它有效应用，并且不会脱离本发明的精神和由所附权利要求及其等价物所定义的范围。
本发明提供一个具有改进稳定性的频率锁定环及其方法。依据本发明而设计的一个电路，克服了传统电路的许多缺点，例如以上所讨论的具有脉冲耗尽器的锁相环的问题。该电路不需要一个传统PLL中的脉冲耗尽预定标器。依照本发明设计的这样一个频率锁定环的一个优点是，无论环路滤波器中电阻(“R”)或电容(“C”)的取值如何，作为一个第一阶控制系统，该频率锁定环都是稳定的。一个简单的RC电路，其中R＝100k  并且C＝10pf，对于许多应用来说是足够的。频率则一直被锁定并且保持稳定，且与这些值无关。
本发明中一个频率锁定环，包括一个接收一个输入信号的输入端，和一个输出一个输出信号的输出端，该输出信号与输入信号相比具有一个不同的频率。该电路进一步是一个二进制速率乘法器(BRM)电路。依照本发明，该BRM在一个第一因数值中提取公因数，从而产生一个已提取公因数的第一输入。在一个优选实施例中，第一因数值与输入和输出频率相关，并且包括一个特殊应用的预制因数值。配置一个频率检测器，以接收来自第一信道的已提取公因数的第一输入和来自第二信道的已提取公因数的第二输入，从而计算已提取公因数的第一输入和已提取公因数的第二输入之间的差值，并且基于已提取公因数的两个输入之间的差值，产生一个输出。配置一个压控振荡器，以接收来自频率检测器的输出，并且产生一个输出信号。压控振荡器基于频率检测器的输出，最终设定输出频率。
与传统的锁相环不一样，在频率锁定环中的频率检测器接收来自BRM的输入，其运行与输入因数是否需要复杂的简化无关，从而大幅降低校正所引入信号的速率。与传统的结构不一样，由于BRM并不依赖各输入因数的可约性，所以该电路不能负担这个缓慢的校正。因此，依据本发明进行配置的电路，将无法忍受较低的速度和较高的错误。
参考图1，说明了依据本发明的频率锁定环100的一个实施例。该系统包括接收参考信号fref的一个输入端102，和输出输出信号fout的一个输出端104，。通过该等式表示输出与输入的关系：
fout＝fref(M/N)                      (1)
该电路由一个一级通路106构成，通过这个通路对输入信号进行处理。由一级环路BRM108接收该输入信号，一级环路108具有一个乘法因数M，并且将来自BRM的信号根据下式进行输出：
f = fref ( M ) K - - - ( 2 )
该电路进一步包括一个二级环路110，二级环路110具有一个二级环路BRM112。这个二级环路BRM的输出是：
f = fvco ( N ) K 2 - - - ( 3 )
依据本发明，与传统设计进行对照，具有乘法器，BRM的频率锁定环在调节输出频率方面比除法器的运行好。因此，M和N的作用与基于电路的传统除法器相应的值相比是不同的。稳定性和速度的增加，从而产生一个电路，该电路调节与输入频率相关的输出频率。两个BRM，均输出到频率检测器114中。设置该频率检测器，以检测在两个输入信号之间的频率，并且把结果输出给环路滤波器116。设置该环路滤波器，以过滤输出信号噪声，并且该环路滤波器可能是许多传统环路滤波器电路中的一种，例如已知技术中的一个RC电路。该环路滤波器输出到一个压控振荡器(“VCO”)118中。该VCO依据BRM的频率之间的差值来调节它的输出频率。与传统的系统相比，依据本发明设置的一个电路，并不在两个BRM输出的前沿进行的比较。通过环路滤波器，由VCO接收来自频率检测器的信号，并且这个VCO调节这个信号频率，从而校正输出信号频率。
在运行中，可对一个实施例进行设置，以使一级BRM无法和二级BRM一样的快速运行。设置二级BRM，以更快的速度运行，从而更加迅速地处理频率检测器中的输入信号。例如，在一级BRM以1MHZ运行时，设置二级BRM以100MHz运行。
参考图2，说明了一个流程图，该流程图描述了图1中电路的运行的一个实施例。处理过程从步骤202开始，其中通过位于图1中频率锁定环电路的一级通路106的第一BRM模块，接收一个输入信号。该一级通路从参考输入信号开始。该BRM模块依据上述公式(2)修改输入信号的频率，并且将该结果输入到频率检测器。同时，当在步骤206中由二级BRM模块接收一个输出信号时，在步骤208中依据公式(3)修改该输出信号。该二级输入通路从VCO开始。在步骤210中，由频率检测器接收两个信号。然后在步骤212中，频率检测器响应于BRM输出的频率之间的差值。在一个实施例中，频率检测器产生两个输出信号：一个用来说明VCO频率应该减少，一个用来说明VCO频率应该增加。在一级BRM的每一个正沿产生一个增加频率的请求，并且在二级BRM的每一个正沿发送一个减少频率的请求。因此，当一级BRM正沿的到达速率和二级BRM正沿的到达速率相同的时候，这个增加和减少的输出不会有实质上的影响。实际上，这些增加和减少的信号是很重要的数字，并且与BRM的输出沿相关。在现有技术的方法中，这些信号可以很方便地与增加或减少一个模拟信号的数量相连接。接着在步骤214中，环路滤波器对这个模拟信号进行滤波，该环路滤波器接收这个信号，并且把一个滤波后的信号传输给VCO。接着在步骤216中，VCO将一个输出信号输出给输出节点fout和二级BRM模块。这个处理将持续到达到平衡为止，也就是，当在输入和输出之间的预定频率差达到稳定时。
本领域技术人员将会注意到，确定来自BRM的正沿到达的速率的过程，实质上是一个异步处理过——VCO驱动二级BRM，并且通过一个外部输入信号驱动一级BRM。由于VCO和参考输入信号是异步的，因此，接收来自两个信号源的输入信号的逻辑也必须被异步，并且设计同样的逻辑也是很有困难的。作为与本发明一个实施例相关的一个可选特性，提供了一个装置，以处理同步性的缺乏，并且示出如何导出减少或增加的脉冲。通过使全部事件与该参考信号时钟域同步，从而运行该示例。
参考图3，说明了图1中频率锁定环的一个更加详细的实施例。触发器电路302，可以是一个普通的D型触发器，接收来自二级BRM112的一个信号，并且还能直接接收一个输入信号作为时钟信号。元件302的目的是简单地将BRM输出事件“重新设定”为时钟时间(该BRM可以被设计成具有一个与它的时钟相关的延时输出)。运行中，来自触发器302的输出信号通道的节点A，描述了一个下降计数事件在VCO时钟域中的等待状态。将该等待状态记录到第二触发器306的参考时钟。在节点B产生了一个信号，该信号描述了一个同步的下降计数的请求。在收到来自节点B的信号之后，设置在节点C锁定的状态信号。在这一点上，锁存器C包含描述一个“降低”或减少事件的数据位。该步骤与参考输入时钟的正沿同步发生。302和306中包含的数据位能够被清零，且因此将其设置以返回等待来自二级BRM的下一个边沿的状态。由于与非门312，314所构成的交叉耦合门处于锁定状态，所以，节点C的状态信号保持不变。当一个时钟参考信号的低沿出现时，所占用的锁存器被清零，并且在第三触发器316中捕获节点C的状态，从而保持同步下降请求有效，直到下一个时钟沿。在一个优选实施例中，触发器316是一个锁存型触发器。锁存在元件316中的节点C的状态，是最终“减少”输出位——在随后的参考时钟的上升沿上保持有效，且在该上升沿之后立刻清零。本领域技术人员可以注意到上述机制，也就是异步重新定时和处理，将事件减少到参考时钟的时钟域内，消耗了一些时间。而且，已经经过了参考时钟的至少两个周期。因此，限制了下降请求的处理速率。然而，考虑到最终的平衡状态(“减少”事件的速率等于“增加”事件的速率的条件下)，显示了如果只有一级BRM输出(是同步的)以M＞K/2(从公式2中可知)来运行，则该平衡率将总是大于参考时钟速率的一半。那么因此，对于这个同步装置的特殊例子，将强制M小于K/2。因此，只要在每一时钟周期内记录了至少一个请求，则错过不降低的请求。在这个优选实施例中，一级BRM在参考时钟域中运行，且并未提出同步问题，其通常直接产生“增加”信号。通过这些装置，现在有效的“增加”和“减少”信号，以通过滤波器和VCO控制输入。在大部分一般的实施中，这个信号的“增加”和“减少”可以驱动一个模拟电路，对该模拟电路进行配置，以使其作为与PLL的现有技术和设计中所使用的相同的，传统方式中的“电荷泵”来运行。
在这里所描述的这个实施例中，信号的“增加”和“减少”，被用来驱动一个计数器。然后这个计数器驱动一个数模转换器，该DAC与滤波器相连接，并且因此连接到VCO。除了所有的触发器302，306，316和322之外，输入参考时钟信号102对一个寄存器(在这个实施例中是12位的)计时。这个上升(“增加”)信号是位于一级BRM的输出端的信号，并且与一个加法器单元进位输入端相连。这个下降(“减少”)信号，由以上的描述可得出，与加法器B输入端的每一位相连接。连接的结果是使寄存器中的数字产生如下变化：
(1)如果上升和下降均无效：没有变化。
(2)如果上升有效并且下降无效，则数字增加。
(3)如果上升无效并且下降有效，数字减少。
(4)如果上升和下降都有效：没有变化。
数模转换器DAC连接至寄存器，于是为滤波器和VCO产生这个模拟信号。我们使用数模转换器DAC的方法，是为了进一步减少在VCO控制电压中的噪声，并且在环路中允许一个值很小的电容器。
接着参考图3，这个逻辑的例子可用于响应BRM的输出，来调节VCO频率“上升”或“下降”。一个单独的触发器(302)，用于记录该BRM的输出，并且它的输出(节点A)，表明这个BRM(112)已经产生了一个事件。这个事件表示对于“减少”VCO频率的一个请求。图3所示逻辑的剩余部分，用于仅仅使302(“下降”事件)的输出与参考时钟域同步，并且把“减少”事件与任何一个等待状态的“增加”事件相比较。在这个例子中的同步化，通过将信号“A”计时到触发器(306)开始，通过参考时钟(102)对这个触发器计时，然后在参考时钟上升沿之后，立刻在节点“B”表示“减少”事件。现在我们有效地将该“减少”事件与参考时钟域同步，并且使该信号在节点“B”处于等待状态。现在我们允许通过反相器(308)，将信号“B”传播到交叉耦合门(312和314)中，从而在节点“C”记录该信号。一旦在节点“C”出现该信号，则门310和反相器318反馈到VCO时钟域，并且对触发器(302)进行清零，其中依次通过反相器304对触发器306进行清零。因此在这个时间，在通过交叉耦合门(312和314)所保持的节点“C”，记录“减少”事件，并且清除这个同步机构(302和306)，以等待下一个BRM(112)输出事件。应当注意到的是，在参考时钟(102)的上升沿之后立刻发生所有的这些活动(在C点记录信号和清除同步逻辑)。在这个条件下(节点C被断定记录“减少”事件)，保持该电路直到参考时钟下降沿的出现。一旦电平的下降沿触发，则(例如非D型)触发器(316)关闭，并且接着在时钟低电平时期，它的输出保持“减少”信号。一旦时钟进入低电平时期并且触发器(316)接近于保持“C”点状态，则相同的低电平进入时钟将一个复位信号传播给交叉耦合门(通过它连接到交叉耦合门314的一端，然后314通过312清除“C”)。因此这个设计的一个限制因素，是锁存器316关闭，并且在低电平进入之前的采样C，通过314和312传播参考时钟信号以清除“C”。锁存器316的输出，是最终“减少”事件，设立在参考时钟的下降沿，并且因此准备在下一个上升沿控制寄存器(实例中322)。不考虑所需要的BRM(106)——通过参考时钟进行计时，并且因此，在正参考时钟沿之后立刻准备它的输出。“增加”BRM(106)的输出和来自“减少”BRM(112)中的立刻重新定时及准备信号，对于寄存器322，是状态可变输入，然后，寄存器322如所描述的一样进行增加或减少。特别是，设置一个多位数字加法器(320)，该加法器具有连接至Cin(进位输入)的“增加”信号(来自BRM106)和“减少”信号(来自316)的一个复制，且将上述信号提供给一个输入端(例如加法器的“B”输入端)的所有的输入位。第二个输入端(例如加法器的“A”输入端)，是寄存器322的输出。这个数字加法器的“和”端，是寄存器322的输入端。对于数字加法器的运行的考虑，将会显示一个方便的配置，将使寄存器322的调节产生如下结果：如果在时钟的正沿，信号“增加”(来自BRM106)和“减少”(来自触发器316)均无效的，则寄存器322中的数字没有改变。如果在时钟的正沿，“增加”(来自BRM106)有效，并且“减少”(来自触发器316)无效，则由于在该例中对进位输入的设置，寄存器322将进行加1的操作，并且因此加法器也加1。如果在时钟的正沿，“增加”(来自BRM106)无效，并且“减少”(来自触发器316)有效，则由于该例中B端口表示减1，且并未设置进位输入，则寄存器322将进行减1的操作，且因此，加法器也减1。如果在时钟的正沿，“增加”(来自BRM106)和“减少”(来自触发器316)均有效，则由于在B端口所表示的减1的影响，与在Cin端所表示的加1的影响相抵消，所以寄存器322中的数字没有改变。
本发明已经描述了涉及的一个具有改进性能和稳定性的频率锁定环。本发明可以通过二进制速率乘法器来实现，该二进制速率乘法器可用于对将被转换为输出的信号的频率进行调节和控制。然而，本领域技术人员可以意识到，本发明可以有更宽的应用。在不脱离本发明的精神和范围的情况下，根据本发明，可以实现其他的实施例，本发明的范围可根据以下权利要求及其等价物进行解释。我们特别提及作为一个二进制速率乘法器(BRM)进行描述的元件，该BRM能够作为本领域公知的一个数字Sigma Delta(∑Δ)调制器来实现。∑Δ设备的时钟作为输入，控制因数作为输入命令，并且输出作为∑Δ输出。没有描述的部分并不意味着排斥与BRM元件一样的∑Δ调制器的使用，由于上述设计实质上是一个较小且高阶的调制器，所以使用∑Δ设计的确是有优势的，其优势将在环路动态特性方面表现出更进一步的改进。

Claims (10)

1.一个具有改进稳定性的频率锁定环设备，包括：
一个用来接收一个输入信号的输入端；
一个用来输出一个输出信号的输出端，该输出信号与输入信号相比具有一个不同的频率；
一个一级信道，该信道有一个二进制速率乘法器电路，配置该电路，以在第一因数值中的提取公因数，从而产生一个已提取公因数的第一输入；
一个二级二进制速率乘法器信道，配置该信道，以接收来自输出端的输出信号，并且在第二因数值中的提取公因数，从而产生一个已提取公因数的第二输入；
一个频率检测器，配置该频率检测器，以接收来自一级信道的已提取公因数的第一输入，和来自二级信道的已提取公因数的第二输入，该频率检测器有一个频率差电路，配置该频率差电路，以计算已提取公因数的第一输入和已提取公因数的第二输入之间的差值，并且基于该差值，产生一个输出；以及
一个压控振荡器，配置该压控振荡器，以接收来自频率检测器的输出，和产生一个输出信号，并且响应所接收的来自频率检测器的输出，以控制输出信号的频率，其中二级信道以一个从压控振荡器到频率检测器的反馈环路的方式运行。
2.如权利要求1中所述的一个频率锁定环，其中一级信道包括一个二进制速率乘法器，配置该乘法器，以在第一因数中为输入信号提取公因数，从而改变它的频率。
3.如权利要求1中所述的一个频率锁定环，其中一级信道包括一个二进制速率乘法器，配置该乘法器，以在第一因数中为输入信号提取公因数，从而减少它的频率。
4.如权利要求1中所述的一个频率锁定环，其中二级信道包括一个二进制速率乘法器，配置该乘法器，以在第二因数中为输出信号提取公因数，从而改变它的频率，并且把已提取公因数的第二输入传输给频率检测器，从而以一个在输出和频率检测器之间的反馈环路的形式运行。
5.如权利要求1中所述的一个频率锁定环，其中二级信道包括一个二进制速率乘法器，配置该乘法器，以在第二因数中为输出信号提取公因数，从而减少它的频率，并且把已提取公因数的第二输入传输给频率检测器，从而以一个在输出和频率检测器之间的反馈环路的形式运行。
6.如权利要求1中所述的一个频率锁定环，其中二级信道包括一个二进制速率乘法器，配置该乘法器，以在第二因数中为输出信号提取公因数，从而改变它的频率，并且把已提取公因数的第二输入传输给频率检测器，从而以一个在输出和频率检测器之间的反馈环路的形式运行。
7.如权利要求1中所述的一个频率锁定环，其中由压控振荡器中相位的数目导出第一因数。
8.如权利要求1中所述的一个频率锁定环，其中由频率检测器所产生的两个校正之间发生的信号脉冲的数目导出第二因数。
9.如权利要求1中所述的一个频率锁定环，其中由压控振荡器中相位的数目，除以一个预定的数目，来导出第一因数。
10.如权利要求1中所述的一个频率锁定环，其中由频率检测器所产生的两个校正之间发生的信号脉冲的数目，除以一个预定的数目，来导出第二因数。
CN03805793.XA 2003-01-23 2003-03-26 具有改进稳定性的频率锁定环 Pending CN1692554A (zh)

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TW (1) TWI246254B (zh)
WO (1) WO2004068712A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111049517A (zh) * 2018-10-15 2020-04-21 美国亚德诺半导体公司 无滤波的数字锁相环

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8514999B2 (en) 2011-12-06 2013-08-20 International Business Machines Corporation Floating-point event counters with automatic prescaling
US10275137B2 (en) 2012-11-05 2019-04-30 Trane International Method of displaying incrementing or decrementing number to simulate fast acceleration
JP6185741B2 (ja) * 2013-04-18 2017-08-23 ルネサスエレクトロニクス株式会社 周波数同期ループ回路及び半導体集積回路
US10396808B2 (en) 2016-03-15 2019-08-27 Board Of Regents, The University Of Texas System Fractional-N phase lock loop apparatus and method using multi-element fractional dividers

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3936762A (en) * 1974-06-17 1976-02-03 The Charles Stark Draper Laboratory, Inc. Digital phase-lock loop systems for phase processing of signals
US4418318A (en) * 1981-03-10 1983-11-29 Frederick Electronics Corporation Digital phase-locked loop circuit
US5055800A (en) * 1990-04-30 1991-10-08 Motorola, Inc. Fractional n/m synthesis
US5187722A (en) * 1990-08-13 1993-02-16 At&T Bell Laboratories Frequency synthesis using fractional frequency multiplication
US5430485A (en) * 1993-09-30 1995-07-04 Thomson Consumer Electronics, Inc. Audio/video synchronization in a digital transmission system
EP0665651A3 (en) * 1994-01-31 1995-11-08 Hewlett Packard Co Frequency synthesizer with phase synchronization loop comprising a digital rate multiplier circuit.
US5889436A (en) 1996-11-01 1999-03-30 National Semiconductor Corporation Phase locked loop fractional pulse swallowing frequency synthesizer
DE19653022C2 (de) * 1996-12-19 1999-08-19 Bosch Gmbh Robert Frequenzsynthesizer
DE19946494A1 (de) * 1999-09-28 2001-05-03 Infineon Technologies Ag Empfänger für verschiedene Frequenzbänder
US6236278B1 (en) * 2000-02-16 2001-05-22 National Semiconductor Corporation Apparatus and method for a fast locking phase locked loop
US6466100B2 (en) 2001-01-08 2002-10-15 International Business Machines Corporation Linear voltage controlled oscillator transconductor with gain compensation

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111049517A (zh) * 2018-10-15 2020-04-21 美国亚德诺半导体公司 无滤波的数字锁相环
CN111049517B (zh) * 2018-10-15 2023-10-24 美国亚德诺半导体公司 无滤波的数字锁相环

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