CN101064507A - 取样数据的方法与电路 - Google Patents

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CN101064507A CN 200610077067 CN200610077067A CN101064507A CN 101064507 A CN101064507 A CN 101064507A CN 200610077067 CN200610077067 CN 200610077067 CN 200610077067 A CN200610077067 A CN 200610077067A CN 101064507 A CN101064507 A CN 101064507A
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李鐏镮
黄蓝蓝
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Abstract

本发明提供一种取样数据的方法。该方法包含有：提供一第一数据以及一第二数据；提供一第一时钟以及一第二时钟。利用该第一时钟来检测第一数据的相位，并利用该第一时钟来取样第二数据。利用第二时钟来检测第二数据的相位，并利用该第二时钟来取样第一数据。

Description

取样数据的方法与电路
技术领域
本发明涉及一种时钟与数据的恢复电路，特别是涉及一种可利用一输入数据分频器将输入数据加以分频，以降低所需时钟的频率的数据恢复电路以及其相关方法。
背景技术
一般来说，接收器所接收到的数据流(data stream)并不是同步的；因此，为了其后的数据处理，时序信息(timing information)，譬如时钟，必须从数据中萃取出来，以允许其后的同步操作；此外，数据的时序亦必须重新加以调整(data retiming)，以移除传输中所累积的扰动误差(jitter)。因此，前述的时钟萃取以及数据的时序调整便被称为「时钟与数据恢复」(clock and datarecovery)。然而，时钟与数据恢复电路必须满足相关接收器标准(receiverstandards)定义下的严格规格(specification)，这造成了系统与电路设计上的一大挑战。
时钟与数据恢复电路以及其相关方法可以使用在相当多的应用上，举例来说，时钟与数据恢复电路可以应用于同步光学网络(synchronous opticalnetwork，SONET)、同步数字等级(synchronous digital hierarchy，SDH)、操作于同步传输模式(synchronous transfer mode，ATM)的网络、局域网络(local areanetworks，LAN)、同步数字网络(plesiochronous digital hierarchy，PDH)、或是串联连结(serial-link)的应用，譬如SATA接口或是PCI-E接口中。
在此请参阅图1，图1为用来说明已知的时钟与数据恢复的一波形示意图。其中，输入数据DinB为输入数据Din的反向讯号(inverted signal)，此外，数据DinB与数据Din皆来自于相同的讯号来源。如图1所示，恢复时钟CKQ与恢复时钟CKQB用来取样输入数据Din以取得恢复数据Dout。举例来说，对于输入数据Din，取样位置落于D[0]-D[3]；而对于输入数据DinB，取样位置落于D[0]B-D[3]B；而其它的恢复时钟CKI、CKIB系用来检测输入数据Din与恢复时钟CKI、CKIB之间的相位关系。此外，假设输入数据Din、DinB的数据频率(data rate)为2.5Gbps，那么每个恢复时钟CKI、CKIB、CKQ、CKQB的时钟频率便必须为1.25Ghz。
在此请一并参阅图2，图2为已知时钟与数据恢复电路100的示意图。时钟与数据恢复电路100主要执行两个工作；其一为利用该系统恢复输入数据，其二为恢复系统时钟。如图2所示，时钟与数据恢复电路100包含有一决定电路(decision circuit)110，一相位检测单元(phase detecting unit)120，一回路滤波器(loop filter)130，一相位移位器(phase shifter)140，以及一时钟源(clock source)150。时钟与数据恢复电路100是利用相位检测单元120以根据讯号平移器140所产生的恢复时钟CKI、CKIB来对输入数据Din进行取样，接着便将输入数据Din转换成具有相位错误值(phase error value)的错误讯号(error signal)Er，其中相位错误值与前述的恢复时钟有相对应的关系。其相位检测操作已于图1中加以说明。其中，恢复时钟CKIB为恢复时钟CKI的反向讯号，并且恢复时钟CKQB为恢复时钟CKQ的反向讯号；此外，恢复时钟CKI、CKQ、CKIB、CKQB分别对应四个不同的相位。再者，回路滤波器130对错误讯号Er进行滤波，以产生一控制讯号C；而时钟源150可为一锁相回路(phase lock loop，PLL)或是一延迟锁相回路(delay-locked loop，DLL)，其是用来提供一参考时钟CLKref至相位移位器140，相位移位器140会参考回路滤波器130所输出的控制讯号C，以产生前述的恢复时钟CKI、CKQ、CKIB、CKQB。接着，如图1所示，决定电路110是利用恢复时钟CKQ与CKQB来取样输入数据Din，以得到恢复数据Dout。
然而，已知的时钟与数据恢复电路100具有两个缺点。首先，图2所示的电路结构并非利用所有的恢复时钟来进行前述的相位检测操作，或是利用所有的恢复时钟来进行前述的数据恢复操作。举例来说，如前所述，恢复时钟CKQ与CKQB用来取样输入数据Din，而恢复时钟CKI与CKIB用来检测输入数据与恢复时钟CKI与CKIB之间的相位关系。接着，另一个缺点是在前述的结构之中，时钟频率必须维持在很高的操作频率，如此才能够配合输入数据Din的高数据频率；这意味着系统必须于锁相回路(前述的时钟源150)中建置一个可产生高操作频率讯号的可控制震荡器(譬如压控震荡器)，以提供所须的高时钟频率。此外，高数据频率也会同时增加时钟与数据恢复电路100设计上的困难度。
发明内容
因此本发明的主要目的之一在于提供一种时钟与数据恢复电路以及其相关方法，其可利用一输入数据分频器来分频输入数据，以降低时钟频率，进而解决已知技术中的问题。
根据本发明的一实施例，披露了一种用来取样数据的方法，该方法包含有：提供一第一数据以及一第二数据；提供一第一时钟以及一第二时钟。利用第一时钟来检测第一数据的相位，并利用该第一时钟来取样第二数据。利用第二时钟来检测第二数据的相位，并利用该第二时钟来取样第一数据。
根据本发明的另一实施例，一种用来取样数据的电路，该电路包含有：一数据提供电路(data provider)，用来提供一第一数据以及一第二数据；一时钟提供电路(clock provider)，用来提供一组第一时钟以及一组第二时钟；一相位检测单元(phase detection unit)，耦接至该数据提供电路以及该时钟提供电路，用来检测时钟与数据的相位；以及一决定电路(decision circuit)，耦接至该数据提供电路以及该时钟提供电路，用来取样数据。
本发明提供一种方法与相关电路，可降低时钟频率以及数据恢复电路的时钟速率。相较于已知技术，由于输入数据频率已经被输入数据分频器降低了，因此本发明时钟与数据恢复电路可以将决定电路与时钟恢复回路电路操作于较低的时钟频率。如此一来，由于所须的时钟频率降低，因此时钟与数据恢复电路的复杂度便也随之大幅度地降低。
附图说明
图1为用来说明已知的时钟与数据恢复的一波形示意图。
图2为已知时钟与数据恢复电路的示意图。
图3为说明本发明时钟与数据恢复的一波形示意图。
图4为本发明一时钟与数据恢复电路的一实施例的示意图。
图5为图4所示的输入数据分频器一实施例的示意图。
图6为图4所示的决定电路的一实施例的示意图。
图7为时钟与数据恢复方法的一实施例的流程图。
附图符号说明
100、200 时钟与数据恢复电路 110、210 决定电路
120、220 相位检测单元 130、230 回路滤波器
140、240 相位移位器 150、250 时钟源
212a～212h、330、340 D型触发器 214a～214d、350 组合逻辑电路
260 输入数据分频器 310、320 与门
具体实施方式
请参阅图3，图3为说明本发明时钟与数据恢复的一波形示意图。于本实施例中，所有的恢复时钟CKI’、CKQ’、CKIB’、CKQB’用来检测恢复时钟CKI’、CKQ’、CKIB、CKQB’与第一调整后数据Data_rising以及第二调整后数据Data_falling之间的相位关系。其中，恢复时钟CKI’与CKIB’用来检测第一调整后数据Data_rising的相位误差，而恢复时钟CKQ’与CKQB’用来检测第二调整后数据Data_falling的相位误差。此外，所有的恢复时钟CKI’、CKQ’、CKIB、CKQB’皆用来进行数据恢复操作，以产生恢复数据Dout’。简言之，相较于已知技术，已知技术仅仅使用部分的恢复时钟，而本发明是将恢复时钟进行更有效率的运用。此外，于本实施例之中，第一调整后数据Data_rising与第二调整后数据Data_falling藉由分频输入数据而产生。因此，假设输入数据的数据频率为2.5Gbps，藉由对输入数据进行分频，所产生的第一调整后数据Data_rising与第二调整后数据Data_falling的数据频率皆成为1.25Gbps；因此，每个恢复时钟CKI’、CKQ’、CKIB、CKQB’的频率只需要对应625MHz即可。相较于已知的时钟与数据恢复电路需要1.25GHz的时钟频率，本发明的时钟频率大幅度的降低了；此外，本发明时钟与数据恢复电路的操作与功能将于以下的披露之中详述。
在此请参阅图4，图4为本发明一时钟与数据恢复电路200的一实施例的示意图。时钟与数据恢复电路200用来产生锁定于调整后输入数据Din”的恢复时钟以及用来恢复输入数据Din’。如图4所示，时钟与数据恢复电路200包含有一决定电路210，一相位检测单元220，一回路滤波器230，一相位移位器240，一时钟源250，以及一分频器260。其中分频器260耦接至输入数据Din’，用来作为一数据提供电路，并且用来将输入数据Din’加以分频，以产生调整后输入数据Din”；其中，输入数据分频器260的操作与功能将于以下的披露中详述。相位检测单元220耦接至输入数据分频器260，用来产生一相位错误讯号Er’，该相位错误讯号Er’代表调整后输入数据Din”与恢复时钟CKI’、CKQ’、CKIB、CKQB’之间的相位误差。其中，恢复时钟CKIB’为恢复时钟CKI’的反向讯号，而恢复时钟CKQB’为恢复时钟CKQ’的反向讯号；此外，恢复时钟CKI’、CKQ’、CKIB、CKQB’分别对应不同的相位。回路滤波器230耦接至相位检测单元220，用来对相位错误讯号Er’进行滤波并且产生一控制讯号C’。相位移位器240耦接至回路滤波器230，时钟源250，以及相位检测单元220；相位移位器240用来做为一时钟提供电路，并且依据控制讯号C’对参考时钟CLKref’进行相位移位(phase-shifting)，以产生所须的恢复时钟CKI’、CKQ’、CKIB、CKQB’。时钟源250耦接至相位移位器240，用来产生参考时钟CLKref’。决定电路210耦接至输入数据分频器260以及相位移位器240，用来根据调整后输入数据Din”与恢复时钟CKI’、CKQ’、CKIB、CKQB’来产生恢复数据Dout’。在本实施例中，时钟源250可以利用锁相回路(phase-locked loop，PLL)或延迟锁相回路(delay-locked loop，DLL)加以实施；然而，这仅仅只为本发明的实施例，而非本发明的限制。
于图4的实施例中，最关键的组件在于输入数据分频器260。相较于图2所示的时钟与数据恢复电路100，本发明利用输入数据分频器260来降低时钟与数据恢复电路200所须的时钟频率；此外，本发明的一主要目标在于利用一输入数据分频器260来降低输入数据Din’的频率，以供后续的讯号处理之用，进而简化下一级的电路设计难度。
在此请参阅图5，图5为图4所示的输入数据分频器260一实施例的示意图。于本实施例中，输入数据分频器260包含有一第一D型触发器(Dflip-flop，DFF)330，一第二D型触发器340，一第一与门(AND gate)310，一第二与门320，以及一组合逻辑电路350。一般来说，时钟与数据恢复电路200的输入数据Din’通常是差动数据，因此输入数据Din’包含有一第一数据Data以及一第二数据DataB。其中，第二数据DataB为第一数据Data的反向讯号，并且第一数据Data与第二数据DataB皆来自于一共模讯号源。而第一数据Data与第二数据DataB会分别经过讯号处理，以产生前述的调整后输出数据Din”；而调整后输出数据Din”包含有与第一数据Data相关的第一调整后数据Data_rising以及与第二数据DataB相关的第二调整后数据Data_falling。第一调整后数据Data_rising以及第二调整后数据Data_falling的产生操作以及输入数据分频器260的操作将于以下详述。
组合逻辑电路350可以作为一个XOR门或是一个XNOR每。此外，组合逻辑电路350具有一第一输入节点A，一第二输入节点B，一第一输出节点R，以及一第二输出节点S。其中第一输入节点A耦接至第一D形触发器330的非反向数据输出节点Q；第二输入节点B耦接至第二D形触发器340的非反向数据输出节点Q。组合逻辑电路350会对第一输入节点A与第二输入节点B的输入进行一XNOR运算，以于第一输出节点R产生一第一输出；另一方面，组合逻辑电路350会对第一输入节点A与第二输入节点B的输入进行一XOR运算，以于第二输出节点S产生一第二输出。
第一与门310会对第一数据Data与组合逻辑电路350于第一输出节点R的第一输出进行一AND逻辑运算，以产生一输出至第一D型触发器330的时钟输入节点CK；换句话说，第一D型触发器330会被第一数据Data的上缘触发，因而产生所须的第一调整后数据Data_rising。另一方面，第二与门320会对第二数据DataB与组合逻辑电路350于第二输出节点S的第二输出进行AND逻辑运算，以产生一输出至第二D型触发器340的时钟输入节点CK；换句话说，第二D型触发器330会被第二数据DataB的上缘触发，因而产生所须的第二调整后数据Data_falling。其中，第一调整后数据Data_rising与第二调整后数据Data_falling分别根据第一数据Data与第二数据DataB产生。
如图5所示，反向数据输出节点QB连接至第一D型触发器330与第二D型触发器340的数据输入节点D；换句话说，第一D型触发器330与第二D型触发器340皆可视为一个分频值为2的分频器。因此，经过第一D型触发器330与第二D型触发器340的分频处理之后，输入数据Din’的频率会是第一调整后数据Data_rising与第二调整后数据Data_falling的两倍。其中，调整后输入数据Din”由第一调整后数据Data_rising与第二调整后数据Data_falling组成，并且第一调整后数据Data_rising与第二调整后数据Data_falling的频率只有输入数据Din’的二分之一。然而，调整后输入数据Din”的数据频率会与输入数据Din’的数据频率相同。
在此请还注意，本发明并未限制第一与门310与第二与门320，以及组合逻辑电路350的实施方式。只要能够使得第一调整后数据Data_rising以及第二调整后数据Data_falling能够确实的表现出输入数据(Data与DataB)，这些电路(第一与门310与第二与门320，以及组合逻辑电路350)可以利用任何等效电路加以实施，如此的相对应变化，亦属本发明的范畴。
请一并参阅图6与图3。图6为图4所示的决定电路210的一实施例的示意图。决定电路210包含有多个D型触发器212a～212h，以及多个组合逻辑电路214a～214d。由于D型触发器212a～212h，以及组合逻辑电路214a～214d的功能皆于上面的披露中详述，故不另赘述于此。如图3所示，决定电路210会于恢复时钟CKQ’的上缘，对第一调整后数据Data_rising进行取样，以接连地取得D[0]_pre与D[4]_pre。此外，决定电路210会于恢复时钟CKQB’的上缘，还对第一调整后数据Data_rising进行取样，以取得D[2]_pre。另一方面，对于第二调整后数据Data_falling来说，决定电路210会于恢复时钟CKIB’与CKI’的上缘，对第二调整后数据Data_falling进行取样，以分别取得D[1]_pre与D[3]_pre。接着，组合逻辑电路214a～214d会对D型触发器的输出212a、212b、212d、212f、212h进行运算，以成功地产生所须的恢复数据D[0]-D[3]与D[0]B-D[3]B。
在此请参阅图7，图7为时钟与数据恢复方法的一实施例的流程图。时钟与数据恢复方法是由前述的时钟与数据恢复电路200执行的，其包含有下列步骤：
步骤500：对输入数据的频率进行分频，以产生调整后输入数据；
步骤502：产生一相位误差讯号，该相位误差讯号代表调整后输入数据与多个恢复时钟之间的相位误差；
步骤504：对该相位误差讯号进行滤波处理，并产生一控制讯号；
步骤506：根据该控制讯号对一参考时钟进行相位移位，以产生多个恢复时钟；
步骤508：根据调整后输入数据与多个恢复时钟，产生恢复数据。
由时钟与数据恢复方法为前述的时钟与数据恢复电路200执行的操作，其相关的操作包含有相位检测以及数据恢复等等，已于前详述，披露至此，本领域的技术人员应可理解，故不另赘述于此。
本发明提供一种方法与相关电路，其可降低时钟频率以及数据恢复电路的时钟速率。相较于已知技术，由于输入数据频率已经被输入数据分频器降低了，因此本发明时钟与数据恢复电路可以将决定电路与时钟恢复回路电路操作于较低的时钟频率。如此一来，由于所须的时钟频率降低，因此时钟与数据恢复电路的复杂度便也随的大幅度地降低。
以上所述仅为本发明的较佳实施例，凡依本发明的权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (22)

1.一种用来取样数据的方法，其包含有：
提供一第一数据以及一第二数据；
利用一第一时钟检测该第一数据的相位；以及
利用该第一时钟的反向讯号取样该第二数据。
2.如权利要求1所述的方法，其中提供该第一数据与该第二数据的步骤包含有：
接收一差动输入数据，该差动输入数据包含有一第一输入数据以及一第二输入数据；
分别分频该第一输入数据与该第二输入数据，以产生该第一数据以及该第二数据。
3.如权利要求1所述的方法，其还包含有：
当利用该第一时钟检测该第一数据的相位时，利用该第一时钟取样该第二数据；以及
当利用该第一时钟的该反向讯号取样该第二数据时，利用该第一时钟的反向讯号检测该第一数据的相位。
4.如权利要求3所述的方法，其还包含有：
利用一第二时钟取样该第一数据；以及
利用该第二时钟的反向讯号检测该第二数据的相位；
其中该第一时钟的相位系不同于该第二时钟的相位。
5.如权利要求4所述的方法，其还包含有：
当利用该第二时钟的反向讯号检测该第二数据的相位时，利用该第二时钟的反向讯号取样该第一数据；以及
当利用该第二时钟取样该第一数据时，利用该第二时钟检测该第二数据的相位。
6.如权利要求5所述的方法，其中提供该第一数据与该第二数据的步骤包含有：
接收一差动输入数据，该差动输入数据包含有一第一输入数据以及一第二输入数据；
分别分频该第一输入数据以及该第二输入数据以产生该第一数据以及该第二数据。
7.如权利要求6所述的方法，其还包含有：
将利用该第一时钟的反向讯号取样第二讯号的取样结果，利用该第一时钟取样第二数据的取样结果，利用该第二时钟取样该第一数据的取样结果，以及利用该第二时钟的反向讯号取样该第一数据的取样结果加以组合，以取得对应该输入数据的一恢复数据。
8.如权利要求1所述的方法，其还包含有：
利用一第二时钟取样该第一数据；以及
利用该第二时钟的反向讯号检测该第二数据的相位；
其中该第一时钟的相位不同于该第二时钟的相位。
9.如权利要求8所述的方法，其还包含有：
当利用该第二时钟的反向讯号检测该第二数据的相位时，利用该第二时钟的反向讯号取样该第一数据；以及
当利用该第二时钟取样该第一数据时，利用该第二时钟检测该第二数据的相位。
10.如权利要求1所述的方法，其还包含有：
利用该第二时钟的反向讯号取样该第一数据；以及
利用该第二时钟检测该第二数据的相位。
11.一种用来取样数据的电路，其包含有：
一数据提供电路，用来提供一第一数据以及一第二数据；
一时钟提供电路，用来提供一第一时钟以及该第一时钟的反向讯号；
一相位检测单元，耦接至该数据提供电路以及该时钟提供电路，用来利用该第一时钟检测该第一数据的相位；以及
一决定电路，耦接至该数据提供电路以及该时钟提供电路，用来利用该第一时钟的反向讯号来取样该第二数据。
12.如权利要求11所述的电路，其中该数据提供电路系为一输入数据分频器，用来接收包含有一第一输入数据与一第二输入数据的一差动输入数据，以及用来分别分频该第一输入数据以及该第二输入数据以产生该第一数据以及该第二数据。
13.如权利要求11所述的电路，其中该输入数据分频器包含有：
一第一D型触发器，其包含有：
一非反向数据输出节点，用来输出对应该第一输入数据的该第一数据；
一反向数据输出节点；
一数据输入节点，耦接至该第一D型触发器的该反向数据输出节点；以及
一时钟输入节点；
一第二D型触发器，其包含有：
一非反向数据输出节点，用来输出对应该第二输入数据的该第二数据；
一反向数据输出节点；
一数据输入节点，耦接至该第二D型触发器的该反向数据输出节点；以及
一时钟输入节点；
一结合逻辑电路，其包含有：
一第一输入节点，耦接至该第一D型触发器的该非反向数据输出节点；
一第二输入节点，耦接至该第二D型触发器的该非反向数据输出节点；
一第一输出节点；以及
一第二输出节点；
其中该结合逻辑电路对该第一输入节点与该第二输入节点的输入进行一XNOR运算，以于该第一输出节点产生一第一输出，以及对该对该第一输入节点与该第二输入节点的输入进行一XOR运算，以于该第二输出节点产生一第二输出；
一第一及逻辑门，其包含有：
一第一输入节点，用来接收该第一输入数据；
一第二输入节点，耦接至该结合逻辑电路的该第一输出节点，用来接收该第一输出；以及
一输出节点，耦接至该第一D型触发器的该时钟输入节点；以及
一第二及逻辑门，其包含有：
一第一输入节点，用来接收该第二输入数据；
一第二输入节点，耦接至该结合逻辑电路的该第二输出节点，用来接收该第二输出；以及
一输出节点，耦接至该第二D型触发器的该时钟输入节点。
14.如权利要求11所述的电路，其中当该相位检测单元利用该第一时钟来检测该第一数据的相位时，该决定电路还利用该第一时钟来取样该第二数据，以及当该决定电路利用该第一时钟的反向讯号来取样该第二数据时，该相位检测单元另利用该第一时钟的反向讯号来检测该第一数据的相位。
15.如权利要求14所述的电路，其中该时钟提供电路还提供一第二时钟以及该第二时钟的反向讯号，该第一时钟的相位不同于该第二时钟的相位，该决定电路还利用该第二时钟来取样该第一数据的相位，以及该相位检测单元还利用该第二时钟的反向讯号来检测该第二数据的相位。
16.如权利要求15所述的电路，其中当该相位检测单元利用该第二时钟的反向讯号来检测该第二数据的相位时，该决定电路还利用该第二时钟的反向讯号来取样该第一数据，以及当决定电路利用该第二时钟来取样该第一数据时，该相位检测单元利用该第二时钟来检测该第二数据的相位。
17.如权利要求16所述的电路，其中该数据提供电路为一输入数据分频器，用来接收包含有一第一输入数据与一第二输入数据的一差动输入数据，以及用来分别分频该第一输入数据以及该第二输入数据以产生该第一数据以及该第二数据。
18.如权利要求16所述的电路，其中该输入数据分频器包含有：
一第一D型触发器，其包含有：
一非反向数据输出节点，用来输出对应该第一输入数据的该第一数据；
一反向数据输出节点；
一数据输入节点，耦接至该第一D型触发器的该反向数据输出节点；以及
一时钟输入节点；
一第二D型触发器，其包含有：
一非反向数据输出节点，用来输出对应该第二输入数据的该第二数据；
一反向数据输出节点；
一数据输入节点，耦接至该第二D型触发器的该反向数据输出节点；以及
一时钟输入节点；
一结合逻辑电路，其包含有：
一第一输入节点，耦接至该第一D型触发器的该非反向数据输出节点；
一第二输入节点，耦接至该第二D型触发器的该非反向数据输出节点；
一第一输出节点；以及
一第二输出节点；
其中该结合逻辑电路对该第一输入节点与该第二输入节点的输入进行一XNOR运算，以于该第一输出节点产生一第一输出，以及对该对该第一输入节点与该第二输入节点的输入进行一XOR运算，以于该第二输出节点产生一第二输出；
一第一及逻辑门，其包含有：
一第一输入节点，用来接收该第一输入数据；
一第二输入节点，耦接至该结合逻辑电路的该第一输出节点，用来接收该第一输出；以及
一输出节点，耦接至该第一D型触发器的该时钟输入节点；以及
一第二及逻辑门，其包含有：
一第一输入节点，用来接收该第二输入数据；
一第二输入节点，耦接至该结合逻辑电路的该第二输出节点，用来接收该第二输出；以及
一输出节点，耦接至该第二D型触发器的该时钟输入节点。
19.如权利要求17所述的电路，其中该决定电路还将利用该第一时钟的反向讯号取样第二讯号的取样结果，利用该第一时钟取样第二数据的取样结果，利用该第二时钟取样该第一数据的取样结果，以及利用该第二时钟的反向讯号取样该第一数据的取样结果加以组合，以取得对应该输入数据的一恢复数据。
20.如权利要求11所述的电路，其中该时钟提供电路还提供一第二时钟以及该第二时钟的反向讯号，该决定电路还利用该第二时钟来取样该第一数据，以及该相位检测单元还利用该第二时钟的反向讯号来检测该第二数据的相位。
21.如权利要求20所述的电路，其中当该相位检测单元利用该第二时钟的反向讯号来检测该第二数据的相位时，该决定电路还利用该第二时钟的反向讯号来取样该第一数据，以及当决定电路利用该第二时钟来取样该第一数据时，该相位检测单元利用该第二时钟来检测该第二数据的相位。
22.如权利要求11所述的电路，其中该时钟提供电路还提供一第二时钟以及该第二时钟的反向讯号，该决定电路还利用该第二时钟的反向讯号来取样该第一数据，以及该相位检测单元还利用该第二时钟来检测该第二数据的相位。
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* Cited by examiner, † Cited by third party
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CN102594340A (zh) * 2011-01-17 2012-07-18 智原科技股份有限公司 相位检测器、相位检测方法以及时钟数据恢复装置
CN101599926B (zh) * 2008-06-04 2012-11-21 联咏科技股份有限公司 差动传输器及其数据截取自动调整方法

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