CN1385972A - 光通信系统中上行高速数据的同步接收方法与电路 - Google Patents

Abstract

本发明涉及一种光通信系统中上行高速数据的同步接收方法与电路,是一种多相时钟快速比特同步接收方法与电路。包括:通过X路上行数据采样电路,用X相时钟对接收的上行数据进行超采样,并适配到本地时钟上;利用X路前导码检测电路单元对适配到本地时钟上的X路数据进行前导码检测,判断出所接收到的正确数据;利用选择逻辑电路单元选择出位于数据眼图正中的时钟所采样的正确数据;利用字节和信元同步单元进行数据选择、同步及串并转换。

Description

光通信系统中上行高速数据的同步接收方法与电路

本发明涉及光通信技术领域，更确切地说是涉及光通信系统中上行高速突发数据同步接收的方法及其电路。

ATM无源光纤网(A-PON：ATM-Passive Optical Network)通信系统在使用高速时分多址(TDMA-Time Division Multiple Access)技术时，对上行数据的同步需要采取特殊的技术与特殊的方法。如每个到达光纤网络单元(OLT：Optical Line Terminal)的异步转移模式(ATM：Asynchronous Transfer Mode)信元，需通过测距进行粗略的同步，但是此时ATM信元与信元之间仍存在非整数比特(bit)的间隙，需要用bit同步将数据对齐，同时完成数据的字节(byte)同步和信元同步，这就是本发明所指的快速比特同步接收问题；又如，由于上行的ATM信元可能来自不同的远端，并且是突发的数据，所以其同步过程需要逐信元地进行。

在上述同步接收过程中，为了获得最大的时间裕度，所采用的特殊方法与电路都要使OLT接收端的采样时钟定位在输入数据眼图的正中间。常用的一种定位方法是采用锁相环(PLL Phase-Locked Loop)技术。先由鉴相器对上行串行突发数据与采样时钟的上升、下降沿进行鉴相，产生＂up＂(上升)与＂down＂(下降)脉冲，然后将这两种脉冲送到“charge pump”(电荷泵)中，利用charge pump的输出电压来控制压控振荡器(VCO-Voltage Controlled Oscillator)，以产生具有合适相位的时钟。

采用PLL技术进行同步的缺点是显而易见的：首先，采用PLL技术达到稳定的锁相需要较长的建立(hang_up)时间，不能适应A-PON系统上行数据的高速突发特性；其次，在高速情况下，设计一个对高速上行串行突发数据与采样时钟进行鉴相的相位鉴别电路是比较困难的：再其次，要在采样时钟与上行串行突发数据之间获得小的静态相位错误与动态相位错误是非常困难的事，如在处理延时、同步延时和鉴相器的非线性特性时，均要求保证低的环回带宽，以保持稳定性，但如此一来，对于高频噪声，电路则无法进行跟踪。

更常用的另一种定位方法是采用四相时钟对高速上行串行突发数据进行超采样(oversample)。远端在发送的上行串行数据的信元头上加上特殊的前导码，局端接收时，如果有一相时钟采样到正确的该前导码，则认为该时钟的相位符合要求，而选择该相时钟作为同步时钟，然后完成比特数据的采样、字节数据的转换及信元的恢复等。

该方法存在的缺点是：首先，选出的时钟不一定位于数据的正中，所提供的时间裕度可能很小；其次，在高速应用情况下，难以达到系统正常工作的要求；再其次，对系统的相位噪声(phase noise)，难以实现精确跟踪。

本发明的目的是设计一种光通信系统中上行高速数据的同步接收方法与电路，解决现有技术方案中对A-PON系统的上行高速串行突发数据在同步接收时存在的问题，并具有结构简单容易实现的优点。

实现本发明目的的技术方案是这样的：一种光通信系统中上行高速数据的同步接收方法，其特征在于是多相时钟快速比特同步接收方法，包括：

A.用X相时钟对接收的上行高速串行突发数据分别进行超采样，将获得的X路数据适配到本地时钟上，X为正整数；

B.对适配到本地时钟上的X路数据进行前导码检测，判断出所接收到的正确数据；

C.选择位于数据眼图正中的时钟所采样的正确数据进行串并转换和字节与信元同步。

所述的X相时钟是8相或16相时钟，相邻的两相时钟之间具有相同的1/X时钟周期的相位差。

所述的步骤A，进一步包括：由时钟产生电路产生X相具有相同相位差的时钟；以X相时钟分别对应X路采样电路单元对上行高速串行突发数据进行超采样获得X路数据；以对应的X路适配级将X路数据均适配到本地时钟上；以对应的X路移位级分别对适配到本地时钟上的X路数据进行移位，进行X路数据同步。

所述的以X相时钟分别对应X路采样电路单元对上行高速串行突发数据进行超采样包括由3级串联的寄存器对数据进行移位处理，消除不稳定的接收信号。

所述的以对应的X路适配级将X路数据均适配到本地时钟上，是将前一相位时钟的输出数据送到后一相位时钟驱动的寄存器的数据端，并最终送到由本地时钟驱动的寄存器的数据端完成的。

所述的以对应的X路移位级分别对适配到本地时钟上的X路数据进行移位是由8+1级串联的寄存器对数据移位完成的。

所述的步骤B进一步包括：将适配到本地时钟上的X路数据分别与前导码比较，将检测到前导码的数据判断为正确数据；进行极性检测，测试出正确数据的上升、下降沿，以代替该路数据。

所述的将适配到本地时钟上的X路数据分别与前导码比较，全部的位相同或仅有一位不同则判断为检测到了前导码，将检测到前导码的数据判断为正确数据。

所述的极性检测，进一步包括：设置初始向量hit1至hit8，以比较结果不同时的“0”及比较结果相同时的“1”分别对应表示数据与前导码的比较结果；由低位至高位，对相邻的两个初始向量的比较结果作异或操作，将操作结果放入一标帜中；标帜中低位1与高位1分别为所述的正确数据的上升、下降沿。

所述的步骤C进一步包括：以一选择逻辑电路单元译码出所述低位1在所述标帜中的位置a，译码出所述高位1在所述标帜中的位置b，选择(a+b)/2相时钟所采样的正确数据进行串并转换和信元同步。

还包括有直接对本地时钟进行分频，产生所述的并行数据的串并转换时钟，并伴随数据输送到同步接收电路外。

实现本发明目的的技术方案还可以是这样的：一种光通信系统中上行高速数据的同步接收电路，其特征在于：包括X相时钟产生电路单元、X路上行高速串行突发数据采样电路单元、X路前导码检测电路单元、选择逻辑电路单元和由X路数据选择电路单元、同步信号选择电路单元及串并转换电路单元连接组成的字节和信元同步单元；所述的X相时钟产生电路单元分别连接X路上行高速串行突发数据采样电路单元；所述的X路上行高速串行突发数据采样电路单元分别对应连接所述的X路前导码检测电路单元和连接所述字节和信元同步单元中的X路数据选择电路单元；所述的X路前导码检测电路单元分别连接所述的选择逻辑电路单元和连接所述字节和信元同步单元中的同步信号选择电路单元；所述的选择逻辑电路单元分别连接所述字节和信元同步单元中的同步信号选择电路单元及X路数据选择电路单元；所述的字节和信元同步单元中的X路数据选择电路单元及同步信号选择电路单元分别连接所述的串并转换电路单元；有本地时钟连接至所述的X路上行高速串行突发数据采样电路单元及X路前导码检测电路单元。

还包括有一本地时钟分频电路，利用本地时钟分频直接产生接收数据的恢复时钟，并伴随经字节和信元同步了的数据送至所述的同步接收电路外。

所述的每一路上行高速串行突发数据采样电路单元由去除亚稳态的采样级、实现数据与本地时钟适配的适配级和实现数据同步的移位级顺序连接构成。

所述的选择逻辑电路单元由时序发生器、第一标帜寄存器、第二标帜寄存器、第一译码逻辑电路、第二译码逻辑电路、第一寄存器、第二寄存器、加法器和选择器连接构成；所述的时序发生器分别连接所述的第一标帜寄存器、第二标帜寄存器、第一寄存器、第二寄存器及选择器；所述的第一标帜寄存器、第一译码逻辑电路、第一寄存器顺序连接并连接所述加法器一端；所述的第二标帜寄存器、第二译码逻辑电路、第二寄存器顺序连接并连接所述加法器另一端；所述加法器输出连接所述的选择器；有本地时钟连接所述的第一标帜寄存器、第二标帜寄存器、第一寄存器及第二寄存器。

所述的X相时钟产生电路单元是由锁相环路(PLL)或数字锁相环路(DLL)实现的。

本发明的光通信系统中上行高速数据的同步接收方法与电路，是为解决现有技术方案的缺点而提出的，是一种多相时钟快速比特同步接收方法与电路。利用多相(如8至16相)时钟先对高速上行突发数据进行超采样(oversample)，将多相高速上行突发数据适配到本地时钟后，进行前导码(如baker码)检测，根据检测结果，再选择位于数据眼图正中的时钟所采样的数据，进行串并转换，完成字节与信元同步。

本发明的光通信系统中上行高速数据的同步接收方法与电路，是一种多相时钟快速比特同步接收方法与电路，采用多相时钟对到达数据进行超采样，然后适配到本地时钟上；采用极性检测电路以简化其后续电路；利用选择逻辑电路选择出位于数据正中时钟所采样的数据；和在高速上行串行突发数据中加入baker码作前导码；是选择数据，而不是选择时钟；和直接分频高速时钟作为字节时钟。

本发明通信系统中多相时钟快速比特同步接收方法与电路，与采用四相时钟对上行突发数据进行超采样的方法相比较，具有以下有益效果：参与oversample的时钟相数多，采样粒度小，能有效跟踪系统的相位噪声(phase error)：能可靠并准确选择到位于接收数据眼图正中的时钟，给电路提供最大的时间裕度；电路结构采用流水线(pipeline)方式动作，由于不存在反馈逻辑，使运算速度大大提高，可满足高速数据比特同步要求；先将接收数据同步到本地时钟后再进行处理，电路简单，没有相位抖动的问题，应用于系统中时不需要使用缓冲器(FIFO)进行同步，便于后续的同步控制；电路还可直接送出由高速时钟分频出的时钟，没有时钟切换的毛刺问题。

下面结合实施例及附图进一步说明本发明的技术。

图1是8相时钟对上行数据的采样原理图。

图2是本发明8相时钟快速比特同步接收电路的基本原理框图。

图3是图2中上行采样单元的一相时钟采样的电路原理框图。

图4是图2中前导码(baker码)检测电路单元中的极性检测电路原理框图。

图5是图2中选择逻辑电路的原理框图。

参见图1，图中示意出8相时钟对上行数据进行采样的原理，采用8相时钟Clk0-Clk7对上行高速串行突发数据进行超采样，假设8相时钟Clk0-Clk7都采样到正确的数据，则选择位于上行数据正中的时钟Clk3或Clk4所采样的数据作为正常接收数据。

参见图2，图2示出本发明方法的基本原理与电路的基本结构。主要包括多相(8相)时钟产生电路单元21、上行高速串行突发数据采样电路单元22、baker码(前导码中的一种码)检测电路单元23、选择逻辑电路单元24和由多路(8路)数据选择电路单元251、同步信号选择电路单元252及串并转换电路单元253连接组成的字节和信元同步单元25。该电路中还设置有时钟分频电路26，其分频数与串并转换电路单元253的位数相关。

多相时钟产生电路单元21用于产生与相数相等、与上行数据速率相等的等相差时钟，如上行高速串行突发数据的速率是155Mbps时，输入外部时钟(155MHz)，产生8个具有相等相位差的155MHz时钟，时钟周期为6.4ns，每相邻的两相时钟间的相位差是1/8个外部时钟周期，即相差为0.8ns。多相时钟产生电路单元21可以由经典的PLL或DLL(数字锁相环路)构成。8个等相差时钟Clk0-Clk7输出至上行高速串行突发数据采样电路单元22。

上行高速串行突发数据采样电路单元22由8路时钟采样电路组成，利用8个等相差时钟Clk0-Clk7，由8路(相)时钟采样电路分别对到达的上行高速串行突发数据(Data)进行超采样，获得8路串行数据，再利用转换电路适配到155MHz本地时钟上，以方便后续处理。

结合参见图3，图中示出上行高速串行突发数据采样电路单元22中的1路(相)时钟采样电路的原理性结构，由三级(stage)组成，分别用三个虚线框表示。

第一级221为采样级(Sample stage)，采用移位的方式以8相时钟Clk0-Clk7中的一相时钟对到达的上行高速串行突发数据(Data)进行超采样，获得相应时钟相位的数据，其实施电路可采用3级串联的寄存器构成，用于去除亚稳态，消除接收信号的不稳定状况。

第二级222为适配级(Adopt stage)，用于将由8个采样级获得的8个不同时钟相位的数据经CLK3、CLK4、CLK5、CLK6、CLK7(或直接)适配到主时钟或称本地时钟(Mclk，155MHz)上去。

适配主时钟按下述关系进行，式中--->表示以箭头前面时钟输出的数据送到由箭头后面时钟驱动的寄存器的数据端：

Clk0--->Clk4--->Mclk155M--->Mclk155M；

Clk1--->Clk5--->Mclk155M--->Mclk155M；

Clk2--->Clk6--->Clk3--->Mclk155M；

Clk3--->Clk7--->Clk4--->Mclk155M；

Clk4--->Mclk155M--->Mclk155M；

Clk5--->Mclk155M--->Mclk155M；

Clk6--->Clk3--->Mclk155M；

Clk7--->Clk4--->Mclk155M。

由上述关系式可知，分别与8相时钟同步的数据最后都适配到主时钟或称本地时钟(Mclk，155MHz)上。

第三级为移位级223(Shift stage)，用于对适配级222输出的已适配到主时钟上的各个不同时钟相位的数据同步，由9级串联的寄存器构成移位器，8路(相)移位级223分别送出的低8位串行数据至前导码(baker码)检测电路单元23的相应路(相)检测电路上，8路(相)移位级223分别送出的最高1位数据到数据选择电路单元251进行数据选择，如图2中所示。

前导码(baker码)检测电路单元23也包括8路(相)baker码检测电路，分别对由上行高速突发数据采样电路单元22的移位级223输出的8路(相)低8位串行数据进行前导码检测，来判断8路数据中是否有正确数据。每一路(相)baker码检测电路均由baker码比较电路和数据极性检测电路构成。

结合参见图4，图中示出baker码检测电路的检测原理。Bake码比较电路将到达的一相数据同baker码(Baker Code)＂11100101″比较，如图中除阴影(其它数据)以外的区域，该区域下方的箭头表示该比较过程，是Baker Code则将初始向量hit置为“1”，不是Baker Code则将初始向量hit置为“0”，图中所示hit1、hit8为“0”，其余hit2-hit7为“1”  (共6个“1”)，比较时，若全部位相同或是有一位不同，都判断为检测到了baker码。该比较是连续进行的，如图中所示的hit8、hit1、hit2、…、hit7、hit8…。

极性检测电路主要用于测试出上行数据的上升、下降沿，并用其代替整个采样的数据送到后续电路去处理，从而可大大减少数据的运算量，化简其后的处理逻辑，使整个电路在155MHz的高速时钟下也能完成全部8路数据的处理。用8个异或门(XOR)分别对相邻的两个Bake码比较结果作异或操作，并将操作结果“01000001”依序放入一8位标帜(Flag)中，并分别构成该标帜中的各位，低位(LSB)为0，高位(MSB)为1。

由图4可见，通过极性检测电路，标帜(Flag)中所存放的数据就只有两位为“1”了，而可代替初始hit向量中的6位＂1＂，从而使后续处理电路大大化简。

选择逻辑电路单元24用于对baker码检测电路单元23送出的8×8位数据眼图(pattern)进行运算，计算出位于中间的是哪一相时钟。

结合参见图5，选择逻辑电路单元24包括时序发生器241、由寄存器逻辑部件构成的标帜242(第一标帜，FlagA)、由寄存器逻辑部件构成的标帜243(第二标帜，FlagB)、译码逻辑244(第一译码逻辑，A)、译码逻辑245(第二译码逻辑，B)、寄存器246(第一寄存器，A)、寄存器247(第二寄存器，B)、加法器248(+)和由寄存器逻辑部件构成的选择器249(SEL)。选择逻辑电路单元24根据极性检测的结果，即图中所示译码出第一个“1”在标帜(Flag)中的位置a和第二个“1”在标帜Flag中的位置b，那末，经加法器248(+)和选择器249(SEL)的运算后，采样到Baker码的中间一相时钟为第(a+b)/2相时钟。结合图4可以说明：译码出第一个“1”在标帜(Flag)中的位置a是2，译码出第二个“1”在标帜(Flag)中的位置b是8，则采样到Baker码的中间一相时钟为第(2+8)/2＝5相时钟。

采用选择逻辑的主要考虑是，解决在相位差较大时baker码跨越主时钟周期边界的情况。其设计时的要点是需考虑译码速度给后续字节同步所带来的影响。

由数据选择电路单元251、同步信号选择电路单元252和串并转换电路单元253连接构成的字节和信元同步单元25，用于完成8路数据的选择、同步和串并转换，实现字节与信元同步。数据选择电路单元251在选择逻辑电路单元24的控制下对来自上行高速串行突发数据采样电路单元22的8路移位级223送出的各一最高位数据进行择一选择；同步信号选择电路单元252在选择逻辑电路单元24的控制下对来自baker码检测电路单元23的8路数据进行一路选择并同步输出；串并转换电路单元253在时钟分频电路26及数据选择电路单元251的控制下，对同步信号选择电路单元252输出的8路8位并行数据进行并串变换，实现信元同步，同时由时钟分频电路26送出一个相应的字节(byte)时钟。时钟分频电路26利用本地时钟分频直接产生接收数据的恢复时钟，并伴随经字节和信元同步了的数据送至电路外。由于本实现电路是本技术领域中相当成熟的技术，不再详述。

本发明的方法与电路经在FPGA(VIRTEX-600)上进行系统验证，证明在155Mbps速率下，其技术方案是切实可行的，系统工作稳定。动态范围达到30db左右，满足G.983.1标准要求，误码率＜1×10^-12。

Claims (16)

1.一种光通信系统中上行高速数据的同步接收方法，其特征在于是多相时钟快速比特同步接收方法，包括：

A.用X相时钟对接收的上行高速串行突发数据分别进行超采样，将获得的X路数据适配到本地时钟上，X为正整数；

B.对适配到本地时钟上的X路数据进行前导码检测，判断出所接收到的正确数据；

C.选择位于数据眼图正中的时钟所采样的正确数据进行串并转换和字节与信元同步。

2.根据权利要求1所述的一种光通信系统中上行高速数据的同步接收方法，其特征在于：所述的X相时钟是8相或16相时钟，相邻的两相时钟之间具有相同的1/X时钟周期的相位差。

3.根据权利要求1或2所述的一种光通信系统中上行高速数据的同步接收方法，其特征在于：所述的步骤A，进一步包括：由时钟产生电路产生X相具有相同相位差的时钟；以X相时钟分别对应X路采样电路单元对上行高速串行突发数据进行超采样获得X路数据；以对应的X路适配级将X路数据均适配到本地时钟上；以对应的X路移位级分别对适配到本地时钟上的X路数据进行移位，进行X路数据同步。

4.根据权利要求3所述的一种光通信系统中上行高速数据的同步接收方法，其特征在于：所述的以X相时钟分别对应X路采样电路单元对上行高速串行突发数据进行超采样包括由3级串联的寄存器对数据进行移位处理，稳定接收信号。

5.根据权利要求3所述的一种光通信系统中上行高速数据的同步接收方法，其特征在于：所述的以对应的X路适配级将X路数据均适配到本地时钟上，是将前一相位时钟的输出数据送到后一相位时钟驱动的寄存器的数据端，并最终送到由本地时钟驱动的寄存器的数据端完成的。

6.根据权利要求3所述的一种光通信系统中上行高速数据的同步接收方法，其特征在于：所述的以对应的X路移位级分别对适配到本地时钟上的X路数据进行移位是由8+1级串联的寄存器对数据移位完成的。

7.根据权利要求1或2所述的一种光通信系统中上行高速数据的同步接收方法，其特征在于：所述的步骤B进一步包括：将适配到本地时钟上的X路数据分别与前导码比较，将检测到前导码的数据判断为正确数据；进行极性检测，测试出正确数据的上升、下降沿，以代替该路数据。

8.根据权利要求7所述的一种光通信系统中上行高速数据的同步接收方法，其特征在于：所述的将适配到本地时钟上的X路数据分别与前导码比较，全部的位相同或仅有一位不同则判断为检测到了前导码，将检测到前导码的数据判断为正确数据。

9.根据权利要求7所述的一种光通信系统中上行高速数据的同步接收方法，其特征在于：所述的极性检测，进一步包括：设置初始向量hit1至hit8，以比较结果不同时的“0”及比较结果相同时的“1”分别对应表示数据与前导码的比较结果；由低位至高位，对相邻的两个初始向量的比较结果作异或操作，将操作结果放入一标帜中；标帜中低位1与高位1分别为所述的正确数据的上升、下降沿。

10.根据权利要求1或2或9所述的一种光通信系统中上行高速数据的同步接收方法，其特征在于：所述的步骤C进一步包括：以一选择逻辑电路单元译码出所述低位1在所述标帜中的位置a，译码出所述高位1在所述标帜中的位置b，选择(a+b)/2相时钟所采样的正确数据进行串并转换和字节与信元同步。

11.根据权利要求1或2所述的一种光通信系统中上行高速数据的同步接收方法，其特征在于：还包括有直接对本地时钟进行分频，产生所述的并行数据的串并转换时钟，并伴随数据输送到同步接收电路外。

12.一种光通信系统中上行高速数据的同步接收电路，其特征在于：包括X相时钟产生电路单元、X路上行高速串行突发数据采样电路单元、X路前导码检测电路单元、选择逻辑电路单元和由X路数据选择电路单元、同步信号选择电路单元及串并转换电路单元连接组成的字节和信元同步单元；所述的X相时钟产生电路单元分别连接X路上行高速串行突发数据采样电路单元；所述的X路上行高速串行突发数据采样电路单元分别对应连接所述的X路前导码检测电路单元和连接所述字节和信元同步单元中的X路数据选择电路单元；所述的X路前导码检测电路单元分别连接所述的选择逻辑电路单元和连接所述字节和信元同步单元中的同步信号选择电路单元；所述的选择逻辑电路单元分别连接所述字节和信元同步单元中的同步信号选择电路单元及X路数据选择电路单元；所述的字节和信元同步单元中的X路数据选择电路单元及同步信号选择电路单元分别连接所述的串并转换电路单元；有本地时钟连接至所述的X路上行高速串行突发数据采样电路单元及X路前导码检测电路单元。

13.根据权利要求12所述的一种光通信系统中上行高速数据的同步接收电路，其特征在于：还包括有一本地时钟分频电路，利用本地时钟分频直接产生接收数据的恢复时钟，并伴随经字节和信元同步了的数据送至所述的同步接收电路外。

14.根据权利要求12或13所述的一种光通信系统中上行高速数据的同步接收电路，其特征在于：所述的每一路上行高速串行突发数据采样电路单元由去除亚稳态的采样级、实现数据与本地时钟适配的适配级和实现数据同步的移位级顺序连接构成。

15.根据权利要求12或13所述的一种光通信系统中上行高速数据的同步接收电路，其特征在于：所述的选择逻辑电路单元由时序发生器、第一标帜寄存器、第二标帜寄存器、第一译码逻辑电路、第二译码逻辑电路、第一寄存器、第二寄存器、加法器和选择器连接构成；所述的时序发生器分别连接所述的第一标帜寄存器、第二标帜寄存器、第一寄存器、第二寄存器及选择器；所述的第一标帜寄存器、第一译码逻辑电路、第一寄存器顺序连接并连接所述加法器一端；所述的第二标帜寄存器、第二译码逻辑电路、第二寄存器顺序连接并连接所述加法器另一端；所述加法器输出连接所述的选择器；有本地时钟连接所述的第一标帜寄存器、第二标帜寄存器、第一寄存器及第二寄存器。

16.根据权利要求12所述的一种光通信系统中上行高速数据的同步接收电路，其特征在于：所述的X相时钟产生电路单元是由锁相环路(PLL)或数字锁相环路(DLL)实现的。

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