CN100367256C - 高速sata接口数据恢复和串并转换的方法及电路模块 - Google Patents

Abstract

本发明一种高速SATA接口数据恢复和串并转换的方法包括如下步骤：输入高速串行信号，获取4路降频分路信号；对4路降频分路信号分别采样；从串行线上产生一个时钟信号用作后续同步电路的时钟；在每个时钟周期输出整合的采样信号；对每个时钟周期输入的采样信号，去除其中多余比特，并将有效比特相连接，组成比特序列数据输出；将此比特序列数据与协议协定的同步字相比对，进行比特对齐，输出协议有效数据。根据本发明方法设计的电路模块，包括降频分路电路、依次相连的4个相同的采样电路、整合输出电路、时钟产生电路、去冗余比特电路和比特对齐电路，以及设定延时控制参数的微控制器，可以全数字化、低功耗地实现高速串行口数据恢复和串并转换。

Description

高速SATA接口数据恢复和串并转换的方法及电路模块

技术领域

本发明涉及数据处理，特别涉及高速SATA接口数据恢复和串并转换电路的方法及电路模块。

背景技术

信息技术的发展，对高带宽和易连接性的要求不断提高，因而促使高速串行总线获取迅速发展。从USB1.1到USB2.0，从PATA到SATA，从PCI到PCI-Express的发展显示，高速串行互连已成为计算机领域的一大开发热点。具体地说，就是在高速串行ATA总线接口集成电路的设计中，利用传输比特的时间信息，从高速串行线上恢复数据，并完成串行到并行的转换。

传统的并行总线多采用源同步时钟，时钟和数据通过不同信号线同时发送。源同步设计中，发送方发送的时钟和数据，是经过电路板上不同的布线电路，卻要求他们同时到达接收方，才能正确地接收数据，随着传输频率的不断提高，使得板级时钟畸变的管理越来越困难。在高速串行总线中，为了提高传输带宽，并避免板级时钟畸变问题，高速串行总线采用嵌入式时钟获得数G位每秒的带宽。嵌入式时钟方案是指通过同一条信号线同时发送时钟和数据，由接收器从接收信号中恢复出时钟信号和数据信号。高速串行传输一般采用8B/10B编码(对应的最大传输脉宽为5个bit)，或不归零编码NRZ(Non Return to Zero Coding)(对应的最大传输脉宽为7个bit)。例如，串行ATA1.0接口就是一个采用嵌入式时钟的高速串行接口，带宽为1.5Gbps，编码方式为8B/10B编码。串行ATA接口采用全双工方式通讯；同时进行数据的收发，传输数据比特时采用发送同步字的方式来进行。

从高速串行线上将数据恢复出来，通常有两种方法：方法1，时钟数据恢复技术CDR(Clock &Data Recovery)，CDR技术在接收端用锁相环电路PLL(Phase Locked Loop)来锁定串行线上嵌入的高速时钟信号，用恢复出来的时钟信号，对串行线上的数据进行1:1采样。方法2，过采样数据恢复技术(Over-sampling Data Recovery)，它并不需要从串行线上恢复出同步的高速时钟信号，而是在接收方用一个更高速的时钟信号进行过采样(＞1:1)，然后再去掉过采样后数据中的冗余比特，从而获取实际的比特信号。

上述两种方法中，CDR方法需要从串行线上获取一个高速的时钟信号，PLL电路通常用模拟电路来实现。例如，专利号为6442225(2002年8月)的美国专利：“Multi-phase-locked loopfor data recovery”是通过一个多相位压控振荡器，产生一系列的相位不同的时钟信号探测串行信号的传输边界，从而减小串行输入信号与产生时钟信号的相位误差。尽管它能减少时钟颤抖和提高数据随机偏移的容忍度，但在集成电路设计制造时使用模拟和数字混合工艺，这将加大工艺的难度。且模拟电路所占芯片面积大，相位锁定时间长。随着传输率的不断增加，高速的PLL电路也越来越难以实现。

再如，专利号为6611219(2003年8月)的美国专利：“Oversampling data recoveryapparatus and method”采用了过采样的数据恢复方法，它用一个有4个相位的2倍于串行信号的时钟对串行输入信号进行4:1的采样。在数据恢复过程中，根据实际输入信号的变化来改变采样数据的判决阈值，能提高数据随机偏移的容忍度。但是，由于采样了大量的冗余信号，需要大量的去除冗余比特的电路进行后处理，电路规模较大。而且随着传输率的不断增加，用于采样的高速本地时钟信号也是设计的难点。

克服现有技术中存在的相位锁定时间过长，电路规模过大等缺陷，并能有效地提高数据随机偏移的容忍度，更好完成串行数据恢复和串行数据到并行数据的转换，是有待解决的技术课题。

发明内容

本发明的目的是提供一种全数字电路的数据处理方案，不需额外的锁定时间即时地恢复数据，使高速串行总线接口集成电路的设计制造更加容易实现，在提供一种高速SATA接口数据恢复和串并转换的方法的同时，还提供一种可以有效地降低电路功耗的电路模块。

为达到上述目的，本发明提供一种高速SATA接口数据恢复与串并转换的方法，该方法通过含有信号采样电路、时钟产生电路和时钟同步电路的数据处理电路模块进行高速串行数据的恢复和串并转换，其方法包括如下步骤：

1)输入：接收高速串行信号；

2)降频：将所述高速串行信号4分频，并分别获取4路降频分路信号；

3)采样：对4路降频分路信号分别采样，获取4路4比特采样数据；

4)提取时钟：在步骤3)的同时，从降频分路信号的串行线上获取一个用于后续电路的时钟信号；

5)整合：将4路采样数据锁存，获取与时钟信号同步的32比特采样数据；

6)去冗余：对所述与时钟信号同步的32比特采样数据，去除其中多余的比特，并将有效的比特相连接，获取一个一定长度的有效比特序列数据及该数据的有效信号；

7)对齐：将所述有效比特序列数据与数据传输协议的同步信号相比对，进行比特对齐，获取完整的协议有效数据；

8)输出：输出获取的所述时钟信号、协议有效数据和该数据的有效信号。

本发明提供一种高速SATA接口数据恢复与串并转换的方法，其采样包括如下步骤：

a)对每一路降频分路信号先作1/2比特时间延时，再依次作4个1比特时间延时，获取4个采样信号；

b)用该路降频分路信号锁存此4个采样信号，获取4路4比特采样数据。

本发明提供一种高速SATA接口数据恢复与串并转换的方法，其中，用于后续电路的时钟信号是由对第3路降频分路信号进行二分频产生的。

本发明提供一种高速SATA接口数据恢复与串并转换的方法，其整合包括如下步骤：

a)用第1路降频分路信号锁存第3路采样数据；用第2路降频分路信号锁存第4路采样数据；用第3路降频分路信号锁存第1路采样数据；用第4路降频分路信号锁存第2路采样数据；

b)用第3路降频分路信号分别锁存在步骤a)中第1路、第4路已锁存的两路数据，用第3路降频分路信号的反相信号分别锁存在步骤a)中第2路、第3路已锁存的两路数据；再用第3路降频分路信号锁存第1路-第4路上述在步骤b)中锁存后所得的数据，获取与时钟信号同步的32比特采样数据。

为达到前述目的，本发明还提供一种高速SATA接口数据恢复与串并转换的电路模块，包括去冗余比特电路和与其相连的比特对齐电路，以及设定延时控制参数的微控制器，还包括降频分路电路、4个相同的采样电路、整合输出电路和时钟产生电路，其中：

降频分路电路为四分频器，高速串行信号输入四分频器，其4路降频分路信号分别接至4个采样电路，同时接入整合输出电路，其中一路降频分路信号还接至时钟产生电路；

每个采样电路由依次相连的1个1/2比特延时可调单元和第一至第四1比特延时可调单元以及锁存器组成，微控制器与1/2比特延时可调单元和第一至第四1比特延时可调单元分别相连，4路降频分路信号之一接至1/2比特延时可调单元，其中：

1/2比特延时可调单元的输出信号接至依次连接的第一至第四1比特延时可调单元，第一至第四1比特延时可调单元的输出信号分别接至锁存器，锁存器输出的4比特采样数据接至整合输出电路；

时钟产生电路接于降频分路电路与去冗余比特电路和比特对齐电路之间，其中一路降频分路信号接至时钟产生电路输入端；其输出的时钟信号分别接至去冗余比特电路和比特对齐电路，并作为电路模块的输出时钟信号；

整合输出电路为D触发器组，其输出与时钟信号同步的32比特采样数据接至去冗余比特电路；

去冗余比特电路输出有效比特序列数据，并同时输出该数据的有效信号，接至比特对齐电路；

比特对齐电路输出实际传输的并行协议有效数据，并同时输出该数据的有效信号。

本发明提供的高速SATA接口数据恢复与串并转换的电路模块，其中，所述降频分路电路由第一、二D触发器、第一至第三反相门和第一至第四与非门组成，高速串行信号分别接至第一D触发器的“clk”端、第一反相门和第一、二与非门的输入端，第一反相门的输出端分别接至第二D触发器的“clk”端和与第三、四与非门的输入端，第一D触发器的输出端接至第二反相门、第二与非门的输入端，第二D触发器的输出端接至第三反相门、第四与非门的输入端，第二反相门的输出端分别接至第一D触发器和第一与非门的输入端，第三反相门(204)的输出端分别接至第二D触发器和第三与非门的输入端，第一至第四与非门的输出端分别接至4个并列的采样电路。

本发明提供的高速SATA接口数据恢复与串并转换的电路模块，在所述采样电路中，

所述1/2比特延时可调单元由二四译码器、第四至第七反相门和第五至第八、九、十、十一与非门组成，输入的采样信号与二四译码器的4个信号S0、S1、S2和S3分别接至第五至第八与非门的输入端，第五与非门的输出端和第六与非门经第四反相门的输出端接至第九非门的输入端，第七与非门的输出端和第八与非门经第五反相门的输出端接至第十与非门的输入端，第九与非门的输出端和第十与非门经第六反相门的输出端分别接至第十一与非门的输入端，第十一与非门的输出端经第七反相门输出信号至所述第一1比特延时可调单元；

所述1比特延时可调单元由第八、九反相门、第十二、十三、十五与非门和第二个1/2比特延时可调单元组成，输入信号接至第十二与非门的输入端并经第九反相门接至第十三与非门的输入端，第十二、十三与非门的输出端接至第十五与非门的输入端，第十五与非门的输出端接入第二个1/2比特延时可调单元，其输出信号接至所述锁存器。

本发明提供的高速SATA接口数据恢复与串并转换的电路模块，在所述整合输出电路中，

所述4路降频分路信号分别接至第三至第六D触发器的“clk”端，4路采样数据分别接至第三至第六D触发器的“D”端，第三至第六D触发器的输出端分别输出第一至第四4比特信号A、B、C、D；

第3路降频分路信号分别接至第七、十D触发器的“clk”端，第一、四4比特信号A、D分别接至第七、十D触发器的“D”端，第七、十D触发器的输出端分别输出AD[7:4]和AD[3:0]两个4比特信号；

第3路降频分路信号经第十反相门输出的信号分别接至第八、九D触发器的“clk”端，第二、三4比特信号B、C分别接至第八、九D触发器的“D”端，第八、九D触发器的输出端分别输出BC[7:4]和BC[3:0]两个4比特信号；

第3路降频分路信号经第十反相门输出的信号并分别接至第十一、十二D触发器组相应的“clk”端，信号AD[7:4]、AD[3:0]、BC[7:4]和BC[3:0]分别接至第十一D触发器组相应的“D”端，第十一D触发器组的输出端得到16比特信号ABCD[31:16]；信号ABCD[31:16]分别接至第十二D触发器组相应的“D”端，第十二D触发器组的输出端输出16比特信号ABCD[15:0]；

两个16比特信号ABCD[31:16]和ABCD[15:0]组成32比特采样数据信号。

本发明提供的高速SATA接口数据恢复与串并转换的电路模块，其中，时钟产生电路为二分频器，输入信号经二分频器得到时钟信号，作为后续电路和电路模块的时钟信号输出。

本发明提供的高速SATA接口数据恢复与串并转换的电路模块，其中，微控制器为用于设定延时参数的MCU，其2比特控制信号接至1/2比特延时可调单元；其3比特控制信号接至1比特延时可调单元。

本发明提供的一种高速SATA接口数据恢复和串并转换电路的方法和电路模块，其技术方案具有以下几个显著特点：(1)本发明提供了高速串行数据恢复和串并转换电路的全数字电路，由于不存在模拟集成电路和数字集成电路混合工艺问题，使得高速串行总线接口集成电路的设计制造更加容易实现。(2)本发明电路能即时地恢复数据，不需要额外的锁定时间。(3)本发明电路无需本地时钟信号，而且也不用从串行线上恢复出嵌入的时钟信号。电路中所用到的时钟信号是从串行输入信号分频获取的，当串行线上无信号时，电路也不工作，这样能够有效地降低电路功耗。

下面将将结合附图及实施例对本发明的技术方案进行详细说明，以便进一步阐述本发明的目的、特征及优点。

附图说明

图1为本发明高速SATA接口数据恢复和串并转换电路的方框图；

图2为降频分路电路的电路原理图；

图3为降频分路电路输入和输出信号波形图；

图4为采样电路的方框图；

图5为采样电路输入和输出信号的波形图；

图6为1/2比特延时可调单元电路的电路原理图；

图7为1比特延时可调单元电路的电路原理图；

图8为整合输出电路的电路原理图；

图9为去冗余比特电路的方框图；

图10为比特对齐电路的方框图。

具体实施方式

本发明实现高速SATA接口数据恢复和串并转换的电路模块为全数字电路，参见图1，其工作过程如下：(1)接收输入的高速串行信号，获取4路降频分路信号。(2)对4路降频分路信号分别采样，然后将4路采样信号输出。(3)从串行线上产生一个时钟信号用作后续同步电路的时钟。(4)在每个时钟周期输出整合后的采样信号。(5)对每个时钟周期输入的采样信号，去除其中多余比特，并将有效比特相连接，组成一个比特序列数据输出。(6)将此比特序列数据与协议协定的同步字相比对，进行比特对齐，输出协议有效数据。

下面结合说明书附图，详细叙述本发明的具体实施例。

(1)降频分路电路

参见图2，降频分路电路的四分频器由D触发器201、202、反相门200、203、204和与非门205-208组成，高速串行信号分别接至D触发器201的“clk”端、反相门200和与非门205、206的输入端，反相门200的输出端分别接至D触发器202的“clk”端和与非门207、208的输入端，D触发器201、202的输出端分别接至反相门203、与非门206和反相门204、与非门208的输入端，反相门203的输出端分别接至D触发器201和与非门205的输入端，反相门204的输出端分别接至D触发器202和与非门207的输入端，与非门205-208的输出端分别接至4个并列的采样电路。

高速串行信号101，经电路分频获取4路降频分路信号103，104，105和106。参见图3，4路降频分路信号都用低电平表示串行输入信号的高低电平的脉冲宽度。第1路降频分路信号103和第3路降频分路信号105记录串行输入信号101的高电平脉冲宽度，例如，以降频分路信号103的低电平脉冲宽度ab段表示输入信号101的高电平脉冲宽度ab段，以降频分路信号105的低电平脉冲宽度cd段表示输入信号101的高电平脉冲宽度cd段，两者是交替表示的；第2路降频分路信号104和第4路降频分路信号106记录串行输入信号101的低电平脉冲宽度，例如，以降频分路信号104的低电平脉冲宽度bc段表示输入信号101的低电平脉冲宽度bc段，以降频分路信号106的低电平脉冲宽度de段表示输入信号101的低电平脉冲宽度de段，两者也是交替表示的。

(2)采样电路

图4是采样电路107，108，109和110的电路方框图。以采样电路107为例，参见图4，串行信号103～106经过1/2比特延时可调单元402获取信号403；再依次经过1比特延时可调单元404、406、408、410，分别获取信号405、407、409、411。用串行信号103～106作为锁存器组412的锁存信号，锁存405，407，409，411等4个信号，获取4比特位宽的锁存输出信号111～114。其中，如信号111中“0”的个数加1，表征信号103的低电平的比特宽度，如1100表明信号103有3个比特的脉宽。

参见图5，可知电路的信号波形。

参见图6，1/2比特延时可调单元由二四译码器600、反相门605、606、609、611和与非门601-604、607、608、610组成，输入的采样信号103-106与二四译码器600的4个信号S0、S1、S2和S3分别接至与非门601-604的输入端，与非门601、603的输出端和与非门602、604的输出端经反相门605、606分别接至与非门607、608)的输入端，与非门607的输出端和与非门608经反相门609的输出端分别接至与非门610的输入端，与非门610的输出端经反相门611输出至所述1比特延时可调单元。

参见图7，1比特延时可调单元由反相门712、713和与非门714-716和1个1/2比特延时可调单元相同的单元组成，输入信号403接至与非门714的输入端并经反相门713接至与非门715的输入端，与非门714、715的输出端接至与非门716的输入端，与非门716的输出端接入1/2比特延时可调单元，其输出信号717接至锁存器。

由于利用串行信号本身的时间信号对串行信号进行采样，需要对信号进行1/2比特时间的延时和1比特时间的延时。为了补偿温度，工艺等条件对电路延迟的影响，电路中使用了参数控制的延时电路单元，通过设定一定的参数来获得较精确的延时。参见图4，两比特位宽信号126是1/2比特延时可调单元的时延控制参数；3比特位宽信号127是1比特延时可调单元的时延控制参数。参数126和127通过微控制器125来设定。

参见图6，电路的延时由信号126控制。其调节延时的精度为2个反向门的时延。对于SATA1.0接口1/2比特的时间333ps，通过设定信号126控制输入信号，经过不同的路径来获得较精确的延时。

参见图7，电路结构类似于图6，只是增加了一级延时控制。电路的延时由参数信号127(包括2比特信号127[1:0]和1比特信号127[2])控制，时间精度也为2个反相门的延时。对于SATA1.0接口1比特的时间666ps，通过设定信号127控制输入信号经过不同的路径来获得较精确的延时。

(3)整合输出电路

参见图8，所述4路降频分路信号103-106分别接至D触发器801-804的“clk”端，4路采样数据111-114分别接至D触发器801-804的“D端”，D触发器801-804的输出端分别输出A、B、C、D四个4比特信号；

第3路降频分路信号105分别接至D触发器806、809的“clk”端，A、D两组数据信号分别接至D触发器806、809的“D端”，D触发器806、809的输出端分别输出AD[7:4]和AD[3:0]两个4比特信号；

信号105经反相门805输出的信号分别接至D触发器807、808的“clk”端，B、C两组数据信号分别接至D触发器807、808的“D端”，D触发器807、808的输出端分别输出BC[7:4]和BC[3:0]两个4比特信号；

信号105经反相门805输出的信号并分别接至D触发器组810和811相应的“clk”端，信号AD[7:4]、AD[3:0]、BC[7:4]和BC[3:0]分别接至D触发器组810相应的“D端”，D触发器组810的输出端得到16比特信号ABCD[31:16]；信号ABCD[31:16]分别接至D触发器组811相应的“D端”，D触发器组811的输出端输出16比特信号ABCD[15:0]；两个16比特信号ABCD[31:16]和ABCD[15:0]组成32比特位宽采样信号116。

D触发器组801，802，803，804，806，807，808，809，810和811都是时钟正沿触发的D触发器。

(4)时钟产生电路

参见图8，时钟产生电路为二分频器。时钟产生电路117由反相门812、D触发器813和反相门814组成。输入信号105用二分频获取时钟信号118，作为后续电路系统的时钟信号。采样信号116与时钟信号118是同步的。

表1是4路采样数据整合的一个数据例，按照时间的先后顺序，将4路4比特的采样数据整合成32比特的采样数据。

	1路	2路	3路	4路
					第一组输入	1100	1000	1110	1111
第二组输入	1110	1100	1110	1000
					整合  输出	1100  1000	1110  1111	1110  1100	1110  1000

表1：采样数据整合的数据例。

(5)去冗余比特电路

本发明电路模块对公知的去冗余比特电路和比特对齐电路，以实施例作如下介绍：

参见图9，去冗余比特电路119由转换电路901、有效比特计数电路902和比特合并电路905组成。整个电路是以时钟信号118来同步的。

1)转换电路

转换电路901将32比特位的采样数据116转换成32比特位的去除冗余比特信号903。这里以一个实际例子说明转换方法。32比特位的数据116是由8个4比特(前后两组，每组4路)组成的采样数据，例如其形式(见表2)为1110_1100_1110_1000_1100_1111_1100_1110。这里所叙述的转换方法，是对每4比特的采样数据分别进行转换。比如，以表2中前一组的1路采样数据1110来说，1110中“0”的个数加1表示数据位宽，此时获取的位宽为2，而1路采样的是高电平数据，因此，2位宽位对应的就是11。由于电路在时钟信号118的控制之下进行，所以对8个4比特数据的转换，高电平和低电平是交替进行的。对于前一组的2路采样数据1100来说，获取的位宽为3位，但由于采样是低电平数据，因此转换后结果为000。依此类推，可获取其余6个数据，列在表2中。再将这些数据加以合并，不足32位时，后面用“0”补齐，获取转换后的32位比特流903为11_000_11_0000_111_0_111_00_000000000000，在这个例子中，补了12个零。

	1路	2路	3路	4路	1路	2路	3路	4路
									采样数据(116)	1110	1100	1110	1000	1100	1111	1100	1110
转换后的结果(903)	11	000	11	0000	111	0	111	00
									有效比特数(904)	2	3	2	4	3	1	3	2

表2：去除冗余比特电路中，比特转换电路的一个数据例

2)有效比特计数电路

有效比特计数电路902对8个4比特的采样数据116分别计数，计算其中的“0”的个数，再加1为计数值。例如，对前一组2路的4比特采样数据“1100”，计算其中的“0”的个数，并加1得计数值为“3”，称为有效比特数，见表2中的第3排。然后将所有计数相加获取总的计数值904。在表2的数据例中，采样数据比特流116为1110_1100_1110_1000_1100_1111_1100_1110，通过计算获取有效比特数为2_3_2_4_3_1_3_2，将这8个数值相加就是数据904。这表明转换后的比特流11_000_11_0000_111_0_111_00_000000000000的前20位为有效位数(信号904的值为20)。

3)比特合并电路

数据903和904输入比特合并电路905。比特流连续不断输入，如将比特流903称为T时钟输入(32位)，则将下一个比特流称为T+1时钟输入(32位)。比特合并电路905将T时钟输入和T+1时钟输入的比特流的有效比特位数合并，组合成60比特位宽的数据信号120(不足60位的用“0”补齐)，作为905的输出数据。例如，T时钟输入的比特流903为11_000_11_0000_111_0-111_00_000000000000，它含有20个有效比特位；T+1时钟输入的比特流903为111_00_111_000_11_0_11_00_00000000000000，它含有18个有效比特位，将T时钟输入的20个有效比特位和T+1时钟输入的18个有效比特位相加，获取38个有效比特位，再补上22个“0”，即形成60比特位宽的数据信号120：11_000_11_0000_111_0_111_00_111_00_111_000_11_0_11_00_0000000000000000000000。将60位宽的数据120从左至右分为6组(以10位为一组)，同时输出6个有效信号分别表明1-10比特位，11-20比特位，21-30比特位，31-40比特位，41-50比特位，51-60比特位数据的有效性。有效比特位宽38表明前30位是有效的，后面的8位(31位到38位)不足10位，不起作用，说明数据信号只有前3组是有效的，后3组是无效的。有效的以1表示，无效的以0表示，于是将同时输出6比特的数据有效信号121表示为：“111000”，用以表征数据信号120的有效性。

(6)比特对齐电路

参见图10，比特对齐电路122由数据规整电路1001和对齐比特电路1004组成。整个电路也是以时钟信号118来同步的。

1)数据规整电路

信号120(60比特位宽)和121(6比特位宽)输入数据规整电路1001，在每个时钟周期根据数据比特有效信号121将120规整为20比特位宽的数据信号1002；同时产生1比特的数据有效信号1003，用以表征数据1002的有效性。

延用前例，在T时钟输入的60比特信号120为11_000_11_0000_111_0_111_00_111_00_111_000_11_0_11_00_0000000000000000000000，数据规整电路根据6比特数据有效信号121“111000”，规整输出20比特数据1002：11_000_11_0000_111_0_111_00。121的前3位是1，表示120数据的前30位是有效信号，能够规整出20比特位宽的数据1002，因而将1赋予1003，以表征数据1002是有效的；如果信号121是100000的话，表示120数据仅仅前10位是有效信号，则不能够规整出20比特位宽的数据，此时，只能将0赋予1003，此时表示1002是无效的。

2)对齐比特电路

对齐比特电路1004将1002有效的20比特数据信号与协议协定的同步字相比对，输出比特对齐后的20比特数据123，同时输出1比特的数据有效信号124。

继续延用前例，设想在T-2时钟输入的有效的20比特信号1002为110001110101_00111110，在T-1时钟输入的有效的20比特信号1002为100101010101_

在T时钟输入的有效的20比特信号1002为

11010100。对齐比特电路在T-1时钟对T-2时钟和T-1时钟信号合成后的比特流，进行逐个比特的移位检测，可检测到同步字：“0011111010_0101010101”(下画线为单线的数字)，对齐比特并输出20比特同步字数据123，同时输出有效信号124为1；在T时钟输出同步字之后的比特流数据123为(下画线为双线的数字)，信号124输出为1，由此一直延续下去。

本发明的技术方案可以说明，其高速SATA接口数据恢复和串并转换的方法，是可以通过全数字化电路实现的，它可以快速恢复数据，并可以减小电路的规模和降低电路的功耗，输出高速SATA接口的并行协议有效数据。

Claims (10)

1.一种高速SATA接口数据恢复与串并转换的方法，该方法通过含有信号采样电路、时钟产生电路和时钟同步电路的数据处理电路模块进行高速串行数据的恢复和串并转换，其方法包括如下步骤：

1)输入：接收高速串行信号；

2)降频：将所述高速串行信号4分频，并分别获取4路降频分路信号；

3)采样：对4路降频分路信号分别采样，获取4路4比特采样数据；

4)提取时钟：在步骤3)的同时，从降频分路信号的串行线上获取一个用于后续电路的时钟信号；

5)整合：将4路采样数据锁存，获取与时钟信号同步的32比特采样数据；

6)去冗余：对所述与时钟信号同步的32比特采样数据，去除其中多余的比特，并将有效的比特相连接，获取一个一定长度的有效比特序列数据及该数据的有效信号；

7)对齐：将所述有效比特序列数据与数据传输协议的同步信号相比对，进行比特对齐，获取完整的协议有效数据；

8)输出：输出获取的所述时钟信号、协议有效数据和该数据的有效信号。

2.根据权利要求1所述的方法，其中，所述采样包括如下步骤：

a)对每一路降频分路信号先作1/2比特时间延时，再依次作4个1比特时间延时，获取4个采样信号；

b)用该路降频分路信号锁存此4个采样信号，获取4路4比特采样数据。

3.根据权利要求1或2所述的方法，其中，所述用于后续电路的时钟信号是由对第3路降频分路信号进行二分频产生的。

4.根据权利要求3所述的方法，其中，所述整合包括如下步骤：

a)用第1路降频分路信号锁存第3路采样数据；用第2路降频分路信号锁存第4路采样数据；用第3路降频分路信号锁存第1路采样数据；用第4路降频分路信号锁存第2路采样数据；

b)用第3路降频分路信号分别锁存在步骤a)中第1路、第4路已锁存的两路数据，用第3路降频分路信号的反相信号分别锁存在步骤a)中第2路、第3路已锁存的两路数据；再用第3路降频分路信号锁存第1路-第4路上述在步骤b)中锁存后所得的数据，获取与时钟信号同步的32比特采样数据。

5.一种高速SATA接口数据恢复与串并转换的电路模块，包括去冗余比特电路(119)和与其相连的比特对齐电路(122)，以及设定延时控制参数的微控制器(125)，其特征在于：还包括降频分路电路(102)、4个相同的采样电路(107-110)、整合输出电路(115)和时钟产生电路(117)，其中：

所述降频分路电路(102)为四分频器，高速串行信号输入所述四分频器，其4路降频分路信号(103-106)分别接至4个所述采样电路(107-110)，同时接入所述整合输出电路(115)，其中一路降频分路信号还接至所述时钟产生电路(117)；

每个所述采样电路(107-110)由依次相连的1个1/2比特延时可调单元(402)和第一至第四1比特延时可调单元(404、406、408、410)以及锁存器(412)组成，所述微控制器(125)与所述1/2比特延时可调单元(402)和所述第一至第四1比特延时可调单元(404、406、408、410)分别相连，所述4路降频分路信号(103-106)之一接至所述1/2比特延时可调单元(402)，其中：

所述1/2比特延时可调单元(402)的输出信号(403)接至所述第一1比特延时可调单元(404)，

所述第一1比特延时可调单元(404)的输出信号(405)接至所述第二1比特延时可调单元(406)，

所述第二1比特延时可调单元(406)的输出信号(407)接至所述第三1比特延时可调单元(408)，

所述第三1比特延时可调单元(408)的输出信号(409)接至所述第四1比特延时可调单元(410)，

所述第一至第四1比特延时可调单元(404、406、408、410)的输出信号(405、407、409、411)分别接至所述锁存器(412)，所述锁存器(412)输出的4比特采样数据(111-114)接至所述整合输出电路(115)；

所述时钟产生电路(117)接于所述降频分路电路(102)与所述去冗余比特电路(119)和所述比特对齐电路(122)之间，其中一路所述降频分路信号(105)接至所述时钟产生电路(117)输入端；其输出的时钟信号(118)分别接至所述去冗余比特电路(119)和所述比特对齐电路(122)，并作为电路模块的输出时钟信号；

所述整合输出电路(115)为D触发器组，其输出与时钟信号同步的32比特采样数据(116)接至所述去冗余比特电路(119)；

所述去冗余比特电路(119)输出有效比特序列数据(120)，并同时输出该数据的有效信号(121)，接至所述比特对齐电路(122)；

所述比特对齐电路(122)输出实际传输的并行协议有效数据(123)，并同时输出该数据的有效信号(124)。

6.根据权利要求5所述的电路模块，其特征在于：其中，所述降频分路电路(102)由第一、二D触发器(201、202)、第一至第三反相门(200、203、204)和第一至第四与非门(205-208)组成，高速串行信号分别接至第一D触发器(201)的“clk”端、第一反相门(200)和第一、二与非门(205、206)的输入端，第一反相门(200)的输出端分别接至第二D触发器(202)的“clk”端和第三、四与非门(207、208)的输入端，第一D触发器(201)的输出端接至第二反相门(203)、第二与非门(206)的输入端，第二D触发器(202)的输出端接至第三反相门(204)、第四与非门(208)的输入端，第二反相门(203)的输出端分别接至第一D触发器(201)和第一与非门(205)的输入端，第三反相门(204)的输出端分别接至第二D触发器(202)和第三与非门(207)的输入端，第一至第四与非门(205-208)的输出端分别接至4个并列的采样电路(107-110)。

7.根据权利要求6所述的电路模块，其特征在于：在所述采样电路(107-110)中，

所述1/2比特延时可调单元由二四译码器(600)、第四至第七反相门(605、606、609、611)和第五至第八、九、十、十一与非门(601-604、607、608、610)组成，输入的采样信号与二四译码器(600)的4个信号S0、S1、S2和S3分别接至第五至第八与非门(601-604)的输入端，第五与非门(601)的输出端和第六与非门(602)经第四反相门(605)的输出端接至第九非门(607)的输入端，第七与非门(603)的输出端和第八与非门(604)经第五反相门(606)的输出端接至第十与非门(608)的输入端，第九与非门(607)的输出端和第十与非门(608)经第六反相门(609)的输出端分别接至第十一与非门(610)的输入端，第十一与非门(610)的输出端经第七反相门(611)输出信号(403)至所述第一1比特延时可调单元(404)；

所述1比特延时可调单元由第八、九反相门(712、713)、第十二、十三、十五与非门(714、715、716)和第二个1/2比特延时可调单元组成，输入信号(403)接至第十二与非门(714)的输入端并经第九反相门(713)接至第十三与非门(715)的输入端，第十二、十三与非门(714、715)的输出端接至第十五与非门(716)的输入端，第十五与非门(716)的输出端接入第二个1/2比特延时可调单元。

8.根据权利要求7所述的电路模块，其特征在于：在所述整合输出电路(115)中，

所述4路降频分路信号(103-106)分别接至第三至第六D触发器(801-804)的“clk”端，4路采样数据(111-114)分别接至第三至第六D触发器(801-804)的“D”端，第三至第六D触发器(801-804)的输出端分别输出第一至第四4比特信号A、B、C、D；

第3路降频分路信号(105)分别接至第七、十D触发器(806、809)的“clk”端，第一、四4比特信号A、D分别接至第七、十D触发器(806、809)的“D”端，第七、十D触发器(806、809)的输出端分别输出AD[7:4]和AD[3:0]两个4比特信号；

第3路降频分路信号(105)经第十反相门(805)输出的信号分别接至第八、九D触发器(807、808)的“clk”端，第二、三4比特信号B、C分别接至第八、九D触发器(807、808)的“D”端，第八、九D触发器(807、808)的输出端分别输出BC[7:4]和BC[3:0]两个4比特信号；

第3路降频分路信号(105)经第十反相门(805)输出的信号并分别接至第十一、十二D触发器组(810、811)相应的“clk”端，信号AD[7:4]、AD[3:0]、BC[7:4]和BC[3:0]分别接至第十一D触发器组(810)相应的“D”端，第十一D触发器组(810)的输出端得到16比特信号ABCD[31:16]；信号ABCD[31:16]分别接至第十二D触发器组(811)相应的“D”端，第十二D触发器组(811)的输出端输出16比特信号ABCD[15:0]；

两个16比特信号ABCD[31:16]和ABCD[15:0]组成32比特采样数据(116)。

9.根据权利要求8所述的电路模块，其特征在于：所述时钟产生电路(117)为二分频器，输入信号(105)经二分频器得到时钟信号(118)，作为后续电路和电路模块的时钟信号输出。

10.根据权利要求9所述的电路模块，其特征在于：所述微控制器(125)为用于设定延时参数的MCU，其2比特控制信号(126)接至所述1/2比特延时可调单元(402)；其3比特控制信号(127)接至所述第一至第四1比特延时可调单元(404、406、408、410)。

Images