CN113258921B - 串并转换电路、方法及串行解串器 - Google Patents

Abstract

本申请提供了一种串并转换电路、方法及串行解串器，所述串并转换电路包括：时钟模块，用于根据第一控制信号对输入时钟信号进行分频处理，以输出至少三个分频时钟信号；数据转换模块，包括至少三个串联连接的数据转换单元，数据转换单元用于根据第一控制信号和分频时钟信号对输入数据进行串并转换，以得到输出数据；至少三个数据转换单元的输出数据具有不同的有效位宽；输出选择模块，用于根据第二控制信号选择至少三个数据转换单元的输出数据中的一个作为目标输出数据输出。在本申请提供的串并转换电路可以实现多种不同有效位宽的输出数据的输出，灵活性高，同时也方便后续数字电路的规划和设计，达到尽可能的节省资源，降低功耗。

Description

串并转换电路、方法及串行解串器

技术领域

本申请涉及模拟集成电路领域，具体涉及一种串并转换电路、方法及串行解串器。

背景技术

随着技术的发展，芯片通讯速率提高，数据量不断增大，而芯片的引脚数目却不能无限增大，串行解串电路成为高速数据传输的主要解决方案。串行解串电路先通过并串转换电路将数据进行并串转换以进行高速传输，然后再通过串并转换电路将数据进行串并转换以恢复原来的数据。然而，相关技术的串并转换电路需要根据输出数据位宽进行有针对性的设计，输出数据模式单一，当输出数据位宽变更时，串并转换电路的结构需要重新进行设计，费时费力。

发明内容

本申请的一个目的在于提出一种串并转换电路、方法及串行解串器，以解决相关技术中串并转换电路输出数据模式单一的问题。

根据本申请实施例的一方面，公开了一种串并转换电路，包括：

时钟模块，用于根据第一控制信号对输入时钟信号进行分频处理，以输出至少三个分频时钟信号；

数据转换模块，包括至少三个串联连接的数据转换单元，所述数据转换单元用于根据所述第一控制信号和所述分频时钟信号对输入数据进行串并转换，以得到输出数据；至少三个所述数据转换单元的输出数据具有不同的有效位宽；

输出选择模块，用于根据第二控制信号选择至少三个所述数据转换单元的输出数据中的一个作为目标输出数据输出。

在本申请的一个实施例中，所述分频时钟信号与所述数据转换单元一一对应。

在本申请的一个实施例中，所述至少三个分频时钟信号包括第一分频时钟信号、第二分频时钟信号和第三分频时钟信号；所述至少三个数据转换单元包括第一数据转换单元、第二数据转换单元和第三数据转换单元；

所述第一数据转换单元用于根据所述第一分频时钟信号对原始输入信号进行串并转换，以得到第一输出数据；

所述第二数据转换单元用于根据所述第一控制信号和所述第二分频时钟信号对所述第一输出数据进行串并转换，以得到第二输出数据；

所述第三数据转换单元用于根据所述第一控制信号和所述第三分频时钟信号对所述第二输出数据进行串并转换，以得到第三输出数据；

所述输出选择模块与所述第二数据转换单元和所述第三数据转换单元连接，所述输出选择模块根据所述第二控制信号选择所述第二输出数据或所述第三输出数据作为目标输出数据。

在本申请的一个实施例中，所述第一数据转换单元还用于接收所述输入时钟信号，根据所述输入时钟信号对所述原始输入信号进行延迟处理，并根据所述第一分频时钟信号对延迟处理后的所述原始输入信号进行串并转换，以得到第一输出数据；

所述第二数据转换单元还用于接收所述第一分频时钟信号，根据所述第一分频时钟信号对所述第一输出数据进行延迟处理，并根据所述第二分频时钟信号对延迟处理后的所述第一输出数据进行串并转换，以得到第二输出数据；

所述第三数据转换单元还用于接收所述第二分频时钟信号，根据所述第二分频时钟信号对所述第二输出数据进行延迟处理，并根据所述第三分频时钟信号对延迟处理后的所述第二输出数据进行串并转换，以得到第三输出数据。

在本申请的一个实施例中，所述至少三个数据转换单元的输出数据的总位宽为偶数且依次增大。

根据本申请实施例的一方面，公开了一种串并转换方法，包括：

接收输入时钟信号和第一控制信号，并根据所述第一控制信号对所述输入时钟信号进行分频处理，以输出至少三个分频时钟信号；

根据所述第一控制信号和所述分频时钟信号对输入数据进行多次串并转换，以得到多个不同有效位宽的输出数据；

根据第二控制信号选择多个不同有效位宽的输出数据中的一个作为目标输出数据输出。

在本申请的一个实施例中，所述至少三个分频时钟信号包括第一分频时钟信号、第二分频时钟信号和第三分频时钟信号；所述根据所述第一控制信号和所述分频时钟信号对输入数据进行多次串并转换，以得到多个不同位宽的输出数据，包括：

根据所述第一分频时钟信号对原始输入信号进行串并转换，以得到具有第一有效位宽的第一输出数据；

根据所述第一控制信号和所述第二分频时钟信号对所述第一输出数据进行串并转换，以得到具有第二有效位宽的第二输出数据；

根据所述第一控制信号和所述第三分频时钟信号对所述第二输出数据进行串并转换，以得到具有第三有效位宽的第三输出数据。

在本申请的一个实施例中，所述根据第二控制信号选择多个不同有效位宽的输出数据中的一个作为目标输出数据输出，包括：

根据第二控制信号选择所述第二输出数据或所述第三输出数据作为目标输出数据输出。

在本申请的一个实施例中，所述根据第二控制信号选择所述第二输出数据或所述第三输出数据作为目标输出数据输出，包括：

根据第二控制信号选择所述第二输出数据或所述第三输出数据作为目标输出数据；

当所述目标输出数据的有效位宽小于输出总位宽时，将所述目标输出数据不足输出总位宽的数据位置零后输出。

根据本申请实施例的一方面，公开了一种串行解串器，所述串行解串器包括本申请任意实施例提供的串并转换电路。

在本申请提供的技术方案中，串并转换电路可以实现多种不同有效位宽的输出数据的输出，也即目标输出数据具有多种模式，用户可以根据实际需求进行选择，灵活性高，同时也方便后续数字电路的规划和设计，达到尽可能的节省资源，降低功耗。

本申请的其他特性和优点将通过下面的详细描述变得显然，或部分地通过本申请的实践而习得。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性的，并不能限制本申请。

附图说明

通过参考附图详细描述其示例实施例，本申请的上述和其它目标、特征及优点将变得更加显而易见。

图1示例性地示出了本申请一个实施例提供的串并转换电路的结构框图。

图2示例性地示出了本申请又一个实施例提供的串并转换电路的结构框图。

图3示例性地示出了串并转换电路的第一种工作模式的时序图。

图4示例性地示出了串并转换电路的第二种工作模式的时序图。

图5示例性地示出了串并转换电路的第三种工作模式的时序图。

图6示例性地示出了串并转换电路的第四种工作模式的时序图。

图7示例性地示出了本申请一个实施例提供的串并转换方法的流程图。

具体实施方式

现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些示例实施方式使得本申请的描述将更加全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。附图仅为本申请的示意性图解，并非一定是按比例绘制。图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。

此外，所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多示例实施方式中。在下面的描述中，提供许多具体细节从而给出对本申请的示例实施方式的充分理解。然而，本领域技术人员将意识到，可以实践本申请的技术方案而省略所述特定细节中的一个或更多，或者可以采用其它的电路、组元、步骤等。在其它情况下，不详细示出或描述公知结构、电路、实现或者操作以避免喧宾夺主而使得本申请的各方面变得模糊。

下面结合附图介绍本申请实施例提供的串并转换电路的具体细节。

图1示例性地示出了本申请一个实施例提供的串并转换电路的结构框图。如图1所示，本申请实施例提供的串并转换电路包括时钟模块110、数据转换模块120和输出选择模块130，时钟模块110与数据转换模块120连接，数据转换模块120与输出选择模块130连接。

时钟模块110用于接收第一控制信号和输入时钟信号，并根据第一控制信号对输入时钟信号进行分频处理，以输出至少三个分频时钟信号。分频时钟信号是对输入时钟信号做分频处理得到的时钟信号，分频时钟信号的频率小于输入时钟信号的频率。第一控制信号则用于控制时钟模块110在对输入时钟信号做分频处理时的分频比。每个分频时钟信号对应一种分频比，至少三个分频时钟信号的分频比互不相同且依次增加。

数据转换模块120包括至少三个串联连接的数据转换单元121，数据转换单元121的数量与分频时钟信号的数量相同。数据转换单元121用于根据第一控制信号和分频时钟信号对输入该数据转换单元121的数据进行串并转换，以得到对应的输出数据。串并转换是指将串行输入的数据转换为并行输出的数据。

输入数据经过串并转换之后，得到的输出数据的位宽将增大，对于数据转换模块120的至少三个数据转换单元121，每个数据转换单元121的输出数据具有不同的位宽。此处所说位宽是指输出数据的总位宽，其不随第一控制信号和分频时钟信号的改变而改变。然而，数据转换单元121在对输入数据进行串并转换时，当第一控制信号改变，数据转换单元121输出数据的有效位宽将发生变化，有效位宽是指数据转换单元121的输出数据中有效数据位的数量。有效位宽小于等于总位宽。数据转换单元121的输出数据中有效位宽对应的数据才是有效数据。

在本申请的一个实施例中，至少三个数据转换单元121的输出数据的总位宽为偶数且依次增加。一般的，第一个数据转换单元121进行2位到4位串并转换（记为2to4转换器，输出数据的总位宽为4位），其后的数据转换单元121的输出数据的总位宽依次增加，如4位到10位（记为4to10转换器，输出数据的总位宽为10位）、10位到20位（记为10to20转换器，输出数据的总位宽为20位），或者4位到8位、8位到16位、16位到32位等等。

输出选择模块130根据第二控制信号，选择至少三个数据转换单元121的输出数据中的一个作为目标输出数据输出。如此，串并转换电路可以实现多种不同有效位宽的输出数据的输出，也即目标输出数据具有多种模式，用户可以根据实际需求进行选择，灵活性高，同时也方便后续数字电路的规划和设计，达到尽可能的节省资源，降低功耗。

在本申请的一个实施例中，参考图2所示的串并转换电路的结构框图。时钟模块110接收输入时钟信号clk2p和第一控制信号div5。通过对输入时钟信号clk2p分别进行第一分频处理、第二分频处理和第三分频处理，得到第一分频时钟信号clk4p、第二分频时钟信号clk10p和第三分频时钟信号clk20p。其中，输入时钟信号clk2p表示时钟信号组<clk2p，clk2n>，第一分频时钟信号clk4p表示时钟信号组<clk4p，clk4n>，第二分频时钟信号clk10p表示时钟信号组<clk10p，clk10n>，第三分频时钟信号clk20p表示时钟信号组<clk20p，clk20n>。第一分频处理为2分频处理，第一分频时钟信号clk4p为输入时钟信号clk2p的2分频时钟信号。第二分频处理和第三分频处理根据第一控制信号div5的不同将有所不同。

第一控制信号div5包括高低电平两种状态，当第一控制信号div5为高电平时，第二分频处理为5分频处理，第三分频处理为10分频处理，则第二分频时钟信号clk10p为输入时钟信号clk2p的5分频时钟信号，第三分频时钟信号clk20p为输入时钟信号clk2p的10分频时钟信号。当第一控制信号div5为低电平时，第二分频处理为4分频处理，第三分频处理为8分频处理，则第二分频时钟信号clk10p为输入时钟信号clk2p的4分频时钟信号，第三分频时钟信号clk20p为输入时钟信号clk2p的8分频时钟信号。

继续参考图2，数据转换模块120包括依次串联连接的第一数据转换单元1211、第二数据转换单元1212和第三数据转换单元1213。时钟模块110输出的分频时钟信号作为数据转换单元进行串并转换时的采样时钟信号，其与数据转换单元一一对应，也即：第一数据转换单元1211接收第一分频时钟信号clk4p，第二数据转换单元1212接收第二分频时钟信号clk10p，第三数据转换单元1213接收第三分频时钟信号clk20p。原始输入数据data<1：0>首先输入至第一数据转换单元1211，第一数据转换单元1211根据第一分频时钟信号clk4p对原始输入数据data<1：0>进行串并转换，形成第一输出数据data4<3：0>；第一输出数据data4<3：0>输入至第二数据转换单元1212，第二数据转换单元1212根据第二分频时钟信号clk10p和第一控制信号div5对第一输出数据data4<3：0>进行串并转换，形成第二输出数据data10<9：0>；第二输出数据data10<9：0>输入至第三数据转换单元1213，第三数据转换单元1213根据第三分频时钟信号clk20p和第一控制信号div5对第二输出数据data10<9：0>进行串并转换，形成第三输出数据data20<19：0>。

数据转换单元在对输入数据进行串并转换时，还需要对输入数据进行延迟处理，故而数据转换单元还应接收延迟时钟信号。继续参考图2，输入时钟信号clk2p、第一分频时钟信号clk4p和第二分频时钟信号clk10p分别作为第一数据转换单元1211、第二数据转换单元1212和第三数据转换单元1213的延迟时钟信号，也即：第一数据转换单元1211还接收输入时钟信号clk2p，第二数据转换单元1212还接收第一分频时钟信号clk4p，第三数据转换单元1213还接收第二分频时钟信号clk10p。

相应的，串并转换过程为：第一数据转换单元1211根据输入时钟信号clk2p对原始输入数据data<1：0>进行延迟处理，然后根据第一分频时钟信号clk4p对延迟的原始输入数据data<1：0>进行串并转换，形成第一输出数据data4<3：0>；第二数据转换单元1212根据第一分频时钟信号clk4p对第一输出数据data4<3：0>进行延迟处理，然后根据第二分频时钟信号clk10p和第一控制信号div5对延迟的第一输出数据data4<3：0>进行串并转换，形成第二输出数据data10<9：0>；第三数据转换单元1213根据第二分频时钟信号clk10p对第二输出数据data10<9：0>进行延迟处理，然后根据第三分频时钟信号clk20p和第一控制信号div5对延迟的第二输出数据data10<9：0>进行串并转换，形成第三输出数据data20<19：0>。

第一控制信号div5可以控制输出数据的有效位宽。当第一控制信号div5为高电平时，第二输出数据data10<9：0>和第三输出数据data20<19：0>的有效位宽均为总位宽。当第一控制信号div5为低电平时，第二输出数据data10<9：0>和第三输出数据data20<19：0>的有效位宽为总位宽的部分，且为高位有效。

继续参考图2，输出选择模块（MUX）130分别与第二数据转换单元1212的输出端和第三数据转换单元1213的输出端相连，以接收第二输出数据data10<9：0>和第三输出数据data20<19：0>，同时，输出选择模块130还接收第二控制信号wide。输出选择模块130根据第二控制信号wide选择第二输出数据data10<9：0>和第三输出数据data20<19：0>中第一个作为目标输出数据dout<19：0>输出。第二控制信号wide包括高低电平两种状态，当第二控制信号wide为高电平时，输出选择模块130选择第三输出数据data20<19：0>作为目标输出数据dout<19：0>输出；当第二控制信号wide为低电平时，输出选择模块130选择第二输出数据data10<9：0>作为目标数据输出数据输出。

在本申请的一个实施例中，继续参考图2，第一数据转换单元1211为2to4转换器，第二数据转换单元1212为4to10转换器，第三数据转换单元1213为10to20转换器。下面根据第一控制信号div5和第二控制信号wide的状态分别介绍本申请实施例的串并转换电路的工作过程，具体包括以下四种方式：

第一种：当第一控制信号div5和第二控制信号wide均为高电平时，此时本申请实施例的串并转换电路的时序图如图3所示。

第一分频时钟信号clk4p为输入时钟信号clk2p的2分频时钟信号，第二分频时钟信号clk10p为输入时钟信号clk2p的5分频时钟信号，第三分频时钟信号clk20p为输入时钟信号clk2p的10分频时钟信号。原始输入数据data<1：0>首先输入至第一数据转换单元1211，在输入时钟信号clk2p的作用下延迟两拍，然后在第一分频时钟信号clk4p的作用下采样以进行串并转换，得到4位位宽的第一输出数据data4<3：0>。

第一输出数据data4<3：0>输入至第二数据转换单元1212，在第一分频时钟信号clk4p的作用下延迟三拍，然后在第二分频时钟信号clk10p的作用下采样以进行串并转换，首先得到12位位宽的输出数据data12<11：0>，此时该输出数据中有4位是重复的，如a<19：8>与a<11：0>相邻，其中a<11：8>四位出现了两次。

在第一数据转换单元1211的工作过程中，还会产生一个数据选择信号sel，该数据选择信号sel的频率是第二分频时钟信号clk10p频率的一半，数据选择信号sel可以对数据进行选择，正确选择10位并行数据输出，得到第二输出数据data10<9：0>。当数据选择信号sel为低电平时，选择高10位数据；当数据选择信号sel为高电平时，选择低10位数据，从而将数据正确输入。如数据a<19：8>对应的数据选择信号sel为低电平，选择其高十位a<19：10>；数据a<11：0>对应的数据选择信号sel位为高电平，选择其低十位a<9：0>；这样输出的10位并行数据依次输出a<19：10>、a<9：0>、b<19：10>、b<9：0>。

第二输出数据data10<9：0>输入至第三数据转换单元1213，在第二分频时钟信号clk10p的作用下延迟两拍，然后在第三分频时钟信号clk20p的作用下采样以进行串并转换，转为20位位宽的第三输出数据data20<19：0>。

由于第二控制信号wide为高电平，输出选择模块130选择第三输出数据data20<19：0>作为目标输出数据dout<19：0>输出。目标输出数据dout<19：0>的其有效位宽为20位。

第二种：当第一控制信号div5为高电平，第二控制信号wide为低电平时，此时本申请实施例的串并转换电路的时序图如图4所示。

第一分频时钟信号clk4p为输入时钟信号clk2p的2分频时钟信号，第二分频时钟信号clk10p为输入时钟信号clk2p的5分频时钟信号，第三分频时钟信号clk20p不使能（即不输出时钟信号）。这种情况下，第一数据转换单元1211和第二数据转换单元1212的数据处理过程与第一控制信号div5和第二控制信号wide均为高电平时的一样（即与第一种情况一样），可以参考前文相关描述，在此不再赘述。

由于第三分频时钟信号clk20p不使能，故此时第三数据转换单元1213不工作，且此时第二控制信号wide为低电平，输出选择模块130选择第二输出数据data10<9：0>作为目标输出数据dout<19：0>输出。目标输出数据dout<19：0>的总位宽是固定的，为20位，而第二输出数据data10<9：0>实质为10位数据，故而此时选择第二输出数据data10<9：0>作为目标输出数据dout<19：0>时，将第二输出数据data10<9：0>作为目标输出数据dout<19：0>的高十位，并将目标输出数据dout<19：0>的低十位置零，然后输出20位目标输出数据dout<19：0>。那么此时目标输出数据dout<19：0>的总位宽为20位，其包括有效位宽数据dout<19：10>和零数据dout<9：0>。

第三种：当第一控制信号div5为低电平，第二控制信号wide为高电平时，此时本申请实施例的串并转换电路的时序图如图5所示。

第一分频时钟信号clk4p为输入时钟信号clk2p的2分频时钟信号，第二分频时钟信号clk10p为输入时钟信号clk2p的4分频时钟信号，第三分频时钟信号clk20p为输入时钟信号clk2p的8分频时钟信号。这种情况下，第一数据转换单元1211的数据处理过程与第一控制信号div5和第二控制信号wide均为高电平时的一样（即与第一种情况一样），可以参考前文相关描述，在此不再赘述。

第二数据转换单元1212的数据处理过程与第一控制信号div5和第二控制信号wide均为高电平时的类似，不同之处仅在于，第一数据转换单元1211的数据选择信号sel始终为低电平状态，那么第一数据转换单元1211在得到12位输出数据时，始终取其高10位作为第二输出数据data10<9：0>。例如，对于数据a<19：8>选择高十位a<19：10>作为第二输出数据data10<9：0>，对于数据a<11：0>选择高十位a<11：2>作为第二输出数据data10<9：0>。除上述不同之外，第二数据转换单元1212的数据处理过程可以参考前文相关描述，在此不再赘述。

由于此时第一控制信号div5为低电平，第二输出数据data10<9：0>的有效位宽为8位，且为高8位有效，如数据a<19：10>中只有高8位a<19：12>为有效输出，数据a<11：2>中只有高8位a<11：4>为有效输出。第二输出数据data10<9：0>输入至第三数据转换单元1213，在第二分频时钟信号clk10p的作用下延迟两拍，然后在第三分频时钟信号clk20p的作用下对第二输出数据data10<9：0>的高8位采样以进行串并转换，转为16位位宽的输出数据，同时将低4位数据置零，得到第三输出数据data20<19：0>。

此时第二控制信号wide为高电平，输出选择模块130选择第三输出数据data20<19：0>作为目标输出数据dout<19：0>输出。目标输出数据dout<19：0>的有效位宽为16位。

第四种：当第一控制信号div5和第二控制信号wide均为低电平时，此时本申请实施例的串并转换电路的时序图如图6所示。

第一分频时钟信号clk4p为输入时钟信号clk2p的2分频时钟信号，第二分频时钟信号clk10p为输入时钟信号clk2p的4分频时钟信号，第三分频时钟信号clk20p不使能（即不输出时钟信号）。这种情况下，第一数据转换单元1211和第二数据转换单元1212的数据处理过程与第一控制信号div5为低电平，第二控制信号wide为高电平时的一样（即与第三种情况一样），可以参考前文相关描述，在此不再赘述。

由于此时第一控制信号div5为低电平，第二输出数据data10<9：0>的有效位宽为8位，而第三数据转换单元1213不工作，故而输出选择模块130选择第二输出数据data10<9：0>作为目标输出数据dout<19：0>的高10位，并将目标输出数据dout<19：0>的低10位置零后输出，故而目标输出数据dout<19：0>包括有效位宽数据dout<19：10>和零数据dout<9：0>。

综上所述，通过第一控制信号和第二控制信号所形成的4种工作模式，本申请实施例提供的串并转换电路可以实现8位、10位、16位和20位这4种有效位宽的目标输出数据的输出。当数据速率较高时，可选择16位或20位的高位宽输出，最大程度地降低数据速率，方便后续的数字电路处理，也可降低功耗。当数据速率已经足够低时，可选择8位或10位的低位宽输出，使其不占用过多的数字资源。本申请实施例的技术方案使得用户选择更多，增加了芯片配置的灵活性，能更好的降低功耗和节省资源。

本申请一个实施例还提供了一种串行解串器，其包括本申请任意实施例提供的串并转换电路，还可以包括锁相环、并串转换电路、均衡器、驱动器、时钟数据恢复电路等结构（并未在图中示出），其中，并串转换电路、均衡器和驱动器可以组成数据发送模块，时钟数据恢复电路和串并转换电路可以组成数据接收模块。串行解串器工作时，锁相环用于产生其他各结构所需时钟信号，并管理这些时钟信号之间的相位关系；数据发送模块对数据进行并串转换后发送至数据接收模块，数据接收模块对数据进行串并转换（解串对齐）后输出。

下面结合附图介绍本申请实施例提供的串并转换方法的具体细节。

图7示例性地示出了本申请一个实施例提供的串并转换方法的流程图。本申请实施例提供的串并转换方法可以由本申请实施例提供的串并转换电路实现。如图7所示，本申请实施例提供的串并转换方法至少包括步骤S710至步骤S730，具体为：

步骤S710、接收输入时钟信号和第一控制信号，并根据第一控制信号对输入时钟信号进行分频处理，以输出至少三个分频时钟信号。

具体的，分频时钟信号是对输入时钟信号做分频处理得到的时钟信号，分频时钟信号的频率小于输入时钟信号的频率。第一控制信号则用于控制时钟模块在对输入时钟信号做分频处理时的分频比。每个分频时钟信号对应一种分频比，至少三个分频时钟信号的分频比互不相同且依次增加。

在本申请的一个实施例中，至少三个分频时钟信号包括第一分频时钟信号、第二分频时钟信号和第三分频时钟信号。第一控制信号包括高低电平两种状态，当第一控制信号为高电平时，第二分频处理为5分频处理，第三分频处理为10分频处理，则第二分频时钟信号为输入时钟信号的5分频时钟信号，第三分频时钟信号为输入时钟信号的10分频时钟信号。当第一控制信号为低电平时，第二分频处理为4分频处理，第三分频处理为8分频处理，则第二分频时钟信号为输入时钟信号的4分频时钟信号，第三分频时钟信号为输入时钟信号的8分频时钟信号。

步骤S720、根据第一控制信号和分频时钟信号对输入数据进行多次串并转换，以得到多个不同有效位宽的输出数据。

具体的，对输入数据进行多次串并转换，每次串并转换后的数据的位宽为偶数其依次增大，例如，对输入数据依次进行2位到4位、4位到10位和10位到20位的串并转换，或者对输入数据依次进行4位到8位、8位到16位和16位到32位的串并转换等等。

在本申请的一个实施例中，根据第一控制信号和分频时钟信号对输入数据进行多次串并转换具体包括：根据第一分频时钟信号对原始输入信号进行串并转换，以得到具有第一有效位宽的第一输出数据；根据第一控制信号和第二分频时钟信号对第一输出数据进行串并转换，以得到具有第二有效位宽的第二输出数据；根据第一控制信号和第三分频时钟信号对第二输出数据进行串并转换，以得到具有第三有效位宽的第三输出数据。

具体的实施细节可以参考串并转换电路实施例的相关描述，在此不再赘述。

步骤S730、根据第二控制信号选择多个不同有效位宽的输出数据中的一个作为目标输出数据输出。

具体的，在选择目标输出数据时，可以根据第二控制信号选择第二输出数据或第三输出数据作为目标输出数据。当第二控制信号为高电平时，选择第三输出数据作为目标输出数据；当第二控制信号为低电平时，选择第二输出数据作为目标输出数据。在选择第二输出数据或第三输出数据作为目标输出数据后，若目标输出数据的有效位宽小于输出总位宽，将目标输出数据不足输出总位宽的数据位置零后输出。

本申请各实施例中提供的串并转换方法的具体细节已经在对应的串并转换电路实施例中进行了详细的描述，此处不再赘述。

应当注意，尽管在上文详细描述中提及了用于动作执行的设备的若干模块或者单元，但是这种划分并非强制性的。实际上，根据本申请的实施方式，上文描述的两个或更多模块或者单元的特征和功能可以在一个模块或者单元中具体化。反之，上文描述的一个模块或者单元的特征和功能可以进一步划分为由多个模块或者单元来具体化。

此外，尽管在附图中以特定顺序描述了本申请中方法的各个步骤，但是，这并非要求或者暗示必须按照该特定顺序来执行这些步骤，或是必须执行全部所示的步骤才能实现期望的结果。附加的或备选的，可以省略某些步骤，将多个步骤合并为一个步骤执行，以及/或者将一个步骤分解为多个步骤执行等。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本申请的其它实施方案。本申请旨在涵盖本申请的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本申请的一般性原理并包括本申请未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本申请的真正范围和精神由所附的权利要求指出。

Claims (10)

1.一种串并转换电路，其特征在于，包括：

时钟模块，用于根据第一控制信号对输入时钟信号进行分频处理，以输出至少三个分频时钟信号；其中，所述分频时钟信号的频率小于所述输入时钟信号的频率；

数据转换模块，包括至少三个串联连接的数据转换单元，所述数据转换单元用于根据所述第一控制信号和所述分频时钟信号对输入数据进行串并转换，以得到输出数据；至少三个所述数据转换单元的输出数据具有不同的有效位宽；所述至少三个数据转换单元包括第一数据转换单元、第二数据转换单元和第三数据转换单元，所述第一数据转换单元为2位到4位转换器，所述第二数据转换单元为4位到10位转换器，所述第三数据转换单元为10位到20位转换器；所述有效位宽是指所述数据转换单元的输出数据中有效数据位的数量；

输出选择模块，用于根据第二控制信号选择所述第二数据转换单元的输出数据和所述第三数据转换单元的输出数据中的一个作为目标输出数据输出；当所述数据转换单元的输出数据的位宽小于所述目标输出数据的总位宽时，所述输出选择模块将所述数据转换单元的输出数据作为所述目标输出数据的高位数据，并将所述目标输出数据除所述高位数据之外的低位数据置零后输出；所述目标输出数据的总位宽为20位，所述目标输出数据的有效位宽为8位、10位、16位和20位中的一种。

2.根据权利要求1所述的串并转换电路，其特征在于，所述分频时钟信号与所述数据转换单元一一对应。

3.根据权利要求1所述的串并转换电路，其特征在于，所述至少三个分频时钟信号包括第一分频时钟信号、第二分频时钟信号和第三分频时钟信号；

所述第一数据转换单元用于根据所述第一分频时钟信号对原始输入信号进行串并转换，以得到第一输出数据；

所述第二数据转换单元用于根据所述第一控制信号和所述第二分频时钟信号对所述第一输出数据进行串并转换，以得到第二输出数据；

所述第三数据转换单元用于根据所述第一控制信号和所述第三分频时钟信号对所述第二输出数据进行串并转换，以得到第三输出数据；

所述输出选择模块与所述第二数据转换单元和所述第三数据转换单元连接，所述输出选择模块根据所述第二控制信号选择所述第二输出数据或所述第三输出数据作为目标输出数据。

4.根据权利要求3所述的串并转换电路，其特征在于，所述第一数据转换单元还用于接收所述输入时钟信号，根据所述输入时钟信号对所述原始输入信号进行延迟处理，并根据所述第一分频时钟信号对延迟处理后的所述原始输入信号进行串并转换，以得到第一输出数据；

所述第二数据转换单元还用于接收所述第一分频时钟信号，根据所述第一分频时钟信号对所述第一输出数据进行延迟处理，并根据所述第二分频时钟信号对延迟处理后的所述第一输出数据进行串并转换，以得到第二输出数据；

所述第三数据转换单元还用于接收所述第二分频时钟信号，根据所述第二分频时钟信号对所述第二输出数据进行延迟处理，并根据所述第三分频时钟信号对延迟处理后的所述第二输出数据进行串并转换，以得到第三输出数据。

5.根据权利要求1所述的串并转换电路，其特征在于，所述至少三个数据转换单元的输出数据的总位宽为偶数且依次增大。

6.一种串并转换方法，其特征在于，包括：

接收输入时钟信号和第一控制信号，并根据所述第一控制信号对所述输入时钟信号进行分频处理，以输出至少三个分频时钟信号；其中，所述分频时钟信号的频率小于所述输入时钟信号的频率；

根据所述第一控制信号和所述分频时钟信号对输入数据进行多次串并转换，以得到多个不同有效位宽的输出数据；所述多次串并转换包括2位到4位、4位到10位和10位到20位的串并转换；所述有效位宽是指所述输出数据中有效数据位的数量；

根据第二控制信号选择4位到10位串并转换的输出数据和10位到20位串并转换的输出数据中的一个作为目标输出数据输出；当选择的输出数据的位宽小于所述目标输出数据的总位宽时，将选择的输出数据作为所述目标输出数据的高位数据，并将所述目标输出数据除所述高位数据之外的低位数据置零后输出；所述目标输出数据的总位宽为20位，所述目标输出数据的有效位宽为8位、10位、16位和20位中的一种。

7.根据权利要求6所述的串并转换方法，其特征在于，所述至少三个分频时钟信号包括第一分频时钟信号、第二分频时钟信号和第三分频时钟信号；所述根据所述第一控制信号和所述分频时钟信号对输入数据进行多次串并转换，以得到多个不同位宽的输出数据，包括：

根据所述第一分频时钟信号对原始输入信号进行串并转换，以得到具有第一有效位宽的第一输出数据；

根据所述第一控制信号和所述第二分频时钟信号对所述第一输出数据进行串并转换，以得到具有第二有效位宽的第二输出数据；

根据所述第一控制信号和所述第三分频时钟信号对所述第二输出数据进行串并转换，以得到具有第三有效位宽的第三输出数据。

8.根据权利要求7所述的串并转换方法，其特征在于，所述根据第二控制信号选择多个不同有效位宽的输出数据中的一个作为目标输出数据输出，包括：

根据第二控制信号选择所述第二输出数据或所述第三输出数据作为目标输出数据输出。

9.根据权利要求8所述的串并转换方法，其特征在于，所述根据第二控制信号选择所述第二输出数据或所述第三输出数据作为目标输出数据输出，包括：

根据第二控制信号选择所述第二输出数据或所述第三输出数据作为目标输出数据；

当所述目标输出数据的有效位宽小于输出总位宽时，将所述目标输出数据不足输出总位宽的数据位置零后输出。

10.一种串行解串器，其特征在于，所述串行解串器包括权利要求1-5任一项所述的串并转换电路。

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