CN107273322B - 并行数据输出方法及装置 - Google Patents

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Abstract

本申请提供一种并行数据输出方法及装置，其中，并行数据输出方法包括：接收串行数据和频率随着串行数据的输入频率的变化而变化的并行数据标识时钟；将串行数据转换为并行输出数据；及根据并行数据标识时钟，输出该并行输出数据。通过本申请实施例提供的并行数据输出方法及装置，可以提高串行数据输入频率发生变化时的数据输出的准确度。

Description

并行数据输出方法及装置
技术领域
本申请涉及数据处理技术，尤其涉及一种并行数据输出方法及装置。
背景技术
在医疗超声成像系统中，通过超声系统的探头对待测组织进行采样，采样数据经过ADC(Analog-to-Digital Converter，模数转换器)转换后再进行数据处理，从而获得待测组织的清晰成像。而当前的ADC芯片大部分采用串行输出，这就需要在数据处理过程中需要先对串行数据进行串行/并行转换(串并转换)。传统的串并转换在FPGA(Field－Programmable Gate Array，现场可编程门阵列)中使用系统时钟源对ADC芯片输出的串行数据进行串并转换，由于没有时钟对转换后的并行数据进行实时同步，所以当串行数据的输入频率发生变化时，需要重新发送校验码，输出控制单元根据校验码重新对转换后的并行数据进行重组，并将重组后的并行数据输出。这种方式不适合串行数据输入频率不停发生变化的情况。由于超声系统中，探头需要工作在不同的频率下，这就要求数据处理系统需要处理不同频率的数据，而当前的ADC芯片大部分采用串行输出，这就要求串并转换单元能够适应不同输入频率的串行数据。
传统的串并转换模式由于需要在频率发生变化时发送校验码，这不仅需要在频率变化的瞬间输出错误数据时，人为的根据频率变化干预校验码发送，还要求上位机在更改探头工作频率的同时需要发送消息给串并转换单元以便其发送校验码，从而增加了通讯时间和通讯复杂性，给系统带来不稳定风险。
发明内容
本申请的一个方面提供一种并行数据输出方法，该并行数据输出方法包括：接收串行数据和频率随着所述串行数据的输入频率的变化而变化的并行数据标识时钟；将所述串行数据转换为并行输出数据；及根据所述并行数据标识时钟，输出所述并行输出数据。
本申请的另一个方面提供一种并行数据输出装置。该并行数据输出装置包括：数据转换模块，用于接收串行数据，并将所述串行数据转换为并行输出数据；及控制模块，用于接收频率随着所述串行数据的输入频率的变化而变化的并行数据标识时钟，并根据所述并行数据标识时钟，控制所述数据转换模块输出所述并行输出数据。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本申请实施例，并与说明书一起用于解释本发明的原理。
图1是本申请一示例性实施例示出的一种并行数据输出方法的流程图；
图2是本申请一示例性实施例示出的一种串行数据转换为并行数据的时序图；
图3是图1所示的方法中根据并行数据时钟输出并行输出数据的步骤的一个实施例的流程图；
图4是图1所示的方法中根据并行数据标识时钟输出并行输出数据的步骤的一个实施例的流程图；
图5是本申请一示例性实施例示出的一种并行数据输出装置的结构框图；
图6是本申请一示例性实施例示出的另一种并行数据输出装置的结构框图。
具体实施方式
这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本申请实施例相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本申请实施例的一些方面相一致的装置和方法的例子。
在本申请实施例使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本申请实施例。在本申请实施例和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。还应当理解，本文中使用的术语“和/或”是指并包含一个或多个相关联的列出项目的任何或所有可能组合。
应当理解，尽管在本申请实施例可能采用术语第一、第二、第三等来描述各种信息，但这些信息不应限于这些术语。这些术语仅用来将同一类型的信息彼此区分开。例如，在不脱离本申请实施例范围的情况下，第一信息也可以被称为第二信息，类似地，第二信息也可以被称为第一信息。取决于语境，如在此所使用的词语“如果”可以被解释成为“在……时”或“当……时”或“响应于确定”。
图1所示为一个实施例的并行数据输出方法的流程图。本申请实施例可以应用于医疗超声成像系统中，超声系统的采样数据经过ADC(Analog-to-Digital Converter，模数转换器)转换，转换后的串行数据可通过本申请的并行数据输出方法转换为并行数据并输出。然而，本申请的并行数据输出方法还可以应用于其他系统或领域。并行数据输出方法包括步骤11-13。其中，
在步骤11中，接收串行数据和频率随着该串行数据的输入频率的变化而变化的并行数据标识时钟。
本申请实施例中，串行数据和并行数据标识时钟(Frame clock，FCLK)是ADC的标准输出信号。串行数据的输入频率和FCLK的频率随着ADC采样频率的变化而变化，如：FCLK的频率与ADC采样频率相同，串行数据的输入频率为ADC采样频率的六倍。即，FCLK的频率与串行数据的输入频率可以相对于ADC采样频率的变化而调整。因此，FCLK的时钟频率随着串行数据的输入频率的变化而变化，比如，FCLK的时钟频率随着串行数据的输入频率的增大而增大，或者，FCLK的时钟频率随着串行数据的输入频率的减小而减小。如图2所示，图中示出了FCLK的时钟频率随着串行数据的输入频率的减小而减小的情况，因此，每个FCLK的时钟周期内接收的串行数据的位数基本保持不变，如图2中所示，每个FCLK的时钟周期可以接收12位串行数据。
在步骤12中，将串行数据转换为并行输出数据。
在一可选的实施例中，可以使用DDR(Dual Data Rate，双倍数据速率)模块或者两极级联DDR模块直接将串行数据转换为并行输出数据。在本实施例中，当DDR模块或者两极级联DDR模块的最大输出位数大于或者等于一个FCLK周期接收的串行数据的位数时，DDR模块或者两极级联DDR模块可以直接将串行数据转换为并行输出数据。
在另一可选的实施例中，本步骤12包括子步骤121和子步骤122，如图3所示，其中，
在子步骤121中，对串行数据同步时钟(DCLK)进行分频，得到分频时钟。
在一可选的实施例中，可以通过分频器实现串行数据同步时钟(DCLK)的分频。在另一可选的实施例中，可以由FPGA内部单元的CLKDIV模块实现串行数据同步时钟的分频。具体的，当DDR模块或者两极级联DDR模块的最大输出位数小于一个FCLK周期接收的串行数据的位数时，可以根据DDR模块或者两极级联DDR模块的最大输出位数和一个FCLK周期接收的串行数据的位数来确定分频系数，然后分频器或者CLKDIV模块可以根据设定的分频系数实现快速分频，得到分频时钟(SCLK)。继续参考图2，以一个FCLK周期接收12位串行数据为例进行说明，其中，12位串行数据分别是d0，d1…d11，假设DDR模块或者两极级联DDR模块的最大输出位数为4位，则需要对串行数据同步时钟进行3分频(即分频系数为3)，得到SCLK。
在子步骤122中，根据分频时钟，将串行数据转换为多组中间并行数据，根据多组中间并行数据得到并行输出数据。
本申请实施例中，可以由DDR模块或者两极级联DDR模块根据SCLK将串行数据转换为多组中间并行数据。如图2所示，DDR模块或者两极级联DDR模块检测到一个SCLK的上升沿时，输出一组中间并行数据Q0{d3,d2,d1,d0}，DDR模块或者两极级联DDR模块检测到另一个SCLK的上升沿时，再输出一组中间并行数据Q1{d7,d6,d5,d4}，DDR模块或者两极级联DDR模块检测到又一个SCLK的上升沿时，又输出一组中间并行数据Q2{d11,d10,d9,d8}，因此，完成12位串行数据转换为并行数据进行输出需要3个SCLK，每个SCLK完成4位数据转换。并行输出数据至少包括Q0{d3,d2,d1,d0}、Q1{d7,d6,d5,d4}、Q2{d11,d10,d9,d8}三组中间并行数据。在本实施例中，并行输出数据为Q0{d3,d2,d1,d0}、Q1{d7,d6,d5,d4}、Q2{d11,d10,d9,d8}三组中间并行数据的组合。在图2中，在SCLK的上升沿时刻，输出中间并行数据。在其他实施例中，可在SCLK的下降沿时刻输出中间并行数据。图2仅是一个示例，串行数据的位数、并行输出数据的位数、分频的系数等根据实际应用变化，并不限于图2所示的例子。并行输出数据的位数与一个FCLK周期接收的串行数据的位数相等，例如，一个FCLK周期接收的串行数据的位数为12位，并行输出数据的位数为12位。
继续参考图1，在步骤13中，根据并行数据标识时钟，输出并行输出数据。
本申请实施例中，可以由DDR模块或者两极级联DDR模块根据并行数据标识时钟(FCLK)，输出并行输出数据。
在一可选的实施例中，本步骤13包括子步骤131和子步骤132，如图4所示，其中，
在子步骤131中，确定并行数据标识时钟(FCLK)的跳变时刻。
在一可选的实施例中，可以由DDR模块或者两极级联DDR模块将FCLK进行串并转换，得到时钟并行数据。再确定时钟并行数据中的数据跳变的时刻，为FCLK的跳变时刻。该跳变时刻可以包括FCLK的上升沿或下降沿。参考图2，以一个FCLK为例进行说明，FCLK串并转换后的时钟并行数据为Q(fclk)，包括Q0{1,1,1,1}，Q1{0,0,1,1}和Q2{0,0,0,0}。依此，将多个FCLK进行串并转换后，得到一串时钟并行数据Q(fclk)，在一串时钟并行数据Q(fclk)中，由数据{0,0,0,0}向数据{1,1,1,1}跳变的时刻，即为FCLK的上升沿；由数据{1,1,1,1}向数据{0,0,0,0}跳变的跳变时刻，即为FCLK的下降沿。
继续参考图4，在子步骤132中，在跳变时刻，输出并行输出数据。本申请实施例中，可以在并行数据标识时钟的上升沿，依次输出并行输出数据，也可以在并行数据标识时钟的下降沿，依次输出并行输出数据。在一可选的实施例中，继续参考图2，以一个FCLK周期接收12位串行数据为例进行说明，其中，12位串行数据分别是d0，d1…d11，则一个FCLK周期的串行数据经串并转换后输出三组中间并行数据为：Q0{d3,d2,d1,d0}、Q1{d7,d6,d5,d4}、Q2{d11,d10,d9,d8}。在检测到FCLK的上升沿时，输出12位的并行数据，即同时输出Q0{d3,d2,d1,d0}、Q1{d7,d6,d5,d4}、Q2{d11,d10,d9,d8}三组中间并行数据，如此即输出并行输出数据。
本申请实施例中，串行数据的输入的频率变化时，FCLK的频率也跟着变化。如图2中所示，在FCLK的第二个时钟周期，串行数据输入第二组数据d0，d1…d11，依照上述的方法，检测到FCLK的又一个上升沿时，同时输出Q0{d3,d2,d1,d0}、Q1{d7,d6,d5,d4}、Q2{d11,d10,d9,d8}另外三组中间并行数据，保证并行输出数据的正确性。
本申请实施例中，由于串行数据的输入频率和并行数据标识时钟的频率的关系不变，因此当串行数据的输入频率变化时，并行数据标识时钟的频率也跟着变化，如此对转换后的并行数据进行实时同步，从而自动调整并行输出数据的组合方式，保证并行输出数据的正确输出。另外，在进行串并数据转换时不需要校验码进行校验，避免了串行数据输入频率变化时并行数据输出错误和校验码干预问题，从而提高超声系统对频率变化的兼容性。
与前述并行数据输出方法的实施例相对应，本申请还提供了并行数据输出装置的实施例。
本申请并行数据输出装置的实施例可以应用在并行数据输出方法上。装置实施例可以通过软件实现，也可以通过硬件或者软硬件结合的方式实现。以软件实现为例，作为一个逻辑意义上的装置，是通过其所在并行数据输出装置的处理器将非易失性存储器中对应的计算机程序指令读取到内存中运行形成的。
图5所示为一个实施例的并行数据输出装置的结构框图，本申请实施例可以应用于医疗超声成像系统中，超声系统的采样数据经过ADC(Analog-to-Digital Converter模数转换器)转换后的数据经本申请实施例中的并行数据输出装置进行串并数据转换后输出。然而，本申请并行数据输出装置也可应用于其他系统，例如，采样数据的频率会变化的系统。本申请实施例的并行数据输出装置包括数据转换模块51和控制模块52。其中，数据转换模块51用于接收串行数据，并将该串行数据转换为并行输出数据；控制模块52用于接收频率随着串行数据的输入频率的变化而变化的FCLK，并根据FCLK，控制数据转换模块51输出并行输出数据。
在一可选的实施例中，数据转换模块51和控制模块52可以通过FPGA(FieldProgrammable Gate Array现场可编程逻辑门阵列)芯片实现。在另一可选的实施例中，数据转换模块51可以由FPGA内的DDR模块或者两极级联DDR模块实现，控制模块52可以由独立于FPGA的控制器实现。然而并不限于此，数据转换模块51和/或控制模块52也可通过其他硬件和/或软件实现。
在图示实施例中，DCLK可以由ADC芯片输出至数据转换模块51和控制模块52，用于调节整个并行数据输出装置的时钟信号。串行数据d0，…dn(n为数据的位数，例如但不限于11)由ADC芯片输出至数据转换模块51，经数据转换模块51进行串并转换后输出并行输出数据，并行输出数据包括q0，…qn(n为数据的位数，例如但不限于11)，FCLK可以由ADC芯片输出至控制模块52，控制模块52根据FCLK控制数据转换模块51输出并行输出数据。
在一可选的实施例中，数据转换模块51将FCLK进行串并转换，得到时钟并行数据Q(fclk)，且控制模块52确定Q(fclk)中的数据跳变的时刻为FCLK的跳变时刻，控制模块52控制数据转换模块51在该跳变时刻输出并行输出数据。在一可选的实施例中，该跳变时刻为FCLK的上升沿，控制模块52可以通过检测Q(fclk)中由“0”跳变为“1”的时刻，为FCLK的上升沿，并在FCLK的上升沿控制数据转换模块51输出并行输出数据。在另一可选的实施例中，该跳变时刻为FCLK的下降沿，控制模块52可以通过检测Q(fclk)中由“1”跳变为“0”的时刻，为FCLK的下降沿，并在FCLK的下降沿控制数据转换模块51输出并行输出数据。
图6所示为另一个实施例的并行数据输出装置的结构框图。图6所示的并行数据输出装置类似于图5所示的并行数据输出装置，相比较于图5所示的并行数据输出装置，图6所示的并行数据输出装置还包括分频模块53。在一可选的实施例中，分频模块53可以由分频器实现。在另一可选的实施例中，分频模块53可以由FPGA内部单元的CLKDIV模块实现。ADC芯片输出串行数据同步时钟(DCLK)至分频模块53，分频模块53对DCLK进行分频，得到分频时钟(SCLK)。具体的，可以根据DDR模块或者两极级联DDR模块的最大输出位数和一个FCLK周期接收的串行数据的位数来确定分频系数，然后分频模块53可以根据设定的分频系数实现快速分频，得到SCLK。数据转换模块51根据SCLK，将串行数据转换为多组中间并行数据，控制模块52根据FCLK，控制数据转换模块51输出并行输出数据，该并行输出数据包括该多组中间并行数据。
图5和图6所示的并行数据输出装置可以用来执行上述的并行数据输出方法。
本申请实施例中，由于数据转换模块51接收的串行数据的输入频率和控制模块52接收的并行数据标识时钟的频率的关系不变，因此当串行数据的输入频率变化时，并行数据标识时钟的频率也跟着变化，对转换后的并行数据进行实时同步，控制模块52可以根据并行数据标识时钟调整数据转换模块51输出的并行输出数据的组合方式，保证并行输出数据的正确输出。另外，数据转换模块51在进行串并数据转换时不需要校验码进行校验，避免了串行数据输入频率变化时并行数据输出错误和校验码干预问题，从而提高超声系统对频率变化的兼容性。
上述系统中各个模块的功能和作用的实现过程具体详见上述方法中对应步骤的实现过程，在此不再赘述。
对于装置实施例而言，由于其基本对应于方法实施例，所以相关之处参见方法实施例的部分说明即可。以上所描述的装置实施例仅仅是示意性的，其中所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本申请方案的目的。本领域普通技术人员在不付出创造性劳动的情况下，即可以理解并实施。
以上所述仅为本申请的较佳实施例而已，并不用以限制本申请，凡在本申请的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本申请保护的范围之内。

Claims (8)

1.一种并行数据输出方法，其特征在于，包括：
接收串行数据和频率随着所述串行数据的输入频率的变化而变化的并行数据标识时钟；
将所述串行数据转换为并行输出数据；及
根据所述并行数据标识时钟，输出所述并行输出数据，所述并行输出数据的位数与一个并行数据标识时钟周期接收的串行数据的位数相等；
其中，所述根据所述并行数据标识时钟，输出所述并行输出数据，包括：
确定所述并行数据标识时钟的跳变时刻；及
在所述跳变时刻，输出所述并行输出数据。
2.如权利要求1所述的方法，其特征在于，所述确定所述并行数据标识时钟的跳变时刻，包括：
将所述并行数据标识时钟进行串并转换，得到时钟并行数据；及
确定所述时钟并行数据中的数据跳变的时刻为所述并行数据标识时钟的跳变时刻。
3.如权利要求1所述的方法，其特征在于，所述跳变时刻包括所述并行数据标识时钟的上升沿或下降沿。
4.如权利要求1所述的方法，其特征在于，所述方法包括对串行数据同步时钟进行分频，得到分频时钟；
所述将所述串行数据转换为并行输出数据，包括：
根据所述分频时钟，将所述串行数据转换为多组中间并行数据，根据所述多组中间并行数据得到所述并行输出数据。
5.一种并行数据输出装置，其特征在于，包括：
数据转换模块，用于接收串行数据，并将所述串行数据转换为并行输出数据；及
控制模块，用于接收频率随着所述串行数据的输入频率的变化而变化的并行数据标识时钟，并根据所述并行数据标识时钟，控制所述数据转换模块输出所述并行输出数据，所述并行输出数据的位数与一个并行数据标识时钟周期接收的串行数据的位数相等；
其中，所述控制模块用于确定所述并行数据标识时钟的跳变时刻，及
在所述跳变时刻，控制所述数据转换模块输出所述并行输出数据。
6.如权利要求5所述的装置，其特征在于，所述数据转换模块用于将所述并行数据标识时钟进行串并转换，得到时钟并行数据；且所述控制模块用于确定所述时钟并行数据中的数据跳变的时刻为所述并行数据标识时钟的跳变时刻。
7.如权利要求5所述的装置，其特征在于，所述跳变时刻包括所述并行数据标识时钟的上升沿或下降沿。
8.如权利要求5所述的装置，其特征在于，所述装置还包括：
分频模块，用于对串行数据同步时钟进行分频，得到分频时钟；
所述数据转换模块用于根据所述分频时钟，将所述串行数据转换为多组中间并行数据，且根据所述多组中间并行数据得到所述并行输出数据。
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