CN113992209B - 转换电路以及串行解串器 - Google Patents

Abstract

本申请提供了一种转换电路以及串行解串器，转换电路包括控制电路、串联的第一转换电路以及若干第二转换电路。第一转换电路以及若干第二转换电路用于将第一数据转换为第二数据；第一转换电路位于起首位，用于接收指示信号，其中，第二转换电路中位于起首位的第二转换电路对应的输入端接入最大数据位；位于未尾位的第二转换电路对应的输入端接入最小数据位；控制电路与第一转换电路以及各个第二转换电路分别连接，用于控制第一转换电路以及各个第二转换电路将第一数据转换为第二数据，以通过指示信号标志第二数据的起首位。本申请实施例的转换电路能高效地进行数据转换、进而降低收发功耗。

Description

转换电路以及串行解串器

技术领域

本申请涉及集成电路技术领域，特别涉及一种转换电路，以及涉及一种串行解串器。

背景技术

在高传输速率的串行通信中，发送端和接收端之间的通常通过高速时钟信号进行同步收发，而时钟信号的产生需要锁相环电路。因此，将导致功耗显著增大。

如何在降低功耗的情况下还能实现较高的串行数据的传输成为了亟需解决的问题。

在所述背景技术部分公开的上述信息仅用于加强对本申请的背景的理解，因此它可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

本申请的一个目的在于低功耗的转换电路。

本申请的另一个目的在于提供一种低功耗的串行解串器。

为解决上述技术问题，本申请采用如下技术方案：

根据本申请的一个方面，本申请提供一种转换电路，包括控制电路、串联的第一转换电路以及若干第二转换电路，第一转换电路以及若干第二转换电路用于将第一数据转换为第二数据；第一转换电路位于起首位，用于接收指示信号；第二转换电路按照所接入的数据位从大到小的顺序在第一转换电路之后顺序排列，其中，第二转换电路中位于起首位的第二转换电路对应的输入端接入最大数据位，位于未尾位的第二转换电路对应的输入端接入最小数据位；控制电路与第一转换电路以及各个第二转换电路分别连接，用于控制第一转换电路以及各个第二转换电路将第一数据转换为第二数据，以通过指示信号标志第二数据的起首位。

在一些实施例中，第二转换电路包括数据选择模块；数据选择模块具有第一数据输入端、第二数据输入端以及第一控制输入端；第二数据输入端接入后一第二转换电路对应的输出端；第一数据输入端与第一数据的相应数据位相连接；第一控制输入端与控制电路相连接，以根据控制电路输入的控制码选择第一数据输入端或第二数据输入端载入数据。

在一些实施例中，数据选择模块包括第一传输门以及第二传输门，第一数据输入端与第一传输门的输入端相连接；第二数据输入端与第二传输门的输入端相连接；第一控制输入端与第一传输门以及所述第二传输门的受控端相连接，用于控制第一传输门或第二传输门导通，以选择第一数据输入端或第二数据输入端载入数据。

在一个实施例中，第一数据输入端通过第一反相器输出至第一传输门的输入端；第二数据输入端通过第二反相器输出至第二传输门的输入端；第一传输门与第二传输门具有公共输出端，公共输出端经第三反相器后输出。

在一个实施例中，第二转换电路还包括延时模块，延时模块包括串联第一级反相器以及第二级反相器，其中，第二级反相器的传输时延可调。

在一个实施例中，所述延时模块包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管、第三NMOS管以及第四NMOS管；第一PMOS管、第二PMOS管、第三PMOS管以及第四PMOS管的栅极均设有反相器；延时模块的输入端输入至第一PMOS管与第一NMOS管的栅极；第一PMOS管与第一NMOS管顺序串联于电源与地之间，第一PMOS管以及第一NMOS管的漏极相连接，并输出至第四PMOS管以及第四NMOS管的栅极，以构成第一级反相器；第三PMOS管、第四PMOS管、第四NMOS管以及第三NMOS管顺序串联连接于电源与地之间；第二PMOS管的漏极与栅极相连接，且第二PMOS管与第三NMOS管栅极互相连接；第二PMOS管与第二NMOS管串联连接与电源与地之间；第四PMOS管以及第四NMOS管的漏极相连接，并输出至延时模块的输出端，以构成第二级反相器；第二NMOS管以及第三NMOS管的栅极分别具有偏置电压输入端，以分别接入偏置电压，以通过调整偏置电压调整传输时延。

在一些实施例中，第二转换电路包括两个延时模块。

在一些实施例中，第一数据为并行数据；第二数据为串行数据；第一转换电路包括两个数据选择模块，两个数据选择模块之间设有两个延时模块，其中，位于首位的数据选择模块对应的第一数据输入接地，位于第二位的数据选择模块对应的第一数据输入端接入指示信号；第一转换电路的输出端为转换电路的输出端，用于输出串行数据。

在一些实施例中，第一数据为串行数据；第二数据为并行数据；第一转换电路包括一个数据选择模块以及一个延时模块；数据选择模块对应的第一数据输入端连接至自身的输出端，且数据选择模块的输出端经过延时模块后输入至控制电路，以在接收到指示信号后使控制电路控制各个第二转换电路停止传输所述串行数据。

根据本申请的另一方面，还提供了一种串行解串器，串行解串器包括如前所描述的任一项转换电路。

由上述技术方案可知，本申请的有益效果为：

本申请中，通过第一转换电路以及若干第二转换电路将第一数据转换为第二数据。其中，第一转换电路位于起首位且接入指示信号，从而通过指示信号指示第二数据的起首位。转换电路的转换过程功耗较低。且由于采用异步通信方式，不需要时钟信号，也就不再需要锁相环等产生时钟的模块，电路开销小，结构稳定，能够有效缩小芯片体积，且通过指示信号标志所传输数据的起首位，能够使所传输数据易于被识别，进一步降低传输功耗。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性的，并不能限制本申请。

附图说明

通过参照附图详细描述其示例实施例，本申请的上述和其它目标、特征及优点将变得更加显而易见。

图1是根据一示例实施方式示出的一种转换电路的结构示意图。

图2是根据一示例实施方式示出的一种数据选择模块的结构示意图。

图3是根据一示例实施方式示出的延时模块的结构示意图。

图4是根据另一示例实施方式示出的一种转换电路的结构示意图。

图5是根据又一示例实施方式示出的转换电路的结构示意图。

图6是根据本申请实施例示出的串行解串器的结构图。

图7是根据本申请实施例示出的串行解串器的工作时序图。

具体实施方式

尽管本申请可以容易地表现为不同形式的实施方式，但在附图中示出并且在本说明书中将详细说明的仅仅是其中一些具体实施方式，同时可以理解的是本说明书应视为是本申请原理的示范性说明，而并非旨在将本申请限制到在此所说明的那样。

由此，本说明书中所指出的一个特征将用于说明本申请的一个实施方式的其中一个特征，而不是暗示本申请的每个实施方式必须具有所说明的特征。此外，应当注意的是本说明书描述了许多特征。尽管某些特征可以组合在一起以示出可能的系统设计，但是这些特征也可用于其他的未明确说明的组合。由此，除非另有说明，所说明的组合并非旨在限制。

在附图所示的实施方式中，方向的指示（诸如上、下、左、右、前和后）用于解释本申请的各种元件的结构和运动不是绝对的而是相对的。当这些元件处于附图所示的位置时，这些说明是合适的。如果这些元件的位置的说明发生改变时，则这些方向的指示也相应地改变。

现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些示例实施方式使得本申请的描述将更加全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。附图仅为本申请的示意性图解，并非一定是按比例绘制。图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。

以下结合本说明书的附图，对本申请的较佳实施方式予以进一步地详尽阐述。

图1是根据一示例实施方式示出的一种转换电路的结构示意图。如图所示，转换电路包括第一转换电路、若干第二转换电路以及控制电路。其中，第一转换电路位于起首位，用于接收指示信号，若干第二转换电路在第一转换电路之后顺序排列，若干第二转换电路中位于起首位的第二转换电路接入第一数据中最大数据位的数据；其余第二转换电路按照所接入的数据位从大到小的顺序排列，位于未尾位的第二转换电路对应的输入端接入第一数据的最小数据位。控制电路与所述第一转换电路以及各个所述第二转换电路分别连接，用于控制所述第一转换电路以及各个第二转换电路将第一数据转换为第二数据，以通过该指示信号标志第二数据的起首位。

由此，通过第一转换电路以及若干第二转换电路将第一数据转换为第二数据。其中，第一转换电路位于起首位且接入指示信号，从而通过指示信号指示第二数据的起首位。转换电路的转换过程功耗较低，且使转换后的第二数据易于被识别，进一步降低传输功耗。

在一个实施例中，第二转换电路包括数据选择模块；数据选择模块具有第一数据输入端、第二数据输入端以及第一控制输入端。第二数据输入端接入后一第二转换电路对应的输出端。第一数据输入端与第一数据的相应数据位相连接；第一控制输入端与控制电路相连接，以根据控制电路输入的控制码选择第一数据输入端或第二数据输入端载入数据，由此，可实现通过选择性载入数据来选择工作模式，工作模式包括第一数据的载入、第一数据转换为第二数据以及第二数据的传输。

图2是根据一示例实施方式示出的一种数据选择模块的结构示意图。如图2所示，数据选择模块包括串联的第一传输门TG1以及第二传输门TG2。

具体的，任一传输门的两栅极C和！C由一对互补的电压控制。当C输入1且！C为0时，该传输门导通。如图2所示，控制电路输入控制码EN-TRANS，控制码EN-TRANS具有1和0两个状态。控制码EN-TRANS输入至第一传输门TG1的！C端和第二传输门的C端，控制码EN-TRANS经反相器INV4输入至第二传输门TG2的！C端和第一传输门的C端。当控制码EN-TRANS为0时，第一数据输入端A的数据被传送至输出端Y端，当控制码EN-TRANS为1时，第一数据输入端B的数据被传送至输出端Y端，由此实现选择性载入第一数据输入端A或第二数据输入端B的数据。

在一个实施例中，如图2所示，第一数据输入端A可通过第一反相器INV1输出至所述第一传输门TG1的输入端，第二数据输入端B可通过第二反相器INV2输出至第二传输门TG2的输入端。第一传输门TG1与第二传输门TG2的公共输出端再经第三反相器INV3后输出。由此，可防止干扰，保证第一数据选择模块的驱动能力。

在一个实施例中，第二转换电路还包括延时模块，延时模块包括串联第一级反相器以及第二级反相器，其中，所述第二级反相器的传输时延可调，从而可改变输出速率。

图3是根据一示例实施方式示出的延时模块的结构示意图。如图3所示，延时模块包括第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3以及第四NMOS管MN4管。第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3以及第四PMOS管MP4的栅极设有反相器。

延时模块的输入端IN输入至第一PMOS管MP1与第一NMOS管MN1的栅极，第一PMOS管MP1与第一NMOS管MN1顺序串联连接与电源VDD与地之间，以构成第一级反相器。第二PMOS管MP2与第二NMOS管MN2串联连接与电源VDD与地之间；第三PMOS管MP3、第四PMOS管MP4、第四NMOS管MN4以及第三NMOS管MN3顺序串联连接于电源VCC与地之间。

第一PMOS管MP1以及第一NMOS管MN1的漏极输入至第四PMOS管MP4以及第四NMOS管MN4的栅极，延时模块的输出端OUT自第四PMOS管MP4以及第四NMOS管MN4的漏极输出，第三PMOS管MP3、第四PMOS管MP4以及第三NMOS管MN3、第四NMOS管MN4构成第二级反相器。

第二PMOS管MP2与第三NMOS管MN3栅极互相连接，且连接至第二PMOS管MP2的漏极；第二NMOS管MN2以及第三NMOS管MN3的栅极具有偏置电压输入端，以分别接入偏置电压，从而通过调整偏置电压调整传输时延，从而使传输速率可调整。

具体的，当输入端为低电平时，第一PMOS管MP1导通，第一NMOS管MN1截止，第一PMOS管MP1与第一NMOS管MN1的漏极的输出电压接近电源电压，第四PMOS管MP4截止，第四NMOS管MN4导通，输出电压接近于0。当输入端为高电平时，第一PMOS管MP1截止，第一NMOS管MN1导通，第一PMOS管MP1与第一NMOS管MN1的漏极的输出电压接近0，第四PMOS管MP4导通，第三PMOS管MP3导通，第四NMOS管MN4截止，输出电压接近于电源电压。

由此，通过第一PMOS管MP1与所述第一NMOS管MN1构成第一级反相器，通过第四NMOS管MN4、第四PMOS管MP4、第三PMOS管MP3、第三NMOS管MN3、第二NMOS管MN2构成传输时延可调的第二级反相器，从而实现信号的放大以及传输速率的调整，且通过调整偏置电压能够达到较小的传输时延，因此能够实现较高的传输速率。

在一个实施例中，第二转换电路可包括两个该延时模块，以进一步实现串行解串器的传输速率的调整。

图4是根据另一示例实施方式示出的一种转换电路的结构示意图。如图4所示，在实施例中，第一数据为并行数据，第二数据为串行数据。转换电路为并串转换电路，用于将并行数据转换为串行数据，以在传输链路上进行高速传输。

其中，第一转换电路11位于转换电路的起首位，第二转换电路12按照从大到小的顺序接入并行数据的相应数据位。控制电路13输入控制码EN-TRANS，以控制将并行数据转换为串行数据，并控制串行数据的输出。

具体的，第一转换电路11包括两个数据选择模块121以及两个串联的延时模块122，两个串联的延时模块122位于两个数据选择模块121之间。位于首位的数据选择模块121的第一数据输入端接地，第二数据输入端接入延时模块122的输出端，以使该转换电路的输出端在休眠时保持低电平输出。位于第二位的数据选择模块121的第一数据输入端接接入指示信号，即高电平VDD，从而使用该高电平指示该串行数据的起首位。

第二转换电路12按照从大到小的顺序接入并行数据的相应数据位。第二转换电路12具体可包括一个数据选择模块以及两个延时模块。数据选择模块的第一数据输入端接入并行数据的相应数据位DIN(X)，第二数据输入端接入后一第二转换电路对应的输出端，以在控制电路13的控制下进行选择性的数据输入。控制码EN-TRANS用于控制数据选择模块选择性输出数据。具体的，当控制码EN-TRANS为0时，数据选择模块121的“1”端有效，加载第一数据的相应数据位DIN(X)至转换电路，当EN-TRANS为1时，数据选择模块121的“0”端有效，串行数据开始传输，并通过第一转换电路的输出端SDATA输出，继而在链路高速传输。

延时模块122也可包括两级反相器结构，其中一级可采用传统的PMOS管和NMOS管串联的结构，另一级采用延时可调的结构，以调整传输延时，从而可根据不同的应用调整传输速率。

图5是根据又一示例实施方式示出的转换电路的结构示意图。在该实施例中，第一数据为串行数据，第二数据为并行数据。该转换电路为位于接收端的串并转换电路。如图5所示，转换电路包括第一转换电路11，若干第二转换电路12以及控制电路13。

其中，第一转换电路11包括一个数据选择模块以及一个延时模块122。第二转换电路12包括一个数据选择模块以及两个延时模块122。第一转换电路11位于起首位，4个第二转换电路12按照所输出的第一数据的数据位从大到小顺序排列。控制电路13包括工作模块控制码RTSN以及与门131，在转换电路工作时，工作模块控制码RTSN为高电平。

各个第二转换电路12的输出端，以按序接收串行数据，另一路输入端与第四数据选择模块的输出端连接，用于实现相应数据位的锁定，以便于转换输出。延时模块可采用前述延时可调的两级反相器结构。第一转换电路11位于首位，当第一转换电路11接收到指示信号的高电平时，输出端经一个延时模块输入至与门131的输入端，从而使STOP-TRANS控制码转换成为高电平，数据选择模块的第1端生效，从而锁定相应数据位输出，从而实现将串行数据转换为并行数据。

图6是根据本申请实施例示出的串行解串器的结构图。图7是根据本申请实施例示出的串行解串器的工作时序图。

如图6串行解串器包括串行器以及解串器两部分。串行器、解串器是高速数据通信中的接口电路，在光纤数据传播以及短距离芯片互联中起着重要的作用。其中，串行器位于发送端71，用于将并行数据转换为串行数据。解串器位于接收端72，用于将所接收的串行数据转换为并行数据。

如图4、图5和图7所示，在休眠状态下，发送端71的控制信号EN_TRANS信号为低电平。数据选择单元输入“0”端有效，此时并行数据打入串行链路中等待发送，SDATA被拉低表示接口休眠。接收端72的控制信号RSTN和STOP_TRANS信号为低电平，多路选择器输入“0”有效，由于SDATA持续为低电平，所以接收端72的输出的每一比特都是0，表示没有接收到有效数据。

工作状态到来时，发送端71的控制信号EN_TRANS信号被拉高，此时数据选择单元输入“1”端有效，链路上的数据开始串行传输，SDATA按照D0、D1、D2、D3的顺序传输数据，每个数据包的首位是指示信号Pilot，用于指示数据包的起始位置。此时接收端的RSTN信号被拉高，STOP_TRANS信号仍为低电平，数据按照固定的速率传输到相应的接收端。当数据包首位的指示信号Pilot到达接收端的末尾，经过一个传输单元的延时，使得STOP_TRANS信号拉高，此时多路选择器输入“1”有效，输出的每一比特被锁定，输出的每一比特与输入的每一比特正好对应。后续再将EN_TRANS和RSTN拉低，接口重新恢复到休眠状态。

虽然已参照几个典型实施方式描述了本申请，但应当理解，所用的术语是说明和示例性、而非限制性的术语。由于本申请能够以多种形式具体实施而不脱离发明的精神或实质，所以应当理解，上述实施方式不限于任何前述的细节，而应在随附权利要求所限定的精神和范围内广泛地解释，因此落入权利要求或其等效范围内的全部变化和改型都应为随附权利要求所涵盖。

Claims (7)

1.一种转换电路，其特征在于，包括：

串联的第一转换电路以及若干第二转换电路；

所述第一转换电路位于起首位，用于接收指示信号；

所述第二转换电路按照所接入的数据位从大到小的顺序在所述第一转换电路之后顺序排列，其中，所述第二转换电路中位于起首位的所述第二转换电路对应的输入端接入最大数据位的数据，位于未尾位的所述第二转换电路对应的输入端接入最小数据位的数据；控制电路，所述控制电路与所述第一转换电路以及各个所述第二转换电路分别连接，用于控制所述第一转换电路以及各个所述第二转换电路将第一数据转换为第二数据，以通过所述指示信号标志所述第二数据的起首位；所述第二转换电路包括数据选择模块；所述数据选择模块具有第一数据输入端、第二数据输入端以及第一控制输入端；所述第二数据输入端接入后一所述第二转换电路对应的输出端；所述第一数据输入端与所述第一数据的相应数据位相连接；所述第一控制输入端与所述控制电路相连接，以根据所述控制电路输入的控制码选择所述第一数据输入端或所述第二数据输入端载入数据；所述第二转换电路还包括延时模块，所述延时模块包括串联第一级反相器以及第二级反相器，其中，所述第二级反相器的传输时延可调；

其中，所述延时模块包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管、第三NMOS管以及第四NMOS管；所述第一PMOS管、所述第二PMOS管、所述第三PMOS管以及所述第四PMOS管的栅极均设有反相器；

所述延时模块的输入端输入至所述第一PMOS管与所述第一NMOS管的栅极；所述第一PMOS管与所述第一NMOS管顺序串联于电源与地之间，所述第一PMOS管以及所述第一NMOS管的漏极相连接，并输出至所述第四PMOS管以及所述第四NMOS管的栅极，以构成所述第一级反相器；

所述第三PMOS管、所述第四PMOS管、所述第四NMOS管以及所述第三NMOS管顺序串联连接于所述电源与地之间；所述第二PMOS管的漏极与栅极相连接，且所述第二PMOS管与所述第三NMOS管栅极互相连接；所述第二PMOS管与所述第二NMOS管串联连接与所述电源与地之间；所述第四PMOS管以及所述第四NMOS管的漏极相连接，并输出至所述延时模块的输出端，以构成所述第二级反相器；

所述第二NMOS管以及所述第三NMOS管的栅极分别具有偏置电压输入端，以分别接入偏置电压，以通过调整所述偏置电压调整传输时延。

2.根据权利要求1所述的电路，其特征在于，所述数据选择模块包括第一传输门以及第二传输门；所述第一数据输入端与所述第一传输门的输入端相连接；所述第二数据输入端与所述第二传输门的输入端相连接；所述第一控制输入端与所述第一传输门以及所述第二传输门的受控端相连接，用于控制所述第一传输门或所述第二传输门导通，以选择所述第一数据输入端或所述第二数据输入端载入数据。

3.根据权利要求2所述的电路，其特征在于，所述第一数据输入端通过第一反相器与所述第一传输门的输入端相连接；所述第二数据输入端通过第二反相器与所述第二传输门的输入端相连接；所述第一传输门与所述第二传输门具有公共输出端，所述公共输出端经第三反相器后输出。

4.根据权利要求1所述的电路，其特征在于，所述第二转换电路包括两个所述延时模块。

5.根据权利要求4所述的电路，其特征在于，所述第一数据为并行数据；所述第二数据为串行数据；

所述第一转换电路包括两个所述数据选择模块以及设置于所述数据选择模块之间的两个所述延时模块，其中，位于首位的所述数据选择模块对应的第一数据输入接地，位于第二位的所述数据选择模块对应的第一数据输入端接入所述指示信号；所述第一转换电路的输出端为所述转换电路的输出端，用于输出所述串行数据。

6.根据权利要求4所述的电路，其特征在于，所述第一数据为串行数据；所述第二数据为并行数据；

所述第一转换电路包括一个所述数据选择模块以及一个所述延时模块；所述数据选择模块对应的第一数据输入端连接至自身的输出端，且所述数据选择模块的输出端经过所述延时模块后输入至所述控制电路，以在接收到所述指示信号后使所述控制电路控制各个所述第二转换电路停止传输所述串行数据。

7.一种串行解串器，其特征在于，所述串行解串器包括如权利要求1-6任一项所述的转换电路。

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