CN116781087B - 一种二转一并串转换电路 - Google Patents
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Abstract
本申请提供一种二转一并串转换电路，属于集成电路技术领域，所述电路包括用于输入第一数据信号并在差分时钟信号为第一状态的时段获取第一数据信号对应的第一目标数据的第一数据处理子电路和用于输入第二数据信号并在差分时钟信号为第二状态的时段获取第二数据信号对应的第二目标数据的第二数据处理子电路；其中，第一数据信号和第二数据信号为两路并行数据信号，第一状态和所述第二状态为时间上连续的状态；第一数据处理子电路和第二数据处理子电路的输出端连接以用于分时输出第一目标数据和第二目标数据以得到对应的目标串行数据信号，能在保证并串转换功能的基础上降低电路结构复杂度，进而降低电路面积和功耗。
Description
技术领域
本申请涉及集成电路技术领域，尤其涉及一种二转一并串转换电路。
背景技术
随着现代数据传输的速率越来越高，并串转换技术由于其可以在牺牲较小数字逻辑时序裕量的基础上提升IO速度，因此在数据的高速传输过程中被广泛应用。
但传统的二转一并串转换电路主要以锁相环和触发器为基础实现并串转换功能，导致整个并串转换电路的结构复杂，电路面积和功耗过大。
发明内容
本申请提供一种二转一并串转换电路，以在保证并串转换功能的基础上降低电路结构复杂度，进而降低电路面积和功耗。
本申请提供一种二转一并串转换电路，所述电路包括：
第一数据处理子电路和第二数据处理子电路；
所述第一数据处理子电路用于输入第一数据信号，并在差分时钟信号为第一状态的时段获取所述第一数据信号对应的第一目标数据；
所述第二数据处理子电路用于输入第二数据信号，并在差分时钟信号为第二状态的时段获取所述第二数据信号对应的第二目标数据；其中，所述第一数据信号和所述第二数据信号为两路并行数据信号；所述第一状态和所述第二状态为时间上连续的状态；
所述第一数据处理子电路和所述第二数据处理子电路的输出端连接以用于分时输出所述第一目标数据和所述第二目标数据以得到所述第一数据信号和所述第二数据信号对应的目标串行数据信号。
根据本申请提供的一种二转一并串转换电路，所述第一数据信号与所述第二数据信号的数据速率相同，所述第二数据信号的有效信号对应的第二起始位置与所述第一数据信号的有效信号对应的第一起始位置相差半个数据周期；所述差分时钟信号的时钟频率是所述第一数据信号或所述第二数据信号的数据速率的两倍。
根据本申请提供的一种二转一并串转换电路，所述差分时钟信号包括第一时钟信号及与所述第一时钟信号相位相反的第二时钟信号，相应的，所述第一状态指所述第一时钟信号为高电平，所述第二时钟信号为低电平；所述第二状态指所述第一时钟信号为低电平，所述第二时钟信号为高电平。
根据本申请提供的一种二转一并串转换电路，所述第一数据处理子电路包括第一反相单元及与所述第一反相单元连接的第一数据还原单元；
所述第一反相单元用于对所述第一数据信号进行反相操作，并在差分时钟信号为第一状态的时段输出所述第一数据信号对应的两路反相信号；
所述第一数据还原单元用于基于所述第一数据信号对应的两路反相信号获取所述第一数据信号对应的第一目标数据。
根据本申请提供的一种二转一并串转换电路，所述第一反相单元包括第一反相器、第一传输门和第二传输门；
所述第一反相器的输入端作为所述第一数据处理子电路的输入端，所述第一反相器的输出端分别与所述第一传输门和第二传输门的输入端连接；所述第一传输门和第二传输门的控制端输入第一时钟信号，所述第一传输门和第二传输门的互补控制端输入第二时钟信号。
根据本申请提供的一种二转一并串转换电路，所述第一数据还原单元包括第一P型MOS管、第三P型MOS管、第一N型MOS管和第三N型MOS管；
所述第一P型MOS管和第三P型MOS管的漏极与电源连接，所述第一P型MOS管的栅极与所述第三P型MOS管的源极及所述第一传输门的输出端连接，所述第一P型MOS管的源极与所述第一N型MOS管的漏极连接以作为所述第一数据处理子电路的输出端，所述第三P型MOS管的栅极输入第一时钟信号；
所述第一N型MOS管和第三N型MOS管的源极接地，所述第一N型MOS管的栅极与所述第三N型MOS管的漏极及所述第二传输门的输出端连接，所述第三N型MOS管的栅极输入第二时钟信号。
根据本申请提供的一种二转一并串转换电路，所述第二数据处理子电路包括第二反相单元及与所述第二反相单元连接的第二数据还原单元；
所述第二反相单元用于对所述第二数据信号进行反相操作，并在差分时钟信号为第二状态的时段输出所述第二数据信号对应的两路反相信号；
所述第二数据还原单元用于基于所述第二数据信号对应的两路反相信号获取所述第二数据信号对应的第二目标数据。
根据本申请提供的一种二转一并串转换电路，所述第二反相单元包括第二反相器、第三传输门和第四传输门；
所述第二反相器的输入端作为所述第二数据处理子电路的输入端，所述第二反相器的输出端分别与所述第三传输门和第四传输门的输入端连接；所述第三传输门和第四传输门的控制端输入第二时钟信号，所述第三传输门和第四传输门的互补控制端输入第一时钟信号。
根据本申请提供的一种二转一并串转换电路，所述第二数据还原单元包括第二P型MOS管、第四P型MOS管、第二N型MOS管和第四N型MOS管；
所述第二P型MOS管和第四P型MOS管的漏极与电源连接，所述第二P型MOS管的栅极与所述第四P型MOS管的源极及所述第三传输门的输出端连接，所述第二P型MOS管的源极与所述第二N型MOS管的漏极连接以作为所述第二数据处理子电路的输出端，所述第四P型MOS管的栅极输入第二时钟信号；
所述第二N型MOS管和第四N型MOS管的源极接地，所述第二N型MOS管的栅极与所述第四N型MOS管的漏极及所述第四传输门的输出端连接，所述第四N型MOS管的栅极输入第一时钟信号。
根据本申请提供的一种二转一并串转换电路，第一至第四传输门的结构相同，均由一个P型MOS管和一个N型MOS管并联组成。
本申请提供的二转一并串转换电路，所述电路包括：第一数据处理子电路和第二数据处理子电路；所述第一数据处理子电路用于输入第一数据信号，并在差分时钟信号为第一状态的时段获取所述第一数据信号对应的第一目标数据；所述第二数据处理子电路用于输入第二数据信号，并在差分时钟信号为第二状态的时段获取所述第二数据信号对应的第二目标数据；其中，所述第一数据信号和所述第二数据信号为两路并行数据信号；所述第一状态和所述第二状态为时间上连续的状态；所述第一数据处理子电路和所述第二数据处理子电路的输出端连接以用于分时输出所述第一目标数据和所述第二目标数据以得到所述第一数据信号和所述第二数据信号对应的目标串行数据信号，能够利用分时工作原理实现两路并行数据的并串转换，在保证并串转换功能的基础上降低电路结构复杂度，进而降低电路面积和功耗。
附图说明
为了更清楚地说明本申请或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请提供的二转一并串转换电路的结构示意图；
图2是本申请提供的第一数据信号和第二数据信号的数据时序示意图；
图3是本申请提供的输入输出信号的时序示意图。
具体实施方式
为使本申请的目的、技术方案和优点更加清楚，下面将结合本申请中的附图，对本申请中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
图1是本申请提供的二转一并串转换电路的结构示意图，如图1所示，所述电路包括：
第一数据处理子电路和第二数据处理子电路；
所述第一数据处理子电路用于输入第一数据信号，并在差分时钟信号为第一状态的时段获取所述第一数据信号对应的第一目标数据；
所述第二数据处理子电路用于输入第二数据信号，并在差分时钟信号为第二状态的时段获取所述第二数据信号对应的第二目标数据；其中，所述第一数据信号和所述第二数据信号为两路并行数据信号；所述第一状态和所述第二状态为时间上连续的状态；
所述第一数据处理子电路和所述第二数据处理子电路的输出端连接以用于分时输出所述第一目标数据和所述第二目标数据以得到所述第一数据信号和所述第二数据信号对应的目标串行数据信号。
具体的，如图1所示，所述二转一并串转换电路为对称结构，左侧为第一数据处理子电路，用于处理第一数据信号（即图1中EVEN），右侧为第二数据处理子电路，用于处理第二数据信号（即图1中ODD）。可以理解的是，所述第一数据信号与所述第二数据信号的数据速率相同，基于此，能够确保并串转换顺利进行。图2是本申请提供的第一数据信号和第二数据信号的数据时序示意图，如图2所示，值得注意的是，为了保证并串转换后数据的先后时序关系保持不变，本申请实施例中，所述第二数据信号ODD的有效信号对应的第二起始位置与所述第一数据信号EVEN的有效信号对应的第一起始位置相差半个数据周期，同时，所述差分时钟信号的时钟频率是所述第一数据信号或所述第二数据信号的数据速率的两倍，基于此，能够使并串转换之后得到的目标串行数据信号（即图1中DOUT）保持两路并行数据对应的先后时序关系，同时将数据速率提升为所述第一数据信号或所述第二数据信号的数据速率的两倍，进而实现低速到高速的转换。
另外，所述差分时钟信号包括第一时钟信号（即图1中CK）及与所述第一时钟信号相位相反的第二时钟信号（即图1中CKB），相应的，所述第一状态指所述第一时钟信号为高电平，所述第二时钟信号为低电平；所述第二状态指所述第一时钟信号为低电平，所述第二时钟信号为高电平。
基于此可以理解的是，由于第一时钟信号与第二时钟信号相位相反，因此，所述差分时钟信号在单个时钟周期内只存在两种状态（即第一状态和第二状态）。基于此，所述差分时钟信号将随着时间的推移来回切换于第一状态和第二状态，以使所述第一数据处理子电路和第二数据处理子电路分时工作以持续输出第一目标数据和第二目标数据，进而实现两路并行数据的并串转换。
更具体的，如图1所示，所述第一数据处理子电路包括第一反相单元及与所述第一反相单元连接的第一数据还原单元；
所述第一反相单元用于对所述第一数据信号进行反相操作，并在差分时钟信号为第一状态的时段输出所述第一数据信号对应的两路反相信号（即图1中evenp及evenn）；
所述第一数据还原单元用于基于所述第一数据信号对应的两路反相信号获取所述第一数据信号对应的第一目标数据。
所述第一反相单元包括第一反相器（即图1中INV1）、第一传输门（即图1中T1）和第二传输门（即图1中T2）；
所述第一反相器的输入端作为所述第一数据处理子电路的输入端，所述第一反相器的输出端分别与所述第一传输门和第二传输门的输入端连接；所述第一传输门和第二传输门的控制端输入第一时钟信号，所述第一传输门和第二传输门的互补控制端输入第二时钟信号。
同时，所述第一数据还原单元包括第一P型MOS管（即图1中P1）、第三P型MOS管（即图1中P3）、第一N型MOS管（即图1中N1）和第三N型MOS管（即图1中N3）；
所述第一P型MOS管和第三P型MOS管的漏极与电源（即图1中VDD）连接，所述第一P型MOS管的栅极与所述第三P型MOS管的源极及所述第一传输门的输出端连接，所述第一P型MOS管的源极与所述第一N型MOS管的漏极连接以作为所述第一数据处理子电路的输出端，所述第三P型MOS管的栅极输入第一时钟信号；
所述第一N型MOS管和第三N型MOS管的源极接地，所述第一N型MOS管的栅极与所述第三N型MOS管的漏极及所述第二传输门的输出端连接，所述第三N型MOS管的栅极输入第二时钟信号。
相应的，所述第二数据处理子电路包括第二反相单元及与所述第二反相单元连接的第二数据还原单元；
所述第二反相单元用于对所述第二数据信号进行反相操作，并在差分时钟信号为第二状态的时段输出所述第二数据信号对应的两路反相信号（即图1中oddp及oddn）；
所述第二数据还原单元用于基于所述第二数据信号对应的两路反相信号获取所述第二数据信号对应的第二目标数据。
所述第二反相单元包括第二反相器（即图1中INV2）、第三传输门（即图1中T3）和第四传输门（即图1中T4）；
所述第二反相器的输入端作为所述第二数据处理子电路的输入端，所述第二反相器的输出端分别与所述第三传输门和第四传输门的输入端连接；所述第三传输门和第四传输门的控制端输入第二时钟信号，所述第三传输门和第四传输门的互补控制端输入第一时钟信号。
同时，所述第二数据还原单元包括第二P型MOS管（即图1中P2）、第四P型MOS管（即图1中P4）、第二N型MOS管（即图1中N2）和第四N型MOS管（即图1中N4）；
所述第二P型MOS管和第四P型MOS管的漏极与电源连接，所述第二P型MOS管的栅极与所述第四P型MOS管的源极及所述第三传输门的输出端连接，所述第二P型MOS管的源极与所述第二N型MOS管的漏极连接以作为所述第二数据处理子电路的输出端，所述第四P型MOS管的栅极输入第二时钟信号；
所述第二N型MOS管和第四N型MOS管的源极接地，所述第二N型MOS管的栅极与所述第四N型MOS管的漏极及所述第四传输门的输出端连接，所述第四N型MOS管的栅极输入第一时钟信号。
结合上述具体电路结构可知，当所述差分时钟为第一状态（即CK=1，CKB=0）时，对于第一数据处理子电路，T1和T2 打开，P3和N3关闭，此时EVEN进入第一数据处理子电路，evenp和evenn相同，均是EVEN的反相信号，当evenp=evenn=1（即EVEN的值为0）时，P1关闭，N1打开，第一数据处理子电路输出的第一目标数据为0（对应于当前时段EVEN的值），当evenp=evenn=0（即EVEN的值为1）时，第一数据处理子电路输出的第一目标数据为1（对应于当前时段EVEN的值）。同时，对于第二数据处理子电路，T3和T4关闭，P4和N4打开，此时第二数据处理子电路无输出。因此，当所述差分时钟为第一状态时DOUT为第一目标数据（对应于第一数据信号）。
同理，当所述差分时钟为第二状态（即CK=0，CKB=1）时，对于第二数据处理子电路，T3和T4 打开，P4和N4关闭，此时ODD进入第二数据处理子电路，oddp和oddn相同，均是ODD的反相信号，当oddp=oddn=1（即ODD的值为0）时，P2关闭，N2打开，第二数据处理子电路输出的第二目标数据为0（对应于当前时段ODD的值），当oddp=oddn=0（即ODD的值为1）时，第二数据处理子电路输出的第二目标数据为1（对应于当前时段ODD的值）。同时，对于第一数据处理子电路，T1和T2关闭，P3和N3打开，此时第一数据处理子电路无输出。因此，当所述差分时钟为第二状态时DOUT为第二目标数据（对应于第二数据信号）。
基于上述原理，图3是本申请提供的输入输出信号的时序示意图，如图3所示，当CK=1，CKB=0时，第一数据处理子电路打开，第二数据处理子电路关闭，此时DOUT=EVEN；当CK=0，CKB=1时，第二数据处理子电路打开，第一数据处理子电路关闭，此时DOUT=ODD。基于此，即可在保持数据先后时序关系的基础上实现高效的二转一并串转换，并且数据速率提升为原数据（即EVEN或ODD）的两倍，进而实现了低速到高速的转换。本申请实施例的二转一并串转换电路也简化了电路结构，降低了电路复杂度，进而降低电路面积和功耗。同时，由于电路从电源到地的通路中只有两个器件，因此其可以工作在较低电压下，并且速度更容易提高，进一步在保证电路性能的基础上降低了功耗。
可以理解的是，本申请实施例中第一至第四传输门的结构相同，均由一个P型MOS管和一个N型MOS管并联组成，基于此，能够保证第一数据处理子电路和第二数据处理子电路的性能相同或接近，进而保证并串转换的稳定性和准确性。
本申请实施例提供的电路，所述电路包括：第一数据处理子电路和第二数据处理子电路；所述第一数据处理子电路用于输入第一数据信号，并在差分时钟信号为第一状态的时段获取所述第一数据信号对应的第一目标数据；所述第二数据处理子电路用于输入第二数据信号，并在差分时钟信号为第二状态的时段获取所述第二数据信号对应的第二目标数据；其中，所述第一数据信号和所述第二数据信号为两路并行数据信号；所述第一状态和所述第二状态为时间上连续的状态；所述第一数据处理子电路和所述第二数据处理子电路的输出端连接以用于分时输出所述第一目标数据和所述第二目标数据以得到所述第一数据信号和所述第二数据信号对应的目标串行数据信号，能够利用分时工作原理实现两路并行数据的并串转换，在保证并串转换功能的基础上降低电路结构复杂度，进而降低电路面积和功耗。
以上所描述的装置实施例仅仅是示意性的，其中所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。本领域普通技术人员在不付出创造性的劳动的情况下，即可以理解并实施。
通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到各实施方式可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件。基于这样的理解，上述技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品可以存储在计算机可读存储介质中，如ROM、磁碟、光盘等，包括若干指令用以使得一台计算机设备（可以是个人计算机，服务器，或者网络设备等）执行各个实施例或者实施例的某些部分所述的方法。
最后应说明的是：以上实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围。
Claims (7)
1.一种二转一并串转换电路，其特征在于，所述电路包括：
第一数据处理子电路和第二数据处理子电路；
所述第一数据处理子电路用于输入第一数据信号，并在差分时钟信号为第一状态的时段获取所述第一数据信号对应的第一目标数据；
所述第二数据处理子电路用于输入第二数据信号，并在差分时钟信号为第二状态的时段获取所述第二数据信号对应的第二目标数据；其中，所述第一数据信号和所述第二数据信号为两路并行数据信号；所述第一状态和所述第二状态为时间上连续的状态；
所述第一数据处理子电路和所述第二数据处理子电路的输出端连接以用于分时输出所述第一目标数据和所述第二目标数据以得到所述第一数据信号和所述第二数据信号对应的目标串行数据信号；
所述第一数据处理子电路包括第一反相单元及与所述第一反相单元连接的第一数据还原单元；
所述第一反相单元用于对所述第一数据信号进行反相操作，并在差分时钟信号为第一状态的时段输出所述第一数据信号对应的两路反相信号；
所述第一数据还原单元用于基于所述第一数据信号对应的两路反相信号获取所述第一数据信号对应的第一目标数据；
所述第一反相单元包括第一反相器、第一传输门和第二传输门；
所述第一反相器的输入端作为所述第一数据处理子电路的输入端，所述第一反相器的输出端分别与所述第一传输门和第二传输门的输入端连接；所述第一传输门和第二传输门的控制端输入第一时钟信号，所述第一传输门和第二传输门的互补控制端输入第二时钟信号；
所述第一数据还原单元包括第一P型MOS管、第三P型MOS管、第一N型MOS管和第三N型MOS管；
所述第一P型MOS管和第三P型MOS管的漏极与电源连接，所述第一P型MOS管的栅极与所述第三P型MOS管的源极及所述第一传输门的输出端连接，所述第一P型MOS管的源极与所述第一N型MOS管的漏极连接以作为所述第一数据处理子电路的输出端，所述第三P型MOS管的栅极输入第一时钟信号；
所述第一N型MOS管和第三N型MOS管的源极接地，所述第一N型MOS管的栅极与所述第三N型MOS管的漏极及所述第二传输门的输出端连接，所述第三N型MOS管的栅极输入第二时钟信号。
2.根据权利要求1所述的二转一并串转换电路，其特征在于，所述第一数据信号与所述第二数据信号的数据速率相同，所述第二数据信号的有效信号对应的第二起始位置与所述第一数据信号的有效信号对应的第一起始位置相差半个数据周期；所述差分时钟信号的时钟频率是所述第一数据信号或所述第二数据信号的数据速率的两倍。
3.根据权利要求2所述的二转一并串转换电路，其特征在于，所述差分时钟信号包括第一时钟信号及与所述第一时钟信号相位相反的第二时钟信号，相应的，所述第一状态指所述第一时钟信号为高电平，所述第二时钟信号为低电平；所述第二状态指所述第一时钟信号为低电平，所述第二时钟信号为高电平。
4.根据权利要求1所述的二转一并串转换电路，其特征在于，所述第二数据处理子电路包括第二反相单元及与所述第二反相单元连接的第二数据还原单元；
所述第二反相单元用于对所述第二数据信号进行反相操作，并在差分时钟信号为第二状态的时段输出所述第二数据信号对应的两路反相信号；
所述第二数据还原单元用于基于所述第二数据信号对应的两路反相信号获取所述第二数据信号对应的第二目标数据。
5.根据权利要求4所述的二转一并串转换电路，其特征在于，所述第二反相单元包括第二反相器、第三传输门和第四传输门；
所述第二反相器的输入端作为所述第二数据处理子电路的输入端，所述第二反相器的输出端分别与所述第三传输门和第四传输门的输入端连接；所述第三传输门和第四传输门的控制端输入第二时钟信号，所述第三传输门和第四传输门的互补控制端输入第一时钟信号。
6.根据权利要求5所述的二转一并串转换电路，其特征在于，所述第二数据还原单元包括第二P型MOS管、第四P型MOS管、第二N型MOS管和第四N型MOS管；
所述第二P型MOS管和第四P型MOS管的漏极与电源连接，所述第二P型MOS管的栅极与所述第四P型MOS管的源极及所述第三传输门的输出端连接，所述第二P型MOS管的源极与所述第二N型MOS管的漏极连接以作为所述第二数据处理子电路的输出端，所述第四P型MOS管的栅极输入第二时钟信号；
所述第二N型MOS管和第四N型MOS管的源极接地，所述第二N型MOS管的栅极与所述第四N型MOS管的漏极及所述第四传输门的输出端连接，所述第四N型MOS管的栅极输入第一时钟信号。
7.根据权利要求6所述的二转一并串转换电路，其特征在于，第一至第四传输门的结构相同，均由一个P型MOS管和一个N型MOS管并联组成。
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2023
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