JP2008035194A - 送信装置、受信装置、伝送システム、および送信方法 - Google Patents
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Abstract
【解決手段】伝送すべきシリアルデータDT1〜DT3は第1のデータ期間(表示期間)TDSPLと第2のデータ期間(ブランク期間)TBLNKとを含み、シリアルデータDT1〜DT3と並列に伝送される参照クロックREFCLKは、第1のデータ期間と第2のデータ期間とでデューティ比が異なる。
【選択図】図2
Description
この多ビット信号は、伝送路のコストや容量を減らすために何ビットかのデータをシリアル信号に多重化して伝送されるのが一般的である。
このようなNRZデータを受信装置が正しい長さの0や1として認識するには、NRZデータと同期したビットクロック信号が必要であり、さらにシリアルデータを元の7ビットパラレルデータに戻すのに際してシリアルデータのどこがパラレルデータのMSBになるかを指し示すワード同期信号も必要である。
しかし、普通ワード同期信号のみを参照クロックとしてシリアルデータとともに伝送し、ビットクロックは受信装置内で参照クロックからPLL回路によって再生することで伝送を省略される。
この伝送方式では、映像を構成するデータを規則に従ってコード化した後にシリアルに変換して伝送が行われる。
伝送されるシリアルNRZ信号には受信装置がシリアルデータを正しく再生し元のパラレルデータに戻すのに必要なビットクロックとワード同期信号を抽出するための情報がコード化によって付加されている。
したがって、このような信号伝送を行う伝送路をいくつか並列に用いてそれらの遅延に差があったとしても、コード化で付加された情報を元に正しい映像データ再生が可能であることから、シリアルNRZ信号1本あたりのデータ帯域は伝送路の遅延差に縛られることなく拡大することができる。
複数の伝送路の遅延時間を完全に一致させることはできないのでこの方法で伝送できるシリアルNRZ信号1本あたりのデータの帯域は遅延時間差で制限され、元の映像信号が広帯域である場合は伝送路の芯数を効果的に減らすことができない欠点がある。
また、コード化というのは元のデータを何ビットか(例としては8ビット)をひとつの塊としてそれを冗長でより長いデータ(例としては10ビット)に変換するので、元のデータがコード化の単位の整数倍で無い場合は空データを入れて不要に広帯域化したデータを送る必要がある。
たとえば、36ビットを8ビット単位のコード化により伝送するとした場合、5コードすなわち40ビット分のコードを使う必要があるので4ビットの空データをふくむ1割以上無駄に広帯域な伝送になるという欠点がある。
図2(A)〜(D)は、本実施形態の伝送システムで伝送される信号のタイミングチャートを示す図である。
本実施形態における伝送信号はデジタル映像信号(画像信号)である。
シリアルデータ線41は図2(A)に示すデータDT1を伝送し、シリアルデータ線42は図2(B)に示すデータDT2を伝送し、シリアルデータ線43は図2(C)に示すデータDT3を伝送し、参照クロック線44は参照クロックREFCLKを伝送する。
そして、本実施形態においては、エンコードしたシリアルデータのなかにはシリアルデータの位相を同定するためのいくつかの連続した0または1とそれに続くいくつかの反極性のデータの連続が作るデータの遷移を持つ。
画像の伝送は一般にラスタースキャンと呼ばれる順序で選択された画素の濃淡と色相、あるいはRGB強度のデータが順次送られる。
表示領域の右端である(X−1、0)までスキャンが進むとその後しばらく水平ブランク(以下、Hブランクという)と呼ばれる表示されることの無いデータが挿入される。
このHブランクの長さがM画素をスキャンする長さであれば、図3のように表示領域の右にあたかもM個の架空の画素がありスキャンされていると考えてよい。
スキャンは(X、0)から(X+M−1、0)まで進んでゆき、ここで1ライン分のスキャンが終わる。次にスキャンは表示領域の上から2行目のラインの先頭である(0、1)に進み、また右隣へと進んでゆき、Hブランクの右端まで進むとまた1行下へ進む。
これを表示領域の最も下の行である(0、Y−1)で始まり(X+M−1、Y−1)で終わるラインまで繰り返すと、その後しばらく垂直ブランクという、やはり表示されることの無いデータが挿入される。
垂直ブランク(以下、Vブランクという)の長さがN行のラインをスキャンする長さであれば、図3のように表示領域の下にN行の架空のラインがあるように考えてよい。スキャンはこの架空の領域を(0、Y)から(X+M−1、Y+M−1)までスキャンをして1画面のスキャンを終了する。
表示期間TDSPLにおいては、画素データである濃淡と色相あるいはRGB強度データは画像コンテンツによりあらゆる値をとる可能性があり、画像の同期を確立するための水平同期信号(以下、Hシンク信号という)と垂直同期信号(以下、Vシンク信号という)は変化することが無い。
逆に、ブランク期間TBLNKでは画素データには意味が無く変化しないと考えて良いが、HシンクとVシンク信号に変化の可能性が有る。
ブランク期間TBLNKでは最初にHシンク信号(H)を送り、次に固定のビット列000111を送り最後にVシンク信号(V)を送る。
このブランク期間TBLNKにおける伝送ビット列パターンをデータ同期パターンという。
そして、続く期間においては、ハイレベルの期間が0.5より短い前段の第2の状態期間を反転した第3の状態期間TD11と、0.5より長い前段の第1の状態期間を反転した第4の状態期間TD12により形成される。
第1の状態期間TD1と第4の状態期間TD12の設定時間は同じであり、第2の状態期間TD2と第3の状態期間TD11の設定時間は同じである。
さらに表示期間が続くシリアルデータの場合に、上記のように状態期間が交互になるように参照クロックREFCLKの1周期が形成される。
すなわち、3つの目の表示期間が存在する場合には、上記した最初の表示期間と同様に、参照クロックREFCLKの1周期は、ハイレベルの期間が0.5より長い第1の状態期間TD1と、0.5より短い第2の状態期間TD2により形成される。
さらに、4つ目の表示期間が存在する場合には、上記した2番目の表示期間と同様に、参照クロックREFCLKの1周期は、ハイレベルの期間が0.5より短い前段の第2の状態期間を反転した第3の状態期間TD11と、0.5より長い前段の第1の状態期間を反転した第4の状態期間TD12により形成される。
参照クロックREFCLKは、Hシンク信号で立ち上がり、第1の状態期間TB1が経過すると、データ同期パターンの000のビット列が111のビット列に切り替わるタイミングとなり、これに対応して立ち下がり、第2の状態期間TB2が経過すると、ビット列111が終了してVシンク信号となるタイミングとなり、これに対応して立ち上がる。
また、ブランク期間には画素データを受け取ることができないが、それは表示されることの無いデータなので受信装置側で一律に固定値、たとえばすべて0を受信したものとして画素データを発生しても問題が無い。
バスSBUSはMSBにHシンク信号を、LSBにVシンク信号を、その間に固定の000111なる6ビットを割り当てた(アサイン)したバスである。
バスCKBUS2は、MSB側4ビットに1111が、LSB側4ビットに0000が割り当てられた固定バスである。
パラレルシリアル変換器206は、クロック逓倍器209により生成されたCLKの8倍の周波数を持つクロックTCLKを用いてバスセレクタ202からの8ビットバス出力をシリアル信号DT2に変換する。
パラレルシリアル変換器207は、クロック逓倍器209により生成されたCLKの8倍の周波数を持つクロックTCLKを用いてバスセレクタ203からの8ビットバス出力をシリアル信号DT3に変換する。
パラレルシリアル変換器208は、クロック逓倍器209により生成されたCLKの8倍の周波数を持つクロックTCLKを用いてバスセレクタ204からの8ビットバス出力を参照クロックREFCLKに変換する。
パラレルシリアル変換器208の出力は図2(D)のクロックに相当する参照クロックであり、データイネーブル信号DEがハイレベルHiのときは11100000 11111000のビット列の繰り返し、データイネーブル信号DEがローレベルLoのときは11110000の繰り返しが送出される。参照クロックREFCLKの0から1の立ち上がり周期は常にシリアルデータ8ビット分の周期になり、長時間の平均では0と1の率が等しい。
図7(A)〜(C)は図6のPLL回路のタイミングチャートである。
チャージポンプ回路3012は、アップ信号UPをハイレベルで受けるとPMOSトランジスタPT1がオンし、出力ノードND1に電流(電荷)が供給される。
チャージポンプ回路3012は、ダウン信号DNをハイレベルで受けるとNMOSトランジスタNT1がオンし、出力ノードND1の電荷が排出(放電)される。
ビットクロックBCLKは分周器3015で8分周されてワードクロックWCLKとなり、その立ち上がりと参照クロックREFCLKの立ち上がりの位相が位相周波数検出器3011で比較され、その比較結果がチャージポンプ回路3012、LPF3013を介してVCO3014にフィードバックされる。
また、DLL回路302は遅延させたワードクロックWCLKをFIFO309に出力する。同様に、DLL回路303は遅延させたワードクロックWCLKをFIFO310に出力し、DLL回路304は遅延させたワードクロックWCLKをFIFO311に出力する。
DLL回路302〜304で遅延されたワードクロックWCLKの立ち上がりは、シリアルデータビット列中のデータ同期パターンの立ち上がりと比較される。
この比較は表示内容によってシリアルデータの立ち上がりが任意のタイミングで現れる表示期間では意味を成さない。
仮にシリアルデータDTと参照クロックREFCLKに伝送時間の差がまったく無かったとしたら、この遅延量はビット周期の4倍にロックする。
なぜならワードクロックWCLKの立ち上がりは参照クロックREFCLKの立ち上がりすなわち送信装置2のパラレルシリアル変換器がワードの先頭として出力したビットのはじまりにロックしていて、遅延されたワードクロックの立ち上がりはデータ同期パターンの立ち上がりすなわち送信装置2のパラレルシリアル変換器がワードの5ビット目に出力したビットの始まりにロックするからである。
ディレイラインの遅延量をビット周期の4倍を中心に±2ビット分の範囲で調整できるようにしておけば、参照クロックとシリアルデータの伝送遅延に±2ビット分までの差があってもDLLは遅延ワードクロックの立ち上がりをデータ同期パターンの立ち上がりにロックできる。
このとき、同じ遅延量を与えられた遅延ビットクロックはシリアルデータの各ビットを取り込むのに最適なタイミングになっている。
図9(A)〜(C)は遅延されたワードクロックWCLKの立ち上がりと、シリアルデータビット列中のデータ同期パターンの立ち上がりとの比較動作を示すタイミングチャートである。
具体的には、DLL回路302(303,304)は、ディレイライン(DELAY)3021,3022、インバータ3023、D型フリップフロップ3024〜3026、ANDゲート3027,3028、チャージポンプ回路3029、およびLPF3030を有する。
ディレイライン3022は、LPF3030の出力信号S3030に応じた遅延量をもってワードクロックWCLKを遅延する。
なお、D型フリップフロップ3024〜3026は、ディレイライン3022で遅延されたワードクロックWCLKに同期して、データのセット、出力を行う。
D型フリップフロップ3024のQ出力は、ANDゲート3027の第1入力およびANDゲート3028の負入力に供給する。
そして、ANDゲート3027の第2入力およびANDゲート3028の正入力には、シリアルデータがブランク期間のデータ同期パターンをもったデータであることを示すEXORゲート320の出力信号BLANKが供給される。これにより、信号BLANKをもちいて有効な位相比較結果だけをディレイライン3021,3022にフィードバックできるように構成されている。
そして、一旦フリップフロップ3024で保持されたデータが、ブランク期間のデータ同期パターンをもったデータである場合に、ANDゲート3207,3028を介してD型フリップフロップ3025,3026のD入力に供給される。遅延されたワードクロックWCLKに同期したフリップフロップ3025,3026の出力がアップ信号UP、ダウン信号DNとしてチャージポンプ回路3029に供給される。
チャージポンプ回路3029は、アップ信号UPをハイレベルで受けるとPMOSトランジスタPT11がオンし、出力ノードND11に電流(電荷)が供給される。
チャージポンプ回路3029は、ダウン信号DNをハイレベルで受けるとNMOSトランジスタNT11がオンし、出力ノードND11の電荷が排出(放電)される。
ノードND11から出力される信号がLPF3030により信号S3030としてディレイライン3021,3022に供給される。
そして、図9(A)〜(C)に示すように、DLL回路302〜304で遅延されたワードクロックWCLKの立ち上がりは、シリアルデータビット列中のデータ同期パターンの立ち上がりと比較される。
シリアルパラレル変換器306は、PLL回路301およびDLL回路303で得た参照信号と各シリアルデータに位相ロックしたビットクロックBCLKとワードクロックWCLKに同期して動作する。
シリアルパラレル変換器307は、PLL回路301およびDLL回路304で得た参照信号と各シリアルデータに位相ロックしたビットクロックBCLKとワードクロックWCLKに同期して動作する。
シリアルパラレル変換器308は、PLL回路301で得た参照信号と各シリアルデータに位相ロックしたビットクロックBCLKとワードクロックWCLKに同期して動作する。
ここでの、データイネーブル信号DEは、FIFO312の出力の反転信号となる。
データセレクタ316,317は、ブランク期間においては参照クロックのシリアルパラレル変換結果をD型フリップフロップ318,319にとりこみ出力に反映させ、表示期間においてはD型フリップフロップ318,319の値をフィードバックしてそのまま保持する。
バスセレクタ201においては、画像の表示期間を示すデータイネーブル信号DEがハイレベルHiのときバスRBUSのデータが選択され、ローレベルLoのときバスSBUSのデータが選択されてパラレルシリアル変換器205に供給される。
同様に、バスセレクタ202と204においては、データイネーブル信号DEがハイレベルHiのときバスGBUSとバスBBUSのデータが選択され、ローレベルLoのときバスSBUSのデータが選択されてパラレルシリアル変換器306,307にそれぞれ供給される。
バスCKBUS2にはMSB側4ビットに1111が、LSB側4ビットに0000が割り当てられ、バスCKBUS2は固定バスとして機能する。
バスセレクタ204においては、データイネーブル信号DEがハイレベルHiのときバスCKBUS1のデータが選択され、ローレベルLoのときバスCKBUS2のデータが選択されてパラレルシリアル変換器208に出力される。
パラレルシリアル変換器208においては、クロック逓倍器209により生成されたCLKの8倍の周波数を持つクロックTCLKを用いてバスセレクタ204からの8ビットバス出力がシリアル信号に変換される。
そして、パラレルシリアル変換器205〜207からは、データイネーブル信号DEがハイレベルHiのときはRGBデータを時系列に並べたビット列が伝送線41〜43に伝送される。
一方、データイネーブル信号DEがローレベルLoのときはHシンクとVシンク信号で挟まれたビット列000111が送出される。
また、パラレルシリアル変換器208の出力は参照クロックREFCLKであり、データイネーブル信号DEがハイレベルHiのときは11100000 11111000のビット列の繰り返し、データイネーブル信号DEがローレベルLoのときは11110000の繰り返しが送出される。参照クロックREFCLKの0から1の立ち上がり周期は常にシリアルデータ8ビット分の周期になり、長時間の平均では0と1の率が等しい。
具体的には、シリアルデータ8ビットの時間に等しいクロックを送り続けるが、表示期間においてはデューティ(Duty)を0.5ではない値とし、ブランク期間ではデューティ(Duty)を0.5とされる。
そして、本実施形態においては、エンコードしたシリアルデータのなかにはシリアルデータの位相を同定するためのいくつかの連続した0または1とそれに続くいくつかの反極性のデータの連続が作るデータの遷移を持つ。
受信装置3においては、PLL回路3でVCO3014を参照クロックREFCLKの8倍の周波数で発振させビットクロックBCLKが得られる。
ビットクロックBCLKは分周器3015で8分周されてワードクロックWCLKとなり、その立ち上がりと参照クロックの立ち上がりの位相が位相周波数検出器3011で比較されVCO3014にフィードバックされる。
DLL回路302〜304においては、PLL回路301の出力であるビットクロックBCLKとワードクロックWCLKが同じ遅延を持つディレイライン3021,3022で遅延される。
遅延されたワードクロックWCLKの立ち上がりはシリアルデータビット列中のデータ同期パターンの立ち上がりと比較される。この比較は表示内容によってシリアルデータの立ち上がりが任意のタイミングで現れる表示期間では意味を成さない。
また、EXOR320において、シリアルデータがブランク期間のデータ同期パターンをもったデータか否かが、参照クロックREFCLKをパラレル変換した結果で判定される、その出力信号BLANKはDLL回路302〜305に供給される。そして、DLL回路302〜304においては信号BLANKをもちいて有効な位相比較結果だけがディレイライン3021,3022にフィードバックされる。
これらシリアルパラレル変換器305〜308のパラレル出力は、各々のワードクロックWCLKに同期して出力されるが、それらはFIFO309〜312によって参照クロックに同期したワードクロックに同期した信号に変換される。
そして、データセレクタ313〜315においては、参照クロックのシリアルパラレル変換結果により決定されたデータイネーブル信号DEによって表示期間においてシリアルパラレル変換器305〜308のパラレル出力がピクセルデータとしてそのまま出力される。一方、ブランク期間においては固定値0が出力される。
データセレクタ316,317においては、ブランク期間においては参照クロックのシリパラ変換結果がD型フリップフロップ318,319に取り込まれて出力に反映される。一方、表示期間においてはD型フリップフロップ318,319の値がフィードバックされてそのまま保持される。
冗長コードを用いないのでいかなるビット幅のデータでも自由にシリアルデータに多重化でき、無用な空データを送る必要が無い。
シリアルデータ相互および参照クロックとのあいだに伝送遅延の差があってもシリアルデータ各々の正しい位相を検出しデータ再生のためのクロックをロックすることができるのでデータ化けの無い正しいデータ伝送が高速でも可能になる。
Claims (13)
- シリアルデータを参照クロックと並列に伝送路に送出する送信装置であって、
伝送すべきシリアルデータは第1のデータ期間と第2のデータ期間とを含み、
上記参照クロックは、上記第1のデータ期間と上記第2のデータ期間とでデューティ比が異なる
送信装置。 - 上記参照クロックは、デューティ比が上記第1のデータ期間と上記第2のデータ期間のいずれか一方が0.5に設定されている
請求項1記載の送信装置。 - 上記シリアルデータは複数の第1のデータ期間が続いた後に上記第2のデータ期間が配置され、
上記参照クロックは、上記第1のデータ期間のデューティ比が0.5と異なり、
所定の第1のデータ期間の参照クロックは第1の状態期間と第2の状態期間により1周期を形成し、続く第1のデータ期間では、前段の上記第2の状態期間の反転した第3の状態期間と上記第1の状態期間が反転した第4の状態期間により1周期を形成する
請求項1記載の送信装置。 - 上記第2のデータ期間は、シリアルデータの位相を同定するためのデータ同期パターンを含む
請求項1記載の送信装置。 - 上記参照クロックは、上記第2のデータ期間のデューティ比が0.5に設定されている
請求項4記載の送信装置。 - 上記シリアルデータはデジタル映像信号を変換して形成され、
上記第1のデータ期間は映像信号の表示期間に相当し、上記第2のデータ期間はブランク期間に相当する
請求項5記載の送信装置。 - 上記第2のデータ期間は、水平同期信号と、上記データ同期パターンと、垂直同期信号とが当該表記順に配列されている
請求項6記載の送信装置。 - デジタル映像信号を上記表示期間においてはデータを順次並べたエンコードなしのシリアルデータに変換し、上記ブランク期間では同期信号をエンコードしたシリアルデータに変換する変換部を有し、シリアルデータのエンコードの有無をシリアルデータと並列に送る参照クロック信号のデューティ比で示す
請求項6記載の送信装置。 - エンコードしたシリアルデータのなかにはシリアルデータの位相を同定するためのいくつかの連続した0または1とそれに続くいくつかの反極性のデータの連続が作るデータの遷移を持つ
請求項1記載の送信装置。 - 並列に伝送されたシリアルデータと参照クロックとを受信する受信装置であって、
上記伝送されたシリアルデータは第1のデータ期間と第2のデータ期間とを含み、
上記参照クロックは、上記第1のデータ期間と上記第2のデータ期間とでデューティ比が異なり、
上記参照クロックに同期したクロックを生成するクロック生成部と、
上記クロック生成部で生成したクロックに同期して、シリアルデータをパラレルデータに変換する変換部と
を有する受信装置。 - 上記第2のデータ期間は、シリアルデータの位相を同定するためのデータ同期パターンを含み、
上記変換部は、上記データ同期パターンの遷移部分と上記生成したクロックの位相比較に応じた変換処理を行う
請求項10記載の受信装置。 - 伝送すべきシリアルデータは第1のデータ期間と第2のデータ期間とを含むシリアルデータと、上記第1のデータ期間と上記第2のデータ期間とでデューティ比が異なる参照クロックとを伝送路に並列に送出する送信装置と、
上記参照クロックに同期したクロックを生成するクロック生成部と、上記クロック生成部で生成したクロックに同期して、シリアルデータをパラレルデータに変換する変換部とを含む受信装置と
を有する伝送システム。 - シリアルデータを参照クロックと並列に伝送路に送出する送信方法であって、
伝送すべきシリアルデータを第1のデータ期間と第2のデータ期間とを含むように形成し、
上記参照クロックのデューティ比を、上記第1のデータ期間と上記第2のデータ期間とで異なるように設定する
送信方法。
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