JP2008022196A - データ伝送回路、及びデータ伝送方法、並びに画像形成装置 - Google Patents

Abstract

【課題】装置内部でのデータ伝送を高速化しつつ、クロック信号の埋め込みを行うシリアルデータ伝送技術を用いる場合よりもコストを低減することができるデータ伝送回路、これを用いた画像形成装置、及びデータ伝送方法を提供する。
【解決手段】同一のデータを示す信号を同期クロック信号ＣＬＫ１と同期してシリアル信号ＴｘＯＵＴ２，ＴｘＯＵＴ１として送信し、遅延素子２０５によってシリアル信号ＴｘＯＵＴ１を遅延させ、このシリアル信号ＴｘＯＵＴ２，ＴｘＯＵＴ１を、同期クロックＣＬＫＢと同期してシリアル信号ＲｘＩＮ２，ＲｘＩＮ１として受信した場合に、シリアル信号ＲｘＩＮ２，ＲｘＩＮ１が互いに異なるデータとなるような同期クロックＣＬＫＢのタイミングを探索し、このようなタイミングの同期クロックＣＬＫＢを１／２周期ずらすことによって、クロックスキューを補正するようにした。
【選択図】図１

Description

本発明は、データを伝送するデータ伝送回路、及びデータ伝送方法、並びにこれを用いた画像形成装置に関する。

大容量のデータを取り扱う装置、例えば複写機、プリンタ、ファクシミリ装置、及びこれらの複合機等の画像形成装置では、例えば原稿画像を取得するスキャナと画像処理回路との間や、画像処理回路と画像形成回路との間等、装置内部で大量のデータを高速に伝送する必要がある。このような機器内部のデータ伝送には、従来からパラレルバスが一般的に用いられている。パラレルバスにおいてデータ伝送速度を向上させる方法としては、バス幅を増大する方法と、データ伝送のクロック周波数を増大させる方法とがある。

しかし、画像形成装置で取り扱われる画像データは、例えばＲ、Ｇ、Ｂの３色に対応したデータで表され、各色８ビットから１０ビットで表されている。このような画像データをパラレルバスで伝送しようとすると、２４ビット〜３０ビットのバス幅が必要となる。さらに、このような信号を高速伝送するためには差動信号を用いることが望ましいが、差動信号を用いると、信号線が２倍必要となって、パラレルバスの信号線は４８本〜６０本となる。そうすると、信号ケーブルやコネクタのコストの増大を招くこととなる。また、信号本数の増大やクロック周波数の増大は、電磁波の不要輻射を増大させ、ＥＭＣ（Electro Magnetic Compatibility）の観点からも問題となる。

そこで、近年、このような装置内部におけるデータ伝送の用途に、信号線を少なくすることができるシリアルバスの活用が図られている。パラレルバスをシリアルバスにする場合、例えば３０ビットのパラレルバスをシリアルバスに変更すると、同じデータ伝送速度を確保するためには、シリアルバスのクロック周波数を、パラレルバスを用いる場合の３０倍にする必要がある。例えば、Ｒ，Ｇ，Ｂ各８ビットで４０ＭＨｚで動作するパラレルバスを、同じ伝送速度のシリアルバスに置き換えるためには、１ＧＨｚ程度のクロック周波数にする必要がある。

このように、クロック周波数が高速化すると、シリアルバスのデータ信号とクロック信号とのスキューが無視できなくなり、データ伝送速度の高速化が困難となる。そこで、データ信号にクロック信号を埋め込むことにより、データ信号とクロック信号との間でスキューが生じる問題を解決し、クロック周波数を増大させることでパラレルバスよりもデータ伝送速度を向上させるようにした技術が知られている。このようなシリアルデータ伝送技術としては、例えばシリアルＡＴＡや、ＰＣＩ−Ｅｘｐｒｅｓｓ等が知られている（例えば、非特許文献１参照。）。
Ａｄａｍ Ｗｉｌｅｎ、Ｊｕｓｔｉｎ Ｐ．Ｓｃｈａｄｅ、Ｒｏｎ Ｔｈｏｒｎｂｕｒｇ著「Ｉｎｔｒｏｄｕｃｔｉｏｎ ｔｏ ＰＣＩ Ｅｘｐｒｅｓｓ：Ａ Ｈａｒｄｗａｒｅ ａｎｄ Ｓｏｆｔｗａｒｅ Ｄｅｖｅｌｏｐｅｒ’ｓ Ｇｕｉｄｅ」インテルプレス刊、２００２年１２月２８日

しかしながら、上述のような、データ信号にクロック信号を埋め込むことによりシリアルバスの高速化を図る技術では、データの送信側に、データ信号へのクロック信号の埋め込み処理を行う回路が必要となり、データの受信側には、データ信号とクロック信号とを分離する回路が必要となり、回路規模が増大してコストが増大するという不都合があった。

本発明は、このような事情に鑑みて為された発明であり、装置内部でのデータ伝送を高速化しつつ、クロック信号の埋め込みを行うシリアルデータ伝送技術を用いる場合よりもコストを低減することができるデータ伝送回路、及びデータ伝送方法、並びに画像形成装置を提供することを目的とする。

本発明に係るデータ伝送方法は、同一のデータを示すシリアル信号を、所定の周期を有する同期クロック信号と同期して、第１及び第２シリアル信号としてそれぞれ送信する工程と、前記第２シリアル信号を、前記同期クロック信号の１／４周期以下のシリアル遅延時間だけ遅延させる工程と、前記第１シリアル信号及び前記遅延された第２シリアル信号を、前記同期クロックを所定のクロック遅延時間だけ遅延させた遅延クロック信号と同期して第１及び第２受信信号としてそれぞれ受信した場合に、当該第１及び第２受信信号が互いに異なるデータとなるような前記遅延クロック信号が得られる前記クロック遅延時間を探索するタイミング探索工程と、通信目的のデータを、前記同期クロック信号と同期して、第２シリアル信号を遅延させることなく第１及び第２シリアル信号として送信する送信工程と、前記送信工程において送信された第１及び第２シリアル信号を、前記タイミング探索工程において探索されたクロック遅延時間とは前記同期クロック信号における周期の１／２の時間だけ異なる時間、遅延させた遅延クロック信号と同期して受信する受信工程とを備えたことを特徴とする。

この構成によれば、所定の周期を有する同期クロック信号と同期する第１及び第２シリアル信号が、それぞれ送信される。また、第２シリアル信号は、同期クロック信号の１／４周期以下のシリアル遅延時間だけ遅延される。また、第１シリアル信号及び前記遅延された第２シリアル信号を、同期クロックを所定のクロック遅延時間だけ遅延させた遅延クロック信号と同期して第１及び第２受信信号としてそれぞれ受信した場合に、当該第１及び第２受信信号が互いに異なるデータとなるような遅延クロック信号が得られるクロック遅延時間が探索される。この場合、探索されたクロック遅延時間により得られる遅延クロック信号は、第１シリアル信号の信号周期の先頭から１／４周期以下のタイミングと同期していることになる。そして、通信目的のデータが、同期クロック信号と同期して、第２シリアル信号を遅延させることなく第１及び第２シリアル信号として送信され、この第１及び第２シリアル信号が、前記探索されたクロック遅延時間とは同期クロック信号における周期の１／２の時間だけ異なる時間、遅延させた遅延クロック信号と同期して受信される。そうすると、遅延クロック信号の同期タイミングは、第１及び第２シリアル信号の信号周期の中央に近づけられ、クロックスキューが低減される。そして、このようなクロックスキューが低減された遅延クロック信号と同期して、通信目的のデータを示す第１及び第２シリアル信号がそれぞれ受信される。これにより、クロック信号の埋め込みを行うシリアルデータ伝送技術を用いることなくクロックスキューを低減し、データ伝送を高速化することが可能となるので、クロック信号の埋め込みを行うシリアルデータ伝送技術を用いる場合よりもコストを低減することができる。

本発明に係るデータ伝送回路は、所定の周期を有する同期クロック信号と同期する第１シリアル信号を送信する第１送信部と、前記同期クロック信号と同期する第２シリアル信号を送信する第２送信部と、前記同期クロック信号を送信クロック信号として送信するクロック送信部と、前記第２送信部から送信される第２シリアル信号を、前記同期クロック信号の１／４周期以下のシリアル遅延時間だけ遅延可能なシリアル信号遅延部と、前記クロック送信部から送信される送信クロック信号を所定のクロック遅延時間だけ遅延させて遅延クロック信号を生成すると共に、当該クロック遅延時間が可変にされたクロック遅延部と、前記遅延クロック信号と同期して、前記第１及び第２シリアル信号をそれぞれ受信する第１及び第２受信部と、前記第１及び第２送信部によって同一のデータを示す信号を前記第１及び第２シリアル信号として送信させ、前記シリアル信号遅延部によって前記第２シリアル信号を遅延させ、前記第１及び第２受信部によって前記第１シリアル信号及び前記遅延された第２シリアル信号をそれぞれ受信させ、前記第１受信部と前記第２受信部とで異なる信号が受信される前記クロック遅延時間を探索するタイミング探索処理部と、前記タイミング探索処理部により探索されたクロック遅延時間とは、前記同期クロック信号における周期の１／２の時間だけ異なる遅延時間を新たなクロック遅延時間として前記クロック遅延部に設定するクロックスキュー補正処理を行うクロックスキュー補正処理部と、前記クロックスキュー補正処理部により前記クロックスキュー補正処理が行われた後、前記シリアル信号遅延部により前記第２シリアル信号を遅延させることなく前記第１及び第２送信部によって通信目的のデータを前記第１及び第２シリアル信号として送信させ、前記第１及び第２受信部によって前記第１及び第２シリアル信号をそれぞれ受信させる伝送処理部とを備える。

この構成によれば、所定の周期を有する同期クロック信号と同期する第１及び第２シリアル信号が、第１及び第２送信部によって、それぞれ送信される。また、第２シリアル信号は、同期クロック信号の１／４周期以下のシリアル遅延時間だけ遅延される。さらに、同期クロック信号は、クロック送信部によって送信クロック信号として送信される。また、クロック遅延部によって、送信クロック信号が所定のクロック遅延時間だけ遅延されて、遅延クロック信号が生成される。そして、第１シリアル信号及び遅延された第２シリアル信号を、遅延クロック信号と同期して第１及び第２受信部によってそれぞれ受信し、当該受信された第１シリアル信号と第２シリアル信号とが異なる信号となるクロック遅延時間が探索される。この場合、探索されたクロック遅延時間により得られる遅延クロック信号は、第１シリアル信号の信号周期の先頭から１／４周期以下のタイミングと同期していることになる。次いで、このようにして得られたクロック遅延時間とは、同期クロック信号における周期の１／２の時間だけ異なる遅延時間が、新たなクロック遅延時間としてクロック遅延部に設定される。そうすると、新たなクロック遅延時間に応じて得られる遅延クロック信号の同期タイミングは、第１シリアル信号の信号周期の中央に近づけられる結果、クロックスキューが低減される。そして、第２シリアル信号を遅延させることなく、通信目的のデータが第１及び第２送信部によって第１及び第２シリアル信号として送信され、第１及び第２受信部によって、クロック遅延部により新たなクロック遅延時間だけ遅延され、従ってクロックスキューが低減された遅延クロック信号と同期して、第１及び第２シリアル信号がそれぞれ受信される。これにより、クロック信号の埋め込みを行うシリアルデータ伝送技術を用いることなくクロックスキューを低減し、データ伝送を高速化することが可能となるので、クロック信号の埋め込みを行うシリアルデータ伝送技術を用いる場合よりもコストを低減することができる。

また、前記クロック送信部は、前記同期クロック信号の代わりに所定の基本クロック信号を前記送信クロック信号として送信するものであり、前記基本クロック信号を逓倍して前記同期クロック信号を生成し、前記第１及び第２送信部へ供給する送信側逓倍部と、前記クロック遅延部により生成された遅延クロック信号を、前記送信側逓倍部と同じ逓倍倍率で逓倍した逓倍クロック信号を生成する受信側逓倍部とをさらに備え、前記第１及び第２受信部は、前記遅延クロック信号の代わりに前記逓倍クロック信号と同期して、前記第１及び第２シリアル信号をそれぞれ受信することが好ましい。

この構成によれば、同期クロック信号の代わりに所定の基本クロック信号が送信クロック信号として送信される。そして、基本クロック信号が逓倍されて第１及び第２シリアル信号の送信に用いられる同期クロックが生成され、送信クロック信号が逓倍されて第１及び第２シリアル信号の受信に用いられる逓倍クロック信号が生成される。そうすると、送信クロック信号の周波数は、同期クロックが逓倍される前の低い周波数になるので、送信クロック信号の周波数を低下させて電磁波の不要輻射を低減することができる。

また、前記基本クロック信号と同期して、パラレル信号を前記第１及び第２シリアル信号に変換し、前記第１及び第２送信部へ供給するパラレルシリアル変換部をさらに備えることが好ましい。

この構成によれば、パラレル信号と基本クロック信号とを受信して、パラレル信号を基本クロック信号と同期して第１及び第２シリアル信号に変換し、この第１及び第２シリアル信号を第１及び第２送信部から第１及び第２受信部へ送信させることができるので、パラレル信号の伝送を行うことが容易となる。

また、前記クロック遅延部は、前記送信クロック信号を遅延させる複数の第１遅延素子の直列回路と、前記直列回路における各第１遅延素子の出力信号のうちいずれか一つを前記遅延クロック信号として選択するクロック遅延選択部とを備え、前記第１遅延素子一つあたりの遅延時間は、前記シリアル遅延時間より小さくされていることが好ましい。

この構成によれば、クロック遅延選択部により選択される出力信号を切り替えることにより、遅延クロック信号が変化するので、遅延クロック信号を可変にすることができる。また、第１遅延素子一つあたりの遅延時間は、シリアル遅延時間より小さくされているので、遅延クロック信号の遅延時間をシリアル遅延時間より小さい時間単位で変化させることができるので、第１受信部と第２受信部とで異なる信号が受信されるタイミング、すなわち第１シリアル信号の信号周期の先頭からシリアル遅延時間までのタイミングに、遅延クロック信号を同期させることができる遅延クロック信号の遅延時間を探索することが容易となる。

また、本発明に係る画像形成装置は、画像データを取得する画像取得部と、前記画像取得部により取得された画像データに基づき記録紙に画像を形成する画像形成部と、前記画像取得部から前記画像形成部へ前記画像データを送信するデータ伝送経路の少なくとも一部に、上述のデータ伝送回路が用いられていることを特徴とする。

この構成によれば、画像データを取得する画像取得部と、前記画像取得部により取得された画像データに基づき記録紙に画像を形成する画像形成部とを備えた画像形成装置において、画像取得部から画像形成部へ画像データを送信するデータ伝送経路の少なくとも一部に用いられるデータ伝送回路について、クロック信号の埋め込みを行うシリアルデータ伝送技術を用いることなくクロックスキューを低減し、データ伝送を高速化することが可能となるので、クロック信号の埋め込みを行うシリアルデータ伝送技術を用いる場合よりもコストを低減することができる。

このような構成のデータ伝送回路、及びデータ伝送方法、並びに画像形成装置は、クロック信号の埋め込みを行うシリアルデータ伝送技術を用いることなくクロックスキューを低減することができるので、データ伝送を高速化しつつ、クロック信号の埋め込みを行うシリアルデータ伝送技術を用いる場合よりもコストを低減することができる。

以下、本発明に係る実施形態を図面に基づいて説明する。なお、各図において同一の符号を付した構成は、同一の構成であることを示し、その説明を省略する。図１は、本発明の一実施形態に係るデータ伝送方法を用いたデータ伝送回路を備えた画像形成装置の一例であるデジタル複合機の構成の一例を示すブロック図である。複合機とは、複写機能、プリンタ機能、ファクシミリ機能及びスキャナ機能等、画像形成に関する二以上の機能を兼ね備えた装置である。

複合機１は、スキャナ部１１（画像取得部）、画像処理部２１、プリンタ部３１、制御部４１、操作パネル部５１、ファクシミリ通信部６１（画像取得部）、ネットワークＩ／Ｆ部７１（画像取得部）、パラレルＩ／Ｆ部７２（画像取得部）、シリアルＩ／Ｆ部７３（画像取得部）及びＨＤＤ（ハードディスクドライブ）７４、及びデータ伝送回路２，３を備えて構成されている。

そして、スキャナ部１１、画像処理部２１、プリンタ部３１、データメモリ３６、制御部４１、操作パネル部５１及びファクシミリ通信部６１によって、ファクシミリ機能が実現される。また、画像処理部２１、プリンタ部３１、制御部４１、操作パネル部５１、ネットワークＩ／Ｆ部７１及びパラレルＩ／Ｆ部７２によって、プリンタ機能が実現される。また、スキャナ部１１、画像処理部２１、プリンタ部３１、制御部４１及び操作パネル部５１によって、複写機能が実現される。

操作パネル部５１は、使用者が複写機能、プリンタ機能、及びファクシミリ機能等に関する操作を行うために使用され、使用者による操作指示、例えば原稿画像の複写を指示する複写指示等を制御部４１に与えるものである。操作パネル部５１は、タッチパネル等を有する表示部５２と、スタートキーやテンキー等を有する操作キー部５３とを含む。

表示部５２は、例えばタッチパネルとＬＣＤ（Liquid Crystal Display）とを組み合わせたカラー表示可能なタッチパネルユニット等を有し、種々の操作画面を表示し、ユーザの入力操作を可能とする。表示部５２は、例えばファクシミリ機能実行の際に、ユーザ選択、送信先選択、送信設定等に関する情報を表示するとともに、使用者が当該部分をタッチすることで種々の操作指示を入力するための操作ボタン等を表示する。操作キー部５３は、使用者によるコピー実行開始指令、あるいはファクシミリ送信開始指令といった種々の指示入力を行うために用いられる。

スキャナ部１１は、原稿の画像を光学的に取得して画像データを生成するものである。スキャナ部１１は、露光ランプ１２及びＣＣＤ（電荷結合素子）１３を含んでいる。スキャナ部１１は、露光ランプ１２によって原稿を照射し、その反射光をＣＣＤ１３で受光することで、原稿画像を読み取る。そして、スキャナ部１１は、読み取った画像に対応する画像データを、例えば赤色の成分を示す８ビットの赤データＲＤ［７：０］、緑色の成分を示す８ビットの緑データＧＤ［７：０］、及び青色の成分を示す８ビットの青データＢＤ［７：０］として生成する。

そして、スキャナ部１１は、例えば赤データＲＤ［７：０］、緑データＧＤ［７：０］、及び青データＢＤ［７：０］と、赤データＲＤ［７：０］、緑データＧＤ［７：０］、及び青データＢＤ［７：０］が変化するタイミングと同期した基本クロック信号ＴｘＣＬＫと、赤データＲＤ［７：０］、緑データＧＤ［７：０］、及び青データＢＤ［７：０］における有効な垂直、水平同期タイミングを示す制御信号Ｓ１とを、データ伝送回路２によって画像処理部２１へ伝送させる。

画像処理部２１は、画像データに対する各種画像処理を行うものである。例えば、画像処理部２１は、スキャナ部１１で読み取られるなどして得られた画像データに対して、レベル補正、γ補正等の所定の補正処理、画像データの圧縮または伸張処理、拡大または縮小処理等の種々の画像処理（加工処理）を行う。画像処理部２１は、画像メモリ２２を含み、処理された画像データ等をこの画像メモリ２２に記憶したり、プリンタ部３１、ファクシミリ通信部６１又はネットワークＩ／Ｆ部７１等へ出力したりする。また、画像処理部２１は、例えば画像メモリ２２に記憶された画像データを、データ伝送回路３によってプリンタ部３１へ伝送させ、プリンタ部３１により画像形成を行わせる。

プリンタ部３１は、画像処理部２１からデータ伝送回路３によって伝送された画像データ、ネットワークＩ／Ｆ部７１を介して外部のパーソナルコンピュータ等から受信した画像データ、及びファクシミリ通信部６１によって外部のファクシミリ装置から受信したファックスデータ等の画像データに基づく画像を所定の記録紙に印刷するものである。プリンタ部３１は、給紙カセット及び給紙ローラ等を有する用紙搬送部３２、中間転写体ローラ、感光体ドラム、露光装置及び現像装置等を有する画像形成部３３、転写ローラ等を有する転写部３４並びに定着ローラ等を有する定着部３５を含む。具体的には、用紙搬送部３２は記録紙を画像形成部３３へ搬送し、画像形成部３３は上記画像データに対応するトナー像を形成し、転写部３４はトナー像を記録紙に転写し、定着部３５はトナー像を記録紙に定着させて画像を形成する。

ファクシミリ通信部６１は、符号化／復号化部（図示せず）、変復調部（図示せず）及びＮＣＵ（Network Control Unit）（図示せず）を含み、スキャナ部１１によって読み取られた原稿の画像データを電話回線等の通信回線６１１を介して他のファクシミリ装置へ送信したり、他のファクシミリ装置から送信されてきた画像データを受信したりするものである。前記符号化／復号化部は、送信する画像データを圧縮・復号化し、受信した画像データを伸張・復号化するものであり、変復調部は、圧縮・復号化された画像データを音声信号に変調したり、受信した信号（音声信号）を画像データに復調したりするものである。また、ＮＣＵは、送信先となるファクシミリ装置との電話回線による接続を制御するものである。

ネットワークＩ／Ｆ部７１は、ネットワークインターフェース（例えば１０／１００base-TX）等を用い、ＬＡＮ（Local Area Network）やインターネット等の通信回線７１１を介して接続されたユーザ側サーバとの間での種々のデータの送受信を制御するものである。また、通信回線７１１にパーソナルコンピュータ等の図示しない１または複数の通信端末装置が接続されている場合に、ネットワークＩ／Ｆ部７１はこれらの通信端末装置との間での種々のデータの送受信を制御する。例えば、ネットワークＩ／Ｆ部７１は、スキャナ部１１によって読み取られた原稿画像データを通信端末装置へ電子メールとして送信したり、プリンタ部３１で印刷するために通信端末装置から送られた画像データを受信したりする。

パラレルＩ／Ｆ部７２は、高速双方向パラレルインターフェイス（例えばＩＥＥＥ１２８４準拠）等を用いて、複数の信号線を用いて複数ビット単位でデータを送信するパラレル伝送によって、外部機器等から印刷データ等を受信等するものである。シリアルＩ／Ｆ部７３は、シリアルインターフェイス（例えばＲＳ−２３２Ｃ）等を用い、単一の信号線を用いて１ビットずつ順次データを送るシリアル伝送によって、外部機器等から種々のデータ等を受信等するものである。

ＨＤＤ７４は、スキャナ部１１によって読み取られた画像データやネットワークを介して送信されてきた画像データ、あるいは当該画像データに設定されている出力形式等を記憶するものである。ＨＤＤ７４に記憶されている画像データは、該複合機１で使用されるだけでなく、ネットワークＩ／Ｆ部７１を介して通信端末装置によって確認されたり、通信端末装置の所定のフォルダへ転送されることによって、該通信端末装置での使用に供されたりする。

制御部４１は、図略のＣＰＵ（Central Processing Unit：中央演算処理部）、そのＣＰＵの動作を規定するプログラムを格納するＲＡＭ（Random Access Memory）やＲＯＭ（Read Only Memory）、ならびに一時的にデータを保管するＲＡＭや、これらの周辺装置等を有している。これによって、制御部４１は、操作パネル部５１等で受け付けられた指示情報や、複合機１の各所に設けられているセンサからの検出信号に応じて、該複合機１全体の制御を行う。より具体的には、制御部４１は、スキャナコントローラ４２、ファクシミリコントローラ４３、プリンタコントローラ４４、コピーコントローラ４５、タイミング探索処理部４６、クロックスキュー補正処理部４７、及び伝送処理部４８として機能する。

制御部４１としてのコンピュータが読み取ることによって上述の各機能を実現するためのプログラムは、ＨＤＤ７４等の不揮発性且つ大容量の外部記憶装置に格納しておき、前記ＲＡＭ等の主記憶装置に適宜転送することで、ＣＰＵによる実行に供することも可能である。前記プログラムは、ＲＯＭ或いはＣＤ―ＲＯＭ等の記録媒体を通じて供給することも、ネットワークＩ／Ｆ部７１に接続されるネットワーク等の伝送媒体を通じて供給することも可能である。伝送媒体は、有線の伝送媒体に限らず無線の伝送媒体であってもよい。また、伝送媒体には、通信線路のみでなく、通信線路を中継する中継装置、例えばルータ等の通信リンクをも含む。

プログラムがＲＯＭを通じて供給される場合には、当該プログラムが記録されたＲＯＭを制御部４１に搭載することによって、ＣＰＵによる実行に供することができる。プログラムがＣＤ−ＲＯＭを通じて供給される場合には、ＣＤ−ＲＯＭ読み取り装置を、例えばパラレルＩ／Ｆ部７２へ接続し、当該プログラムをＲＡＭ或いはＨＤＤ７４へ転送することによって、ＣＰＵによる実行に供することができる。また、プログラムが伝送媒体を通じて供給される場合には、ネットワークＩ／Ｆ部７１を通じて受信したプログラムをＲＡＭ或いはＨＤＤ７４へ転送することによって、ＣＰＵによる実行に供することができる。

スキャナコントローラ４２は、スキャナ機能を実現するために用いられる各部の動作を制御するものである。ここで、ＰＣ送信機能を実現する場合には、スキャナコントローラ４２は、ネットワークＩ／Ｆ部７１によって、スキャナ部１１により読み取られた原稿の画像データを通信回線７１１を介して、データメモリ３６に記憶されているＩＰアドレスで指定される通信端末装置へ直接送信させる。

ファクシミリコントローラ４３は、ファクシミリ機能を実現するために用いられる各部の動作を制御するものである。ファクシミリコントローラ４３は、ファクシミリの送信を行う際には、ファクシミリ通信部６１によって、スキャナ部１１により読み取られた原稿の画像データを通信回線６１１を介して、データメモリ３６に記憶されている電話番号を指定してファクシミリ装置等へ直接送信させる。

プリンタコントローラ４４は、プリンタ機能を実現するために用いられる各部の動作を制御するものである。コピーコントローラは、複写機能を実現するために用いられる各部の動作を制御するものである。

タイミング探索処理部４６は、データ伝送回路２，３によって送受信されるデータが変化するタイミングを探索する。クロックスキュー補正処理部４７は、データ伝送回路２，３におけるデータの受信タイミング、すなわち同期クロックのタイミングを、タイミング探索処理部４６で探索されたデータ変化のタイミングから信号周期の１／２の時間ずれたタイミングに設定することで、クロックスキューを補正する。伝送処理部４８は、クロックスキュー補正処理部４７によりクロックスキューが補正された後、データ伝送回路２，３によって、伝送しようとする目的のデータを送受信させる。

データ伝送回路２は、スキャナ部１１から出力された画像データを画像処理部２１へ高速伝送する。データ伝送回路３は、画像処理部２１から出力された画像データを画像形成部３３へ高速伝送する。図２は、データ伝送回路２，３の構成の一例を示すブロック図である。なお、データ伝送回路２とデータ伝送回路３とは同様に構成されているため、両方とも図２で示している。

以下、データ伝送回路２の構成について説明する。図２に示すデータ伝送回路２は、送信側回路２０と、受信側回路３０とを備えている。そして、データ伝送回路２における送信側回路２０は、スキャナ部１１の近傍に配設され、スキャナ部１１から出力された画像データを示す信号、すなわち赤データＲＤ［７：０］、緑データＧＤ［７：０］、青データＢＤ［７：０］、基本クロック信号ＴｘＣＬＫ、及び制御信号Ｓ１を画像処理部２１の近傍に配設された受信側回路３０へ送信する。

送信側回路２０は、パラシリ変換部２０１，２０２，２０３（パラレルシリアル変換部）、ＰＬＬ（Phase Locked Loop）回路２０４（送信側逓倍部）、遅延素子２０５（シリアル信号遅延部）、マルチプレクサ２０６、差動ドライバ２０７，２０８，２０９，２１０、及び差動ドライバ２１１（クロック送信部）を備えている。

受信側回路３０は、差動レシーバ３０１，３０２，３０３，３０４，３０５、終端抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５、クロック遅延部３０６、ＰＬＬ回路３０７（受信側逓倍部）、及びシリパラ変換部３０８，３０９，３１０を備えている。

そして、差動ドライバ２０７と差動レシーバ３０１とは一対のケーブル２３１により接続され、差動ドライバ２０８と差動レシーバ３０２とは一対のケーブル２３２により接続され、差動ドライバ２０９と差動レシーバ３０３とは一対のケーブル２３３により接続され、差動ドライバ２１０と差動レシーバ３０４とは一対のケーブル２３４により接続され、差動ドライバ２１１と差動レシーバ３０５とは一対のケーブル２３５により接続されている。ケーブル２３１，２３２，２３３，２３４，２３５としては、例えばツイストペアケーブルが用いられる。

ＰＬＬ回路２０４は、基本クロック信号ＴｘＣＬＫを逓倍して同期クロック信号ＣＬＫ１を生成し、パラシリ変換部２０１，２０２，２０３へ出力する。パラシリ変換部２０１，２０２，２０３は、８ビットのパラレル信号をシリアル信号に変換するので、パラレル信号に同期した基本クロック信号ＴｘＣＬＫからシリアル信号の周期を示す同期クロック信号ＣＬＫ１を生成するべく逓倍倍率が８倍にされている。例えば、スキャナ部１１が５０ＭＨｚのクロック周波数で動作しており、赤データＲＤ［７：０］、緑データＧＤ［７：０］、及び青データＢＤ［７：０］が５０ＭＨｚの基本クロック信号ＴｘＣＬＫと同期して変化する場合、ＰＬＬ回路２０４によって基本クロック信号ＴｘＣＬＫが８逓倍され、同期クロック信号ＣＬＫ１は４００ＭＨｚにされる。

パラシリ変換部２０１，２０２，２０３は、例えばシフトレジスタを用いて構成されている。そして、パラシリ変換部２０１は、８ビットのパラレル信号である赤データＲＤ［７：０］を、例えば同期クロック信号ＣＬＫ１と同期して１ビットずつシフトさせることで、シリアル信号ＴｘＯＵＴ２（第１シリアル信号）として差動ドライバ２０７へ出力する。

パラシリ変換部２０２は、８ビットのパラレル信号である緑データＧＤ［７：０］を、例えば同期クロック信号ＣＬＫ１と同期して１ビットずつシフトさせることで、シリアル信号ＴｘＯＵＴ１（第２シリアル信号）を生成し、シリアル信号ＴｘＯＵＴ１を、マルチプレクサ２０６を介して差動ドライバ２０８へ出力すると共に、遅延素子２０５とマルチプレクサ２０６とを介して差動ドライバ２０８へ出力する。

パラシリ変換部２０３は、８ビットのパラレル信号である青データＢＤ［７：０］を、例えば同期クロック信号ＣＬＫ１と同期して１ビットずつシフトさせることで、シリアル信号ＴｘＯＵＴ０として差動ドライバ２０９へ出力する。

また、パラシリ変換部２０１，２０２，２０３には、タイミング探索処理部４６からデータを入力することが可能にされている。

遅延素子２０５は、例えば遅延線やバッファを用いて構成されている。そして、遅延素子２０５は、パラシリ変換部２０２から出力されたシリアル信号ＴｘＯＵＴ１を、予め設定されたシリアル遅延時間ｔｄｓだけ遅延させてマルチプレクサ２０６へ出力する。シリアル遅延時間ｔｄｓは、同期クロック信号ＣＬＫ１の１／４周期以下の時間に設定されている。例えば、同期クロック信号ＣＬＫ１が４００ＭＨｚであれば、１周期は２．５ｎｓｅｃであるから、シリアル遅延時間ｔｄｓは、０．６２５ｎｓｅｃ以下に設定される。

なお、シリアル遅延時間ｔｄｓは、同期クロック信号ＣＬＫ１の１／４周期以下の時間であればよいが、シリアル遅延時間ｔｄｓは、同期クロック信号ＣＬＫ１の略１／５程度の時間に設定されることがより望ましい。

マルチプレクサ２０６は、パラシリ変換部２０２から出力されたシリアル信号ＴｘＯＵＴ１と、遅延素子２０５により遅延されたシリアル信号ＴｘＯＵＴ１とのうちいずれか一方を、制御部４１からの制御信号に応じて選択し、差動ドライバ２０８へ出力する。これにより、マルチプレクサ２０６は、制御部４１からの制御信号に応じてシリアル信号ＴｘＯＵＴ１を、シリアル遅延時間ｔｄｓだけ遅延させたり遅延させなかったりすることができる。この場合、遅延素子２０５とマルチプレクサ２０６とが、シリアル信号遅延部の一例に相当している。なお、シリアル信号遅延部（遅延素子２０５、マルチプレクサ２０６）は、受信側回路３０に設けるようにしてもよい。

差動ドライバ２０７は、パラシリ変換部２０１から出力されたシリアル信号ＴｘＯＵＴ２を、差動信号に変換してケーブル２３１を介して差動レシーバ３０１へ送信する。差動ドライバ２０８は、マルチプレクサ２０６から出力されたシリアル信号ＴｘＯＵＴ１を、差動信号に変換してケーブル２３２を介して差動レシーバ３０２へ送信する。差動ドライバ２０９は、パラシリ変換部２０３から出力されたシリアル信号ＴｘＯＵＴ０を、差動信号に変換してケーブル２３３を介して差動レシーバ３０３へ送信する。差動ドライバ２１０は、スキャナ部１１から出力された制御信号Ｓ１を、差動信号に変換してケーブル２３４を介して差動レシーバ３０４へ送信する。差動ドライバ２１１は、スキャナ部１１から出力された基本クロック信号ＴｘＣＬＫを、差動信号に変換してケーブル２３５を介して差動レシーバ３０５へ送信する。

この場合、パラシリ変換部２０１と差動ドライバ２０７とが第１送信部の一例に相当し、パラシリ変換部２０２と差動ドライバ２０８とが第２送信部の一例に相当している。

差動レシーバ３０１，３０２，３０３，３０４，３０５の信号入力端子間には、終端抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５がそれぞれ設けられており、伝送路のインピーダンスが整合されている。そして、差動レシーバ３０１は、シリアル信号ＴｘＯＵＴ２を受信してシリアル信号ＲｘＩＮ２としてシリパラ変換部３０８へ出力する。差動レシーバ３０２は、シリアル信号ＴｘＯＵＴ１を受信してシリアル信号ＲｘＩＮ１としてシリパラ変換部３０９へ出力する。差動レシーバ３０３は、シリアル信号ＴｘＯＵＴ０を受信してシリアル信号ＲｘＩＮ０としてシリパラ変換部３１０へ出力する。差動レシーバ３０４は、制御信号Ｓ１を受信して画像処理部２１へ出力する。差動レシーバ３０５は、基本クロック信号ＴｘＣＬＫを受信して、クロック遅延部３０６へ出力する。

クロック遅延部３０６は、基本クロック信号ＴｘＣＬＫを制御部４１により設定されたクロック遅延時間ｔｄｃだけ遅延させて遅延クロック信号ＲｘＣＬＫを生成し、ＰＬＬ回路３０７と画像処理部２１とへ出力する。図３は、クロック遅延部３０６の構成の一例を示す回路図である。図３に示すクロック遅延部３０６は、バッファ３６１，３６２，３６３，３６４，３６５，３６６（第１遅延素子）の直列回路と、セレクタ３６７（クロック遅延選択部）とを用いて構成されている。そして、基本クロック信号ＴｘＣＬＫは、バッファ３６１，３６２，３６３，３６４，３６５，３６６の直列回路により遅延され、基本クロック信号ＴｘＣＬＫ６としてセレクタ３６７へ出力される。

また、セレクタ３６７には、バッファ３６１，３６２，３６３，３６４，３６５の出力信号である基本クロック信号ＴｘＣＬＫ１，ＴｘＣＬＫ２，ＴｘＣＬＫ３，ＴｘＣＬＫ４，ＴｘＣＬＫ５が入力されている。バッファ３６１，３６２，３６３，３６４，３６５，３６６は、それぞれシリアル遅延時間ｔｄｓより短い遅延時間を有する。例えば、シリアル遅延時間ｔｄｓが０．５ｎｓｅｃであれば、バッファ３６１，３６２，３６３，３６４，３６５，３６６の各遅延時間は例えば０．４ｎｓｅｃにされている。

そうすると、基本クロック信号ＴｘＣＬＫ１は基本クロック信号ＴｘＣＬＫより０．４ｎｓｅｃ遅延した信号となり、基本クロック信号ＴｘＣＬＫ２は基本クロック信号ＴｘＣＬＫより０．８ｎｓｅｃ遅延した信号となり、基本クロック信号ＴｘＣＬＫ３は基本クロック信号ＴｘＣＬＫより１．２ｎｓｅｃ遅延した信号となり、基本クロック信号ＴｘＣＬＫ４は基本クロック信号ＴｘＣＬＫより１．６ｎｓｅｃ遅延した信号となり、基本クロック信号ＴｘＣＬＫ５は基本クロック信号ＴｘＣＬＫより２．０ｎｓｅｃ遅延した信号となり、基本クロック信号ＴｘＣＬＫ６は基本クロック信号ＴｘＣＬＫより２．４ｎｓｅｃ遅延した信号となる。

セレクタ３６７は、制御部４１から出力された制御信号ＣＬＫＳＥＬに応じて、基本クロック信号ＴｘＣＬＫ，ＴｘＣＬＫ１，ＴｘＣＬＫ２，ＴｘＣＬＫ３，ＴｘＣＬＫ４，ＴｘＣＬＫ５のうちいずれか一つを選択して遅延クロック信号ＲｘＣＬＫとしてＰＬＬ回路３０７と画像処理部２１とへ出力する。これにより、クロック遅延部３０６は、制御部４１から出力された制御信号ＣＬＫＳＥＬに応じて、遅延時間を変化させることができるようになっている。

ＰＬＬ回路３０７は、遅延クロック信号ＲｘＣＬＫを逓倍し、さらに反転して同期クロック信号ＣＬＫＢ（逓倍クロック信号）を生成し、同期クロック信号ＣＬＫＢをシリパラ変換部３０８，３０９，３１０へ出力する。ＰＬＬ回路３０７の逓倍倍率は、ＰＬＬ回路２０４の逓倍倍率と同一にされており、例えば８倍にされている。

シリパラ変換部３０８，３０９，３１０は、例えばシフトレジスタを用いて構成されている。そして、シリパラ変換部３０８は、シリアル信号ＲｘＩＮ２を、例えば同期クロック信号ＣＬＫＢと同期して１ビットずつシフトさせつつ取得することで、８ビットのパラレル信号である赤データＲＤ［７：０］に変換し、画像処理部２１へ出力する。

シリパラ変換部３０９は、シリアル信号ＲｘＩＮ１を、例えば同期クロック信号ＣＬＫＢと同期して１ビットずつシフトさせつつ取得することで、８ビットのパラレル信号である緑データＧＤ［７：０］に変換し、画像処理部２１へ出力する。

シリパラ変換部３１０は、シリアル信号ＲｘＩＮ０を、例えば同期クロック信号ＣＬＫＢと同期して１ビットずつシフトさせつつ取得することで、８ビットのパラレル信号である青データＢＤ［７：０］に変換し、画像処理部２１へ出力する。

この場合、差動レシーバ３０１及びシリパラ変換部３０８が第１受信部の一例に相当し、差動レシーバ３０２及びシリパラ変換部３０９が第２受信部の一例に相当している。また、データ伝送回路２、タイミング探索処理部４６、クロックスキュー補正処理部４７、及び伝送処理部４８が、請求項におけるデータ伝送回路の一例に相当している。

データ伝送回路３は、画像処理部２１から出力された画像データを画像形成部３３へ送信する点を除き、データ伝送回路２と同様に構成されているのでその説明を省略する。

次に、上述のように構成された複合機１及びデータ伝送回路２の動作について説明する。図４は、データ伝送回路２におけるクロックスキューの補正動作について説明するための信号波形図である。まず、例えば図略の電源スイッチがオンされて、複合機１の各部に電源電圧が供給されて動作を開始すると、タイミング探索処理部４６及びクロックスキュー補正処理部４７によって、クロックスキュー補正処理が実行される。

具体的には、まず、タイミング探索処理部４６によって、パラシリ変換部２０１，２０２，２０３へ、青データＢＤ［７：０］、緑データＧＤ［７：０］、赤データＲＤ［７：０］として、予め設定された同一の８ビットデータ、例えば「１０１０１０１０」が入力される。そして、ＰＬＬ回路２０４によって、基本クロック信号ＴｘＣＬＫが８逓倍されて生成された同期クロック信号ＣＬＫ１が、パラシリ変換部２０１，２０２，２０３へ出力される。

次に、パラシリ変換部２０１，２０２，２０３によって、８ビットデータ「１０１０１０１０」が、同期クロック信号ＣＬＫ１と同期して１ビットずつ、シリアル信号ＴｘＯＵＴ２，ＴｘＯＵＴ１，ＴｘＯＵＴ０としてそれぞれ出力される。そうすると、シリアル信号ＴｘＯＵＴ２，ＴｘＯＵＴ０、及び基本クロック信号ＴｘＣＬＫは、そのまま差動ドライバ２０７，２０９，２１１によって、ケーブル２３１，２３３，２３５を介して差動レシーバ３０１，３０３，３０５へ出力される。

一方、タイミング探索処理部４６から出力された制御信号に応じて、マルチプレクサ２０６によって、遅延素子２０５によりシリアル遅延時間ｔｄｓだけ遅延されたシリアル信号ＴｘＯＵＴ１が、差動ドライバ２０８へ出力されて差動ドライバ２０８からケーブル２３２を介して差動レシーバ３０２へ出力される。そうすると、シリアル信号ＴｘＯＵＴ１は、シリアル信号ＴｘＯＵＴ２，ＴｘＯＵＴ０に対してシリアル遅延時間ｔｄｓだけ遅延される。

そして、このようにして得られたシリアル信号ＴｘＯＵＴ２，ＴｘＯＵＴ１，ＴｘＯＵＴ０が、差動レシーバ３０１，３０２，３０３によって、シリアル信号ＲｘＩＮ２，ＲｘＩＮ１，ＲｘＩＮ０としてシリパラ変換部３０８，３０９，３１０へ出力される。また、基本クロック信号ＴｘＣＬＫが、差動レシーバ３０５によって、クロック遅延部３０６へ出力される。

次に、クロック遅延部３０６によって、基本クロック信号ＴｘＣＬＫが、タイミング探索処理部４６から出力された制御信号ＣＬＫＳＥＬに応じて設定されたクロック遅延時間ｔｄｃだけ遅延されて遅延クロック信号ＲｘＣＬＫとしてＰＬＬ回路３０７へ出力される。

そして、ＰＬＬ回路３０７によって、遅延クロック信号ＲｘＣＬＫが８逓倍されて同期クロック信号ＣＬＫが生成され、さらに同期クロック信号ＣＬＫが反転されて同期クロック信号ＣＬＫＢが生成されてシリパラ変換部３０８，３０９，３１０へ出力される。

次に、シリパラ変換部３０８，３０９，３１０によって、同期クロック信号ＣＬＫＢの立ち上りタイミングと同期して、シリアル信号ＲｘＩＮ２，ＲｘＩＮ１，ＲｘＩＮ０がそれぞれ１ビットずつ取得されてパラレル信号に変換され、赤データＲＤ［７：０］，緑データＧＤ［７：０］，青データＢＤ［７：０］が得られる。

そうすると、シリアル信号ＲｘＩＮ１は、シリアル信号ＲｘＩＮ２よりもシリアル遅延時間ｔｄｓだけ遅れているから、シリアル信号ＲｘＩＮ２が変化するタイミングからシリアル遅延時間ｔｄｓが経過するまでの期間に、同期クロック信号ＣＬＫＢの立ち上りタイミングが入っていれば、赤データＲＤ［７：０］は「１０１０１０１０」、緑データＧＤ［７：０］は「０１０１０１０１」となり、赤データＲＤ［７：０］と緑データＧＤ［７：０］とが異なる。一方、同期クロック信号ＣＬＫＢの立ち上りタイミングが、シリアル信号ＲｘＩＮ２が変化するタイミングからシリアル遅延時間ｔｄｓが経過するまでの期間に入っていなければ、赤データＲＤ［７：０］、緑データＧＤ［７：０］は共に「１０１０１０１０」となり、赤データＲＤ［７：０］と緑データＧＤ［７：０］とが一致する。

そこで、タイミング探索処理部４６は、クロック遅延部３０６によって、クロック遅延時間ｔｄｃを変化させつつ赤データＲＤ［７：０］と緑データＧＤ［７：０］とを比較して、赤データＲＤ［７：０］と緑データＧＤ［７：０］とが異なるクロック遅延時間ｔｄｃを探索する。

次に、クロックスキュー補正処理部４７によって、タイミング探索処理部４６により探索されたクロック遅延時間ｔｄｃに、同期クロック信号ＣＬＫＢの１／２周期、例えば１．２５ｎｓｅｃが加算された遅延時間が、データ伝送に用いるクロック遅延時間ｔｄｃとしてクロック遅延部３０６に設定される。なお、クロックスキュー補正処理部４７は、タイミング探索処理部４６により探索されたクロック遅延時間ｔｄｃから、同期クロック信号ＣＬＫＢの１／２周期を減算した遅延時間を、データ伝送に用いるクロック遅延時間ｔｄｃとしてクロック遅延部３０６に設定するようにしてもよい。

そうすると、このようにして探索されたクロック遅延時間ｔｄｃにより得られる同期クロック信号ＣＬＫＢの立ち上りタイミングは、シリアル信号ＲｘＩＮ２が変化するタイミングすなわちデータ周期の最初から、シリアル遅延時間ｔｄｓが経過するまでの期間に入っている。従って、シリアル遅延時間ｔｄｓが同期クロック信号ＣＬＫＢの１／５周期以下であれば、これに同期クロック信号ＣＬＫＢの１／２周期を加算することで、同期クロック信号ＣＬＫＢの立ち上りタイミングは、シリアル信号ＲｘＩＮ２のデータ周期の１／２の位置から７／１０の位置までの間に移動するので、同期クロック信号ＣＬＫＢの立ち上りタイミングをシリアル信号ＲｘＩＮ２のデータ周期の中央付近に移動させて、シリアル信号ＲｘＩＮ２と同期クロック信号ＣＬＫＢとの間のクロックスキューを低減することができる。

なお、シリアル遅延時間ｔｄｓは、同期クロック信号ＣＬＫＢの１／４周期以下である必要がある。シリアル遅延時間ｔｄｓが、同期クロック信号ＣＬＫＢの１／４周期を超えると、１／２周期を加算することで、逆に同期クロック信号ＣＬＫＢの立ち上りタイミングがシリアル信号ＲｘＩＮ２のデータ周期の中央付近から遠ざかってしまう場合があるからである。

図５は、データ伝送回路２における画像データの伝送処理を説明するための信号波形図である。上述のようにしてクロックスキューの補正が行われた後、例えば、操作パネル部５１によって、ユーザからの複写を指示する操作指示が受け付けられると、コピーコントローラ４５からの制御信号に応じてスキャナ部１１によって、原稿から画像が読み取られ、スキャナ部１１から画像を示す信号、すなわち赤データＲＤ［７：０］、緑データＧＤ［７：０］、青データＢＤ［７：０］、基本クロック信号ＴｘＣＬＫ、及び制御信号Ｓ１が、データ伝送回路２へ送信される。

図５においては、赤データＲＤ［７：０］、緑データＧＤ［７：０］、青データＢＤ［７：０］の各ビット単位でのデータの流れを示すために、赤データＲＤ［７：０］の各ビットを２３〜１６、緑データＧＤ［７：０］の各ビットを１５〜０８、青データＢＤ［７：０］の各ビットを０７〜００の番号で示している。

制御信号Ｓ１は、差動ドライバ２１０によって、ケーブル２３４及び差動レシーバ３０４を介して画像処理部２１へ送信される。

基本クロック信号ＴｘＣＬＫは、ＰＬＬ回路２０４に供給されると共に、差動ドライバ２１１によって、ケーブル２３４及び差動レシーバ３０４を介してクロック遅延部３０６へ送信される。さらに、基本クロック信号ＴｘＣＬＫは、クロック遅延部３０６によって、クロックスキュー補正処理部４７により設定されたクロック遅延時間ｔｄｃだけ遅延されて遅延クロック信号ＲｘＣＬＫとしてＰＬＬ回路３０７及び画像処理部２１へ出力される。

そして、ＰＬＬ回路２０４によって基本クロック信号ＴｘＣＬＫから同期クロック信号ＣＬＫ１が生成されてパラシリ変換部２０１，２０２，２０３へ出力される。次いで、パラシリ変換部２０１，２０２，２０３によって、赤データＲＤ［７：０］、緑データＧＤ［７：０］、青データＢＤ［７：０］が同期クロック信号ＣＬＫ１と同期してシリアル信号ＴｘＯＵＴ２，ＴｘＯＵＴ１，ＴｘＯＵＴ０に変換される。

さらに、シリアル信号ＴｘＯＵＴ２，ＴｘＯＵＴ０は、差動ドライバ２０７，２０９によって、ケーブル２３１，２３３、差動レシーバ３０１，３０３を介してそれぞれシリアル信号ＲｘＩＮ２，ＲｘＩＮ０としてシリパラ変換部３０８，３１０へ送信される。また、伝送処理部４８からの制御信号に応じて、マルチプレクサ２０６によって、パラシリ変換部２０２から出力された遅延されていないシリアル信号ＴｘＯＵＴ１が、差動ドライバ２０８、ケーブル２３２、及び差動レシーバ３０２を介してシリアル信号ＲｘＩＮ１としてシリパラ変換部３０９へ送信される。

そうすると、シリアル信号ＲｘＩＮ２，ＲｘＩＮ１，ＲｘＩＮ０は、基本的には同じタイミングの信号となり、一方上述のクロックスキュー補正処理によってシリアル信号ＲｘＩＮ２と同期クロック信号ＣＬＫＢとの間のクロックスキューが低減されているから、シリアル信号ＲｘＩＮ１，ＲｘＩＮ０と同期クロック信号ＣＬＫＢとの間のクロックスキューもまた低減されることとなる。

次に、シリパラ変換部３０８，３０９，３１０によって、同期クロック信号ＣＬＫＢの立ち上りタイミングと同期して、シリアル信号ＲｘＩＮ２，ＲｘＩＮ１，ＲｘＩＮ０がそれぞれ１ビットずつ取得されてパラレル信号に変換され、赤データＲＤ［７：０］，緑データＧＤ［７：０］，青データＢＤ［７：０］が得られる。そうすると、シリアル信号ＲｘＩＮ２，ＲｘＩＮ１，ＲｘＩＮ０と同期クロック信号ＣＬＫＢとの間のクロックスキューが低減された状態で、シリパラ変換部３０８，３０９，３１０によって、シリアル信号ＲｘＩＮ２，ＲｘＩＮ１，ＲｘＩＮ０が受信され、赤データＲＤ［７：０］、緑データＧＤ［７：０］、青データＢＤ［７：０］に変換されて画像処理部２１へ出力される。

これにより、データ信号へのクロック信号の埋め込み処理を行う回路やデータ信号とクロック信号とを分離する回路を用いることなく、同期クロック信号ＣＬＫＢの周波数を増大させてデータ伝送速度を高速化した場合のシリアルデータ信号とクロック信号とのスキューを低減させることができるので、装置内部でのデータ伝送を高速化しつつ、クロック信号の埋め込みを行うシリアルデータ伝送技術を用いる場合よりも、コストを低減することができる。

また、伝送しようとする画像データ、例えば赤データＲＤ［７：０］、緑データＧＤ［７：０］、青データＢＤ［７：０］は、シリアル信号ＴｘＯＵＴ２，ＴｘＯＵＴ１，ＴｘＯＵＴ０の三つのシリアル信号に分配されて、三本のケーブル２３１，２３２，２３３によって並行して伝送されるので、画像データを一本のケーブルで伝送する場合よりも伝送速度を増大させることができると共に、赤データＲＤ［７：０］、緑データＧＤ［７：０］、青データＢＤ［７：０］をパラレル信号で伝送する場合に比べてケーブルやコネクタを減少させ、電磁波の不要輻射とコストの低減とを図ることができる。

次に、画像処理部２１によって、データ伝送回路２から出力された赤データＲＤ［７：０］、緑データＧＤ［７：０］、青データＢＤ［７：０］、制御信号Ｓ１、及び遅延クロック信号ＲｘＣＬＫに各種画像処理が施された後、データ伝送回路３によって、これら画像処理の施された画像データが画像形成部３３へ送信される。データ伝送回路３の動作はデータ伝送回路２と同様であるのでその説明を省略する。

そして、画像形成部３３によって、データ伝送回路３から出力された画像データに基づいて、記録紙に画像が形成される。

なお、例えば図６に示すデータ伝送回路２ａ，３ａのように、ＰＬＬ回路２０４，３０７を備えず、シリアル信号ＴｘＯＵＴ２，ＴｘＯＵＴ１，ＴｘＯＵＴ０と同期した同期クロック信号ＣＬＫ１を、差動ドライバ２１１によって、ケーブル２３５及び差動レシーバ３０５を介してクロック遅延部３０６へ送信する構成としてもよい。

また、例えば図７に示すデータ伝送回路２ａ，３ａのように、パラシリ変換部２０１，２０２，２０３を備えず、外部から同期クロック信号ＣＬＫ１及び同期クロック信号ＣＬＫ１と同期したシリアル信号ＴｘＯＵＴ２，ＴｘＯＵＴ１，ＴｘＯＵＴ０を受信するようにしてもよい。また、シリパラ変換部３０８，３０９，３１０の代わりにフリップフロップ（ＦＦ）３１１，３１２，３１３を備え、フリップフロップ３１１，３１２，３１３によってシリアル信号ＲｘＩＮ２，ＲｘＩＮ１，ＲｘＩＮ０を同期クロック信号ＣＬＫＢと同期して、シリアル信号ＲＤ、ＧＤ、ＢＤとして外部へ出力するようにしてもよい。

また、データ伝送回路２をカラーの画像データの伝送に適用する例を示したが、白黒の画像データをシリアル信号ＴｘＯＵＴ２，ＴｘＯＵＴ１，ＴｘＯＵＴ０に分配して送信するようにしてもよい。また、画像データをシリアル信号ＴｘＯＵＴ２，ＴｘＯＵＴ１，ＴｘＯＵＴ０の三つのシリアル信号に分配して送信する例を示したが、遅延されずに伝送されるシリアル信号ＴｘＯＵＴ２と、遅延の有無を制御可能なシリアル信号ＴｘＯＵＴ１とを含んでいればよく、データ伝送に用いられるシリアル信号の本数は、二本、あるいは四本以上であってもよい。

また、データ伝送回路によるデータ伝送が行われる箇所は、スキャナ部１１と画像処理部２１との間、及び画像処理部２１と画像形成部３３との間に限られず、例えばファクシミリ通信部６１、ネットワークＩ／Ｆ部７１、パラレルＩ／Ｆ部７２、及びシリアルＩ／Ｆ部７３等の通信Ｉ／Ｆ部と画像処理部２１との間であってもよく、その他、いかなる箇所であってもよい。

また、画像形成装置の一例として、複合機の例を示したが、例えば複写機、ファクシミリ、プリンタ等の画像形成装置の内部におけるデータの伝送にデータ伝送回路２をもちいてもよい。

また、データ伝送回路２によって伝送されるデータは、画像データに限らず、いかなるデータであってもよく、画像形成装置以外の種々の装置におけるデータの伝送にデータ伝送回路２を用いてもよい。

本発明の一実施形態に係るデータ伝送回路を備えた画像形成装置の一実施形態であるデジタル複合機の構成の一例を示すブロック図である。 本発明の一実施形態に係るデータ伝送回路の構成の一例を示すブロック図である。 図２に示すクロック遅延部の構成の一例を示す回路図である。 図２に示すデータ伝送回路におけるクロックスキューの補正動作について説明するための信号波形図である。 図２に示すデータ伝送回路における画像データの伝送処理を説明するための信号波形図である。 図２に示すデータ伝送回路の変形例を示す回路図である。 図２に示すデータ伝送回路の変形例を示す回路図である。

符号の説明

１ 複合機
２ データ伝送回路
３ データ伝送回路
１１ スキャナ部
２０ 送信側回路
２１ 画像処理部
３０ 受信側回路
３１ プリンタ部
３３ 画像形成部
４１ 制御部
４６ タイミング探索処理部
４７ クロックスキュー補正処理部
４８ 伝送処理部
２０１，２０２，２０３ パラシリ変換部
２０４，３０７ ＰＬＬ回路
２０５ 遅延素子
２０６ マルチプレクサ
２０７，２０８，２０９，２１０，２１１ 差動ドライバ
２３１，２３２，２３３，２３４，２３５ ケーブル
３０１，３０２，３０３，３０４，３０５ 差動レシーバ
３０６ クロック遅延部
３０８，３０９，３１０ シリパラ変換部
３６１，３６２，３６３，３６４，３６５，３６６ バッファ
３６７ セレクタ
ＣＬＫ１，ＣＬＫＢ 同期クロック信号
ＲｘＣＬＫ 遅延クロック信号
ＲｘＩＮ０，ＲｘＩＮ１，ＲｘＩＮ２ シリアル信号
ＴｘＣＬＫ 基本クロック信号
ＴｘＯＵＴ０，ＴｘＯＵＴ１，ＴｘＯＵＴ２ シリアル信号
ｔｄｃ クロック遅延時間
ｔｄｓ シリアル遅延時間

Claims (6)

1. 同一のデータを示すシリアル信号を、所定の周期を有する同期クロック信号と同期して、第１及び第２シリアル信号としてそれぞれ送信する工程と、
   前記第２シリアル信号を、前記同期クロック信号の１／４周期以下のシリアル遅延時間だけ遅延させる工程と、
   前記第１シリアル信号及び前記遅延された第２シリアル信号を、前記同期クロックを所定のクロック遅延時間だけ遅延させた遅延クロック信号と同期して第１及び第２受信信号としてそれぞれ受信した場合に、当該第１及び第２受信信号が互いに異なるデータとなるような前記遅延クロック信号が得られる前記クロック遅延時間を探索するタイミング探索工程と、
   通信目的のデータを、前記同期クロック信号と同期して、第２シリアル信号を遅延させることなく第１及び第２シリアル信号として送信する送信工程と、
   前記送信工程において送信された第１及び第２シリアル信号を、前記タイミング探索工程において探索されたクロック遅延時間とは前記同期クロック信号における周期の１／２の時間だけ異なる時間、遅延させた遅延クロック信号と同期して受信する受信工程と
   を備えることを特徴とするデータ伝送方法。
2. 所定の周期を有する同期クロック信号と同期する第１シリアル信号を送信する第１送信部と、
   前記同期クロック信号と同期する第２シリアル信号を送信する第２送信部と、
   前記同期クロック信号を送信クロック信号として送信するクロック送信部と、
   前記第２送信部から送信される第２シリアル信号を、前記同期クロック信号の１／４周期以下のシリアル遅延時間だけ遅延可能なシリアル信号遅延部と、
   前記クロック送信部から送信される送信クロック信号を所定のクロック遅延時間だけ遅延させて遅延クロック信号を生成すると共に、当該クロック遅延時間が可変にされたクロック遅延部と、
   前記遅延クロック信号と同期して、前記第１及び第２シリアル信号をそれぞれ受信する第１及び第２受信部と、
   前記第１及び第２送信部によって同一のデータを示す信号を前記第１及び第２シリアル信号として送信させ、前記シリアル信号遅延部によって前記第２シリアル信号を遅延させ、前記第１及び第２受信部によって前記第１シリアル信号及び前記遅延された第２シリアル信号をそれぞれ受信させ、前記第１受信部と前記第２受信部とで異なる信号が受信される前記クロック遅延時間を探索するタイミング探索処理部と、
   前記タイミング探索処理部により探索されたクロック遅延時間とは、前記同期クロック信号における周期の１／２の時間だけ異なる遅延時間を新たなクロック遅延時間として前記クロック遅延部に設定するクロックスキュー補正処理を行うクロックスキュー補正処理部と、
   前記クロックスキュー補正処理部により前記クロックスキュー補正処理が行われた後、前記シリアル信号遅延部により前記第２シリアル信号を遅延させることなく前記第１及び第２送信部によって通信目的のデータを前記第１及び第２シリアル信号として送信させ、前記第１及び第２受信部によって前記第１及び第２シリアル信号をそれぞれ受信させる伝送処理部と
   を備えることを特徴とするデータ伝送回路。
3. 前記クロック送信部は、前記同期クロック信号の代わりに所定の基本クロック信号を前記送信クロック信号として送信するものであり、
   前記基本クロック信号を逓倍して前記同期クロック信号を生成し、前記第１及び第２送信部へ供給する送信側逓倍部と、
   前記クロック遅延部により生成された遅延クロック信号を、前記送信側逓倍部と同じ逓倍倍率で逓倍した逓倍クロック信号を生成する受信側逓倍部とをさらに備え、
   前記第１及び第２受信部は、前記遅延クロック信号の代わりに前記逓倍クロック信号と同期して、前記第１及び第２シリアル信号をそれぞれ受信すること
   を特徴とする請求項２記載のデータ伝送回路。
4. 前記基本クロック信号と同期して、パラレル信号を前記第１及び第２シリアル信号に変換し、前記第１及び第２送信部へ供給するパラレルシリアル変換部をさらに備えること
   を特徴とする請求項３記載のデータ伝送回路。
5. 前記クロック遅延部は、
   前記送信クロック信号を遅延させる複数の第１遅延素子の直列回路と、
   前記直列回路における各第１遅延素子の出力信号のうちいずれか一つを前記遅延クロック信号として選択するクロック遅延選択部とを備え、
   前記第１遅延素子一つあたりの遅延時間は、前記シリアル遅延時間より小さくされていること
   を特徴とする請求項２〜４のいずれか１項に記載のデータ伝送回路。
6. 画像データを取得する画像取得部と、
   前記画像取得部により取得された画像データに基づき記録紙に画像を形成する画像形成部と、
   前記画像取得部から前記画像形成部へ前記画像データを送信するデータ伝送経路の少なくとも一部に、請求項２〜５のいずれか１項に記載のデータ伝送回路が用いられていること
   を特徴とする画像形成装置。

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