JP2016219988A - 差動伝送回路、撮像装置、画像読取装置及び画像形成装置 - Google Patents

Abstract

【課題】受信側の端子配置が異なっていても、複数系統に分けられた信号を高速にそれぞれ差動伝送することができる差動伝送回路、撮像装置、画像読取装置及び画像形成装置を提供する。【解決手段】複数のパラレル信号となる複数の信号群を同期信号に同期させてそれぞれシリアル信号に変換する複数の並直列変換部と、複数の並直列変換部が変換したシリアル信号をそれぞれ一対の差動信号に変換して出力する複数の差動出力部と、複数の並直列変換部の前段に設けられ、複数の並直列変換部それぞれと、複数の信号群それぞれとの組合せを設定に応じて替えるように選択する選択部と、を有する。【選択図】図６

Description

本発明は、差動伝送回路、撮像装置、画像読取装置及び画像形成装置に関する。

高速伝送の一つとして、ＬＶＤＳ（Low voltage differential signaling）等の差動伝送が知られている。また、複数の信号をシリアル化又は多重化した信号を複数のＬＶＤＳチャンネル（系統）に分けて送信する場合などには、ＬＶＤＳチャンネル間で配線長や特性インピーダンスを揃えることが必要となる。この場合、受信側の端子配置によっては、送信側の各ＬＶＤＳチャンネルの出力端子が入れ替えられた方が適切な配線を構成できることがある。

例えば、特許文献１には、入力信号及び入力信号の極性を反転させた信号のいずれかを選択する選択部で選択された信号から差動信号を生成する差動伝送回路が開示されている。

また、特許文献２には、パラレル複数ビット構成のデータを複数組に分割して各組の分割データを各ＬＶＤＳドライバに出力するための複数の出力ポートと、割付制御データに対応した各分割データの各出力ポートへの割り付けで、各組の分割データを各出力ポートから出力するセレクタと、パラレル複数ビットのデータをシリアル出力するＰ／Ｓ変換手段と、複数のＬＶＤＳドライバを備えるＬＶＤＳトランシーバが開示されている。

しかしながら、従来は、シリアライズ後の速いデータ信号に対して、データ信号を入れ替えるための選択処理等を行っているため、スキューによって高速化が妨げられるという問題があった。

本発明は、上記に鑑みてなされたものであって、受信側の端子配置が異なっていても、複数系統に分けられた信号を高速にそれぞれ差動伝送することができる差動伝送回路、撮像装置、画像読取装置及び画像形成装置を提供することを目的とする。

上述した課題を解決し、目的を達成するために、本発明は、複数のパラレル信号となる複数の信号群を同期信号に同期させてそれぞれシリアル信号に変換する複数の並直列変換部と、複数の前記並直列変換部が変換したシリアル信号をそれぞれ一対の差動信号に変換して出力する複数の差動出力部と、複数の前記並直列変換部の前段に設けられ、複数の前記並直列変換部それぞれと、複数の前記信号群それぞれとの組合せを設定に応じて替えるように選択する選択部と、を有する。

本発明によれば、受信側の端子配置が異なっていても、複数系統に分けられた信号を高速にそれぞれ差動伝送することができるという効果を奏する。

図１は、差動伝送回路を用いた信号の送信系統の概要を示す図である。 図２は、第１実施形態にかかる差動伝送回路の構成を示す図である。 図３は、並直列変換部の入出力動作を示すタイミングチャートである。 図４は、第２実施形態にかかる差動伝送回路の構成を示す図である。 図５は、分離選択部の動作を模式的に示す図である。 図６は、第３実施形態にかかる差動伝送回路の構成を示す図である。 図７は、分離選択部の構成例を示す図である。 図８は、分離選択部の動作例を示す図である。 図９は、第４実施形態にかかる差動伝送回路の構成を示す図である。 図１０は、第５実施形態にかかる差動伝送回路の構成を示す図である。 図１１は、撮像装置の構成、レイアウト及び端子配置を模式的に示した図である。 図１２は、画像読取装置を備えた画像形成装置の概要を示す図である。

まず、本発明がなされるに至った背景について説明する。図１は、ＬＶＤＳの差動伝送回路１０を用いた信号の送信系統（第１送信系統）の概要を示す図である。図１に示すように、第１送信系統は、差動伝送回路（ＬＶＤＳトランシーバ）１０が送信するＬＶＤＳの差動信号を受信部（ＬＶＤＳレシーバ）１１が受信するように構成されている。

差動伝送回路１０は、データ分離部１００及び送信部１０２を有する。データ分離部１００は、入力信号である複数のデータ（Ｄａｔａ）を設定に応じて複数のパラレル信号（信号群）に分離する。送信部１０２は、例えば２つの出力部２０と、差動出力部２０４とを有する。

出力部２０は、それぞれ並直列変換部２００及び差動出力部２０２を有する。並直列変換部２００は、例えばＰＬＬなどの逓倍回路を備え、データ分離部１００が分離した複数のパラレル信号（Ｄａｔａ＿Ｐ＊：信号群）をクロックに同期させてシリアル信号に変換する。差動出力部（送信バッファ）２０２は、並直列変換部２００が変換したシリアル信号（Ｄａｔａ＿Ｓ＊）を一対の差動信号に変換して出力（送信）する。差動出力部（送信バッファ）２０４は、入力されるクロック（ＣＬＫ：同期信号）を一対の差動信号に変換して出力する。

受信部１１は、例えば２つの受信バッファ１１０と、受信バッファ１１０ａとを有する。受信バッファ１１０は、差動出力部２０２が送信した差動信号を受信する。受信バッファ１１０ａは、差動出力部２０４が送信した差動信号を受信する。

図１においては、入力信号のビット数は８、送信系統数は１、信号の出力チャンネル数は２（＊＝１〜２）、各出力チャンネルのビット数は４となっている。

ところで、高速インターフェイスは、多くの信号を低電圧で高速に伝送する技術として、並直列変換部（パラレル−シリアル変換部）等を使っていくつかの信号を保持した上で順番に出力し、受信側で元に戻すＳｅｒＤｅｓ（ｓｅｌｉａｌｉｚｅｒ／ｄｅｓｅｒｉａｌｉｚｅｒ）が一般的である。よって、図１に示した例では、Ｄａｔａ＿Ｐ＊のビット数に比例して伝送速度は速くなる。

なお、クロックについては、高速に伝送することはデータより困難である。よって、一般的には、ＣＬＫは、差動伝送回路（送信側）ではそのままの周波数で転送され、受信側においてＰＬＬなどで逓倍されたクロックを用いて各シリアルデータを取込む。

（第１実施形態）
次に、第１実施形態にかかる差動伝送回路１０ａについて説明する。図２は、第１実施形態にかかる差動伝送回路１０ａの構成を示す図である。以下、上述した構成部分と実質的に同じものには、同一の符号が付してある。

差動伝送回路１０ａは、データ分離部１００、選択部１０４及び送信部１０２を有する。選択部１０４は、データ分離部１００が分離したパラレル信号（Ｄａｔａ＿Ｐ＊）を、選択信号（入替信号）ＳＥＬによる設定に応じて、信号群（出力チャンネル単位）毎に入れ替える（切替える）ように選択し、送信部１０２に対して出力する。つまり、選択部１０４は、複数の並直列変換部２００の前段に設けられ、複数の並直列変換部２００それぞれと、複数の信号群それぞれとの組合せを設定に応じて替えるように選択する（選択処理）。

図２において、データ分離部１００は、入力信号である複数のデータ（Ｄａｔａ）をＤａｔａ＿Ｐ１及びＤａｔａ＿Ｐ２の決められたｂｉｔ構成で分離し、選択部１０４に対して出力する。選択部１０４は、データ分離部１００が分離したＤａｔａ＿Ｐ１及びＤａｔａ＿Ｐ２を、選択信号ＳＥＬによる設定に応じて入れ替えて送信部１０２に対して出力する。

例えば、選択部１０４は、選択信号ＳＥＬがオフのとき、Ｄａｔａ＿Ｐ１’＝Ｄａｔａ＿Ｐ１、Ｄａｔａ＿Ｐ２’＝Ｄａｔａ＿Ｐ２とする。また、選択部１０４は、選択信号ＳＥＬがオンのとき、Ｄａｔａ＿Ｐ１’＝Ｄａｔａ＿Ｐ２、Ｄａｔａ＿Ｐ２’＝Ｄａｔａ＿Ｐ１とする。つまり、選択部１０４は、シリアライズ前の遅いデータ信号を入替えるので、高速化のためのクロック／データ間のスキューの影響を低減している。なお、送信部１０２が有する出力部２０の数は２つ以上であってもよい。

図３は、図２に示した並直列変換部２００の入出力動作を示すタイミングチャートである。図３においては、例としてＤａｔａ＿Ｐ１’、ＣＬＫ、Ｄａｔａ＿Ｓ１のタイミングが示されているが、Ｄａｔａ＿Ｐ２’、Ｄａｔａ＿Ｓ２も同様である。

並直列変換部２００は、Ｄａｔａ＿Ｐ１’（Ａ＊〜Ｄ＊）をＣＬＫのエッジのタイミング（図３では立上りエッジ）でラッチし、Ａ＊→Ｂ＊→Ｃ＊→Ｄ＊という順序でシリアライズし、Ｄａｔａ＿Ｓ１として出力する（＊はデータの入力順）。

図３に示すように、仮に、速い信号であるＤａｔａ＿Ｓ１に対して、データ入替を行おうとすると、回路の入出力遅延によるクロックとデータのスキューが発生した場合、受信側で逓倍して取り込まれるＣＬＫに対してマージンが少ない（Ｔｓ）。

一方、シリアライズ前のＤａｔａ＿Ｐ１’に対して選択部１０４の遅延によるクロックとデータ間のスキューが発生しても、Ｄａｔａ＿Ｐ１’が遅い信号のため、データのラッチミスは起こらない（Ｔｐ）。そして、Ｄａｔａ＿Ｓ１に対しては、選択処理等がないため、ＣＬＫとＤａｔａ＿Ｓ１にはスキューは発生しない。

このように、差動伝送回路１０ａは、並直列変換部２００がシリアライズする前の遅いパラレル信号に対し、選択部１０４が選択処理を行うので、シリアライズ後の速い信号で発生していたクロックとデータ間のスキューの影響は少なく（Ｔｐ＞＞Ｔｓ）、伝送品質を損なうことはない。また、差動伝送回路１０ａは、シリアライズ後の選択処理を行わないため、選択処理によるスキューは発生せず、高速化が可能である。

（第２実施形態）
図４は、第２実施形態にかかる差動伝送回路１０ｂの構成を示す図である。差動伝送回路１０ｂは、分離選択部（選択部）１０４ａ及び送信部１０２を有する。分離選択部１０４ａは、上述したデータ分離部１００が備える機能と、選択部１０４が備える機能とが一体にされている。即ち、分離選択部１０４ａは、入力信号（Ｄａｔａ）を分離すると同時に、出力部２０（出力チャンネル）の選択を行う。

図５は、分離選択部１０４ａの動作を模式的に示す図である。分離選択部１０４ａは、例えばデータ信号を保持するレジスタと、入力ビットと出力ビットを選択信号ＳＥＬに応じて選択して接続するセレクタとを備える。

例えば、分離選択部１０４ａは、図５（ａ）に示すように、入力された８ｂｉｔのＤａｔａ（Ａｎ〜Ｈｎ）に対し、Ｄａｔａ＿Ｐ１’としてＡｎ／Ｂｎ／Ｃｎ／Ｄｎの４ｂｉｔを選択して出力し、Ｄａｔａ＿Ｐ２’としてＥｎ／Ｆｎ／Ｇｎ／Ｈｎの４ｂｉｔを選択して出力する。Ｄａｔａ＿Ｐ１’及びＤａｔａ＿Ｐ２’の信号群は、後段の出力部２０によってシリアライズされた後に、受信部１１に対して差動伝送される。ここで、分離選択部１０４ａは、受信部１１の端子配置（受信部１１の入力端子配置などの仕様）に応じて、選択信号ＳＥＬが設定される。

例えば、差動伝送回路１０ｂと受信部１１とが基板上の異なる面に実装されたときや受信部１１の入力端子配置の仕様等により、差動信号の出力チャンネルを入れ替えたい場合（各出力部２０が出力する差動信号を入れ替えたい場合）、図５（ｂ）に示すように選択信号ＳＥＬが設定される。即ち、分離選択部１０４ａは、Ｄａｔａ＿Ｐ１’としてＥｎ／Ｆｎ／Ｇｎ／Ｈｎの４ｂｉｔを選択して出力し、Ｄａｔａ＿Ｐ２’としてＡｎ／Ｂｎ／Ｃｎ／Ｄｎの４ｂｉｔを選択して出力するように選択信号ＳＥＬが設定される。このように、差動伝送回路１０ｂは、選択信号ＳＥＬが設定されることにより、入力信号（Ｄａｔａ）を入替後のデータＤａｔａ＿Ｐ１’とＤａｔａ＿Ｐ２’として出力することができる。差動伝送回路１０ｂは、シリアライズ後の選択処理を行わないため、選択処理によるスキューは発生せず、高速化が可能である。

（第３実施形態）
図６は、第３実施形態にかかる差動伝送回路１０ｃの構成を示す図である。差動伝送回路１０ｃは、分離選択部（選択部）１０４ｂと、２つの送信部１０２を有し、第１送信系統及び第２送信系統を構成する。分離選択部１０４ｂは、入力信号（Ｄａｔａ）を２つの通信系統に分ける機能を備えている。そして、差動伝送回路１０ｃは、伝送に必要な周波数（ＣＬＫ１、ＣＬＫ２）が差動伝送回路１０ｂの伝送に必要な周波数（ＣＬＫ）の半分になっている。

具体的には、分離選択部１０４ｂは、時系列で偶数番目に入力されてきたデータを第１送信系統により伝送し、奇数番目に入力されてきたデータを第２送信系統により伝送する。つまり、差動伝送回路１０ｃは、入力信号を偶数番目と奇数番目とで分離し、分離した入力信号を２つの送信部１０２によって並列に差動伝送する。

図７は、分離選択部１０４ｂの構成例を示す図である。分離選択部１０４ｂは、入力信号（Ｄａｔａ）を入力されてくる順番（時系列：タイミング）に応じて入れ替えて分離する選択処理を行う。ここで、ｎは、各信号が入力されてくる順番（番号）を示している。２ｎは偶数番目に入力される信号であり、２ｎ＋１は奇数番目に入力される信号である。つまり、分離選択部１０４ｂは、偶数番目の信号と奇数番目の信号とを物理的に分離する。分離選択部１０４ｂは、分離信号ＳＰＬの論理状態に応じてスイッチをオン又はオフにし、偶数番目の信号と奇数番目の信号とを並列に出力する。

図８は、分離選択部１０４ｂの動作例を示す図である。図８（ａ）に示すように、分離選択部１０４ｂは、偶数番目のデータ入力時に分離信号ＳＰＬがＨにされると、ｎＭＯＳスイッチ（図７）がいっせいにオンになるため、Ｄａｔａ１のパスに偶数番目のデータが出力される。一方、分離選択部１０４ｂは、奇数番目のデータ入力時に分離信号ＳＰＬがＬにされると、ｐＭＯＳスイッチ（図７）がいっせいにオンになるため、Ｄａｔａ２のパスに奇数番目のデータが出力される。

これに対して、図８（ｂ）に示すように、分離選択部１０４ｂは、偶数番目のデータ入力時に分離信号ＳＰＬがＬにされると、ｐＭＯＳスイッチがいっせいにオンになるため、Ｄａｔａ２のパスに偶数番目のデータが出力される。また、分離選択部１０４ｂは、奇数番目のデータ入力時に分離信号ＳＰＬがＨにされると、ｎＭＯＳスイッチがいっせいにオンになるため、Ｄａｔａ１のパスに奇数番目のデータが出力される。

つまり、分離選択部１０４ｂは、入力されたデータの分離と同時に送信系統単位でのデータの入替えを実施する。また、分離選択部１０４ｂは、必要な伝送速度又は回路規模の制約などによって、入力されたデータを分離せず、１つの送信系統で出力するように設定されることも可能である。

例えば、図８（ｃ）に示すように、入力データに対して分離信号ＳＰＬがＨに固定されると、差動伝送回路１０ｃは、Ｄａｔａ１のパスが常にオンの状態となるため、第１送信系統による差動伝送となる。また、図８（ｄ）に示すように、入力データに対して分離信号ＳＰＬがＬに固定されると、差動伝送回路１０ｃは、Ｄａｔａのパスが常にオンの状態となるため、第２送信系統による差動伝送となる。

このように、差動伝送回路１０ｃは、分離信号ＳＰＬの論理が設定されるだけで、選択された１つの送信系統による差動伝送と、複数の送信系統による差動伝送時の信号群毎のデータの入替えが可能になっている。なお、差動伝送回路１０ｃは、送信系統単位だけでなく各送信系統の出力チャンネルを入替え可能にするために（Ｄａｔａ＊＿Ｐ１とＤａｔａ＊＿Ｐ２を入れ替えるために）、分離選択部１０４ｂの後段に選択部１０４（図２）が設けられてもよい。差動伝送回路１０ｃは、シリアライズ後の選択処理を行わないため、選択処理によるスキューは発生せず、高速化が可能である。

（第４実施形態）
図９は、第４実施形態にかかる差動伝送回路１０ｄの構成を示す図である。差動伝送回路１０ｄは、分離選択部（選択部）１０４ｃ及び送信部１０２ａを有する。分離選択部１０４ｃは、例えば内部にクロック変換部（同期信号変換部）３０を有する。分離選択部１０４ｃは、分離選択部１０４ａ（図４）が有する機能に加えて、クロック変換部３０がクロック（同期信号）を信号群（Ｄａｔａ＿Ｐ１’、Ｄａｔａ＿Ｐ２’）それぞれと同じビット数のパラレル同期信号に変換する。なお、クロック変換部３０は、分離選択部１０４ｃとは別に設けられ、パラレル同期信号を生成するように構成されてもよい。

送信部１０２ａは、例えば２つの出力部２０と、出力部２０ａとを有する。出力部２０ａは、並直列変換部（再変換部）２００ａ及び差動出力部（同期信号出力部）２０２ａを有する。並直列変換部２００ａは、クロック変換部３０が変換したパラレル同期信号をシリアル同期信号に再変換する。差動出力部２０２ａは、並直列変換部２００ａが再変換したシリアル同期信号を一対の差動信号に変換して出力する。

つまり、差動伝送回路１０ｄは、クロック変換部３０が出力する０，０，１，１の４ｂｉｔの固定データ（パラレル同期信号）を並直列変換部２００ａがＣＬＫでラッチさせることにより、０→０→１→１→０→０→１→１→…のクロック状のシリアライズデータ（シリアル同期信号）が差動出力部２０２ａに対して入力されるように構成されている。

このように、差動伝送回路１０ｄは、送信部１０２ａがデータ（Ｄａｔａ＿Ｐ１’、Ｄａｔａ＿Ｐ２’）に対してのみでなく、出力部２０ａによってパラレル同期信号に対しても並直列変換を行う。よって、差動伝送回路１０ｄは、実質的にクロックに対してもデータと同様に出力遅延が発生するので、クロック／データ間のスキューがさらに低減される。なお、差動伝送回路１０ｄは、差動伝送回路１０ｃのように複数の送信系統を構成するようにされてもよい。差動伝送回路１０ｄは、シリアライズ後の選択処理を行わないため、選択処理によるスキューは発生せず、高速化が可能である。

なお、並直列変換部２００ａは、並直列変換部２００と構成が略同一にされており、特性が略同一になっている。また、差動出力部２０２ａは、差動出力部２０２と構成が略同一にされており、特性が略同一になっている。

（第５実施形態）
図１０は、第５実施形態にかかる差動伝送回路１０ｅの構成を示す図である。差動伝送回路１０ｅは、データ生成部３２、分離選択部（選択部）１０４ｄ及び送信部１０２ａを有する。データ生成部３２は、信号群（Ｄａｔａ＿Ｐ１’、Ｄａｔａ＿Ｐ２’）それぞれと同じビット数のパラレル同期信号を生成し、分離選択部１０４ｄに対して出力する。データ生成部３２は、クロックを受入れて、クロックを信号群（Ｄａｔａ＿Ｐ１’、Ｄａｔａ＿Ｐ２’）それぞれと同じビット数のパラレル同期信号に変換するように構成されてもよい。つまり、データ生成部３２は、クロック変換部３０（図９）と同様にクロック変換部としての機能を有していてもよい。

分離選択部１０４ｄは、データ生成部３２から受入れたパラレル同期信号を、信号群（Ｄａｔａ＿Ｐ１’、Ｄａｔａ＿Ｐ２’）と同様に処理し、入替えて出力することが可能にされている。即ち、分離選択部１０４ｄは、入力信号（Ｄａｔａ）及びパラレル同期信号を、Ｄａｔａ＿Ｐ１’、Ｄａｔａ＿Ｐ２’及びＤａｔａ＿Ｐ３’のいずれかに選択信号ＳＥＬの設定に応じて入替え、送信部１０２ａに対して出力する。このように、分離選択部１０４ｄは、クロック−データ間の出力端子の入れ替えが可能となっている。なお、差動伝送回路１０ｅは、差動伝送回路１０ｃのように複数の送信系統を構成するようにされてもよい。差動伝送回路１０ｅは、シリアライズ後の選択処理を行わないため、選択処理によるスキューは発生せず、高速化が可能である。

次に、上述した差動伝送回路１０ｃなどの差動伝送回路を備えた例えばＣＭＯＳリニアカラーセンサなどの撮像装置について説明する。図１１は、例えば差動伝送回路１０ｃを備えた撮像装置４０の構成、レイアウト及び端子配置を模式的に示した図である。

撮像装置４０は、例えば光電変換部４１、ＡＤ変換部４２、信号処理部４３、差動伝送回路１０ｃ、レジスタ４４及びタイミング生成部４５を有する。また、撮像装置４０には、電気信号の入力又は出力に用いられる複数の端子（入出力端子）４００が配置されている。

光電変換部４１は、例えば入射光をＲＧＢに分光するための色フィルタと数千画素分のフォトダイオード（受光素子）を色毎に備えており、入射光に応じてＲＧＢのアナログ電気信号を画素毎に出力する。ＡＤ変換部４２は、例えば各画素が出力するアナログ電気信号をデジタル信号にそれぞれ変換し、信号処理部４３に対して並列にデジタル信号を出力する。

信号処理部４３は、並列に入力されたデジタル信号を時系列で順次伝送し、ＲＧＢの画像データとして最適化のためにオフセット加算やゲイン調整等種々の信号処理を行い、差動伝送回路１０ｃに対して出力する。レジスタ４４は、例えば光電変換部４１、ＡＤ変換部４２、信号処理部４３及び差動伝送回路１０ｃに対する設定などを保持する。タイミング生成部４５は、例えば外部から入力された基準クロックや通信信号等に基づいて、撮像装置４０を構成する各部で必要なタイミング信号等を生成する。

撮像装置４０は、入射光に応じて光電変換したＲＧＢの各画像データを差動伝送回路１０ｃによって後段の回路へ差動信号で伝送する。撮像装置４０は、送信系統間で出力端子位置が例えば図１１に示したように上下（左右でもよい）に対称に配置されている。図１１においては、図６に示されたＤａｔａ１−Ｓ１の差動信号がＤａｔａ１−１として示され、Ｄａｔａ１−Ｓ２の差動信号がＤａｔａ１−２として示され、Ｄａｔａ２−Ｓ１の差動信号がＤａｔａ２−１として示され、Ｄａｔａ２−Ｓ２の差動信号がＤａｔａ２−２として示されている。また、図１１におけるＣＬＫ１及びＣＬＫ２は、図６に示したＣＬＫ１及びＣＬＫ２の差動信号を示している。また、撮像装置４０は、送信系統毎に対応するデータ間でチップ内の配線（信号線）の長さや引き回しが対称となるようにされている。

次に、実施形態にかかる例えば差動伝送回路１０ｃを有する画像読取装置を備えた画像形成装置について説明する。図１２は、例えば差動伝送回路１０ｃを有する画像読取装置６０を備えた画像形成装置５０の概要を示す図である。画像形成装置５０は、画像読取装置６０と画像形成部７０とを有する例えば複写機やＭＦＰ（Multifunction Peripheral）などである。

画像読取装置６０は、例えば撮像装置４０、ＬＥＤドライバ（ＬＥＤ＿ＤＲＶ）６００及びＬＥＤ６０２を有する。ＬＥＤドライバ６００は、タイミング生成部４５が出力するライン同期信号などに同期して、ＬＥＤ６０２を駆動する。ＬＥＤ６０２は、原稿に対して光を照射する。撮像装置４０は、ライン同期信号などに同期して、原稿からの反射光を受光して複数の受光素子が電荷を発生させて蓄積を開始する。そして、撮像装置４０は、ＡＤ変換等を行った後に、差動伝送回路１０ｃ（ＬＶＤＳ）によって画像データを画像形成部７０に対して出力する。

画像形成部７０は、処理部８０とプリンタエンジン８２とを有し、処理部８０とプリンタエンジン８２とがインターフェイス（Ｉ／Ｆ）８４を介して接続されている。

処理部８０は、上述した受信部１１を含む差動伝送回路（ＬＶＤＳ）１１ａ、画像処理部８０２及びＣＰＵ８００を有する。ＣＰＵ８００は、撮像装置４０などの画像形成装置５０を構成する各部などを制御する。また、ＣＰＵ８００（又はタイミング生成部４５）は、撮像装置４０の各受光素子が受光量に応じて電荷を発生させることを略同時に開始するよう制御する。

差動伝送回路１０ｃは、差動伝送回路１１ａに対して例えば画像読取装置６０が読取った画像の画像データ、ライン同期信号及びクロックなどを出力する。差動伝送回路１１ａは、受入れた画像データ、ライン同期信号及びクロックなどをパラレル１０ビットデータに変換する。画像処理部８０２は、変換された１０ビットデータを用いて画像処理を行い、画像データなどをプリンタエンジン８２に対して出力する。プリンタエンジン８２は、受入れた画像データを用いて印刷を行う。

画像形成装置５０は、差動伝送回路１０ｃを有する画像読取装置６０を備えているので、画像読取装置６０から画像形成部７０への差動伝送が高速になっている。

１０、１０ａ、１０ｂ、１０ｃ、１０ｄ、１０ｅ 差動伝送回路
１１ 受信部
１１ａ 差動伝送回路
２０、２０ａ 出力部
３０ クロック変換部
３２ データ生成部
４０ 撮像装置
４１ 光電変換部
５０ 画像形成装置
６０ 画像読取装置
７０ 画像形成部
１００ データ分離部
１０２、１０２ａ 送信部
１０４ 選択部
１０４ａ、１０４ｂ、１０４ｃ、１０４ｄ 分離選択部（選択部）
１１０、１１０ａ 受信バッファ
２００、２００ａ 並直列変換部
２０２、２０２ａ 差動出力部
２０４ 差動出力部
４００ 端子（入出力端子）

特許第５０２８３５７号公報 特開２００６−３０３９１５号公報

Claims (9)

1. 複数のパラレル信号となる複数の信号群を同期信号に同期させてそれぞれシリアル信号に変換する複数の並直列変換部と、
   複数の前記並直列変換部が変換したシリアル信号をそれぞれ一対の差動信号に変換して出力する複数の差動出力部と、
   複数の前記並直列変換部の前段に設けられ、複数の前記並直列変換部それぞれと、複数の前記信号群それぞれとの組合せを設定に応じて替えるように選択する選択部と、
   を有することを特徴とする差動伝送回路。
2. 前記選択部は、
   複数の前記信号群が入力されるタイミングに応じて、複数の前記並直列変換部それぞれと、複数の前記信号群それぞれとの組合せを替えるように選択すること
   を特徴とする請求項１に記載の差動伝送回路。
3. 前記同期信号を前記信号群と同じビット数のパラレル同期信号に変換する同期信号変換部と、
   前記パラレル同期信号をシリアル同期信号に再変換する再変換部と、
   前記シリアル同期信号を一対の差動信号に変換して出力する同期信号出力部と、
   を有することを特徴とする請求項１又は２に記載の差動伝送回路。
4. 複数の前記並直列変換部及び前記再変換部は、
   それぞれ構成が略同一であり、
   複数の前記差動出力部及び前記同期信号出力部は、
   それぞれ構成が略同一であり、
   前記選択部は、
   複数の前記並直列変換部及び前記再変換部それぞれと、複数の前記信号群及び前記パラレル同期信号それぞれとの組合せを設定に応じて替えるように選択すること
   を特徴とする請求項３に記載の差動伝送回路。
5. 受光量に応じて光電変換を行う複数の受光素子と、
   複数の前記受光素子が光電変換した信号を複数の前記信号群とする請求項１乃至４のいずれか１項に記載の差動伝送回路と、
   を有することを特徴とする撮像装置。
6. 複数の前記差動出力部が差動信号を出力する信号線のチップ上のレイアウトが対称であること
   を特徴とする請求項５に記載の撮像装置。
7. 複数の前記差動出力部が差動信号を外部へそれぞれ出力する複数の端子が対称となるように配置されていること
   を特徴とする請求項５又は６に記載の撮像装置。
8. 請求項５乃至７のいずれか１項に記載の撮像装置を有することを特徴とする画像読取装置。
9. 請求項８に記載の画像読取装置と、
   前記画像読取装置の出力に基づいて画像を形成する画像形成部と
   を有することを特徴とする画像形成装置。

Images