KR100847505B1 - 전원 공급 시스템 및 직렬 통신 장치 - Google Patents

전원 공급 시스템 및 직렬 통신 장치 Download PDF

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Abstract

신호 전송 장치는 송신부와 수신부를 포함한다. 송신부는 복수의 디지털 입력 신호의 각 폭을 소정의 가중값을 부여하여 전압으로 변환하고, 복수의 디지털 입력 신호로부터 변환된 전압들을 가산하여 송신 신호를 생성하며, 이 송신 신호를 출력한다. 수신부는 송신부로부터의 송신 신호를 수신하고, 이 송신 신호를 복수의 소정 전압과 비교하여 상기 각 디지털 입력 신호를 생성하고 출력한다.
Figure R1020077017764
신호 전송 장치, 디지털 입력 신호, 송신부, 수신부.

Description

전원 공급 시스템 및 직렬 통신 장치{POWER SUPPLYING SYSTEM, AND SERIAL COMMUNICATION APPARATUS}
본 발명은 복수의 디지털 신호를 다중화하여 이 복수의 디지털 신호를 1 개의 신호선을 통해서 송수신하는 신호 전송 장치, 복수의 전원 공급 장치에 대한 작동 및 정지, 출력 전압, 출력 전류 및 상기 복수의 전원 공급 장치의 동작 모드의 각 제어를 통신 수단을 통해서 수행하도록 한 전원 공급 시스템 장치, 및 직렬 통신을 특히 반이중 통신에 의해서 수행하는 직렬 통신 장치에 관한 것이다.
종래, 복수의 신호를 송수신하기 위해서는 신호마다 신호선을 마련하고 있기 때문에, 신호의 수에 비례하여 신호선의 회선 수가 증가하고, 송수신을 수행하는 기기 간의 배선이 복잡하다. 그 결과, 기기가 대형화되고 및 비용이 상승한다. 따라서, 복수의 신호를 시계열로 나열하여, 1 개의 신호로 데이터를 송수신하는 직렬 통신이 행해지고 있다. 직렬 통신의 채용으로 신호선의 회선 수는 비약적으로 적어진다. 반면에, 직렬 통신은 신호를 직렬 데이터로 변환하여 보내기 때문에, 송신부에서는 병렬 직렬 변환 회로가 필요하고, 수신부에서는 직렬 병렬 변환 회로가 필요하다. 따라서, 회로 규모가 확대되고, 장치 규모가 더욱 대형화되며, 비용도 증 가한다.
또한, 복수의 신호를 시분할로 보내기 때문에, 전송 속도가 저속으로 느려진다. 또한, 직렬 통신의 경우에 있어서도 데이터 신호 외에 시프트 신호로서 이용되는 클록 신호와, 시계열로 보내져 온 직렬 신호를 원래의 병렬 신호로 변환하기 위한 래치를 행하는 로드 신호가 필요하고, 최저 3 개의 신호선이 필요하다. 따라서, 전송하는 신호가 불과 몇 개인 경우에는 상기 직렬 통신을 채용하여도 신호 갯수는 별로 감소하지 않고 회로 규모가 커진다. 이 경우, 이점은 없다. 따라서, 일본 특허 공개 제11-355255호는 1 개의 신호선에 데이터 신호, 클록 신호 및 로드 신호를 겹치게 하여 신호 파형의 파고를 변화시킴으로써 다중화하여 송신하도록 한 경우를 개시하고 있다.
상기한 바와 같이, 신호선의 회선 수는 1 개로 되어 있다. 그러나, 데이터선에 복수의 데이터 세트를 시계열로 직렬로 보내기 때문에, 직렬 데이터를 병렬 신호로 변환하는 시간이 필요하다. 따라서, 고속 데이터 전송을 달성할 수 없다. 더욱이, 이 경우에도, 송신부에서는 병렬 직렬 변환 회로가 필요하고, 수신부에서는 직렬 병렬 변환 회로가 필요하다.
도 1은 종래에 일반적으로 사용되고 있는 전원 공급 장치의 예를 나타낸 도면이다.
도 1에 나타낸 전원 공급 장치(100)에 있어서 전원 공급부(101)에는 부하(102 내지 104)가 접속되어 있다. 각 부하(102 내지 104)는 전원 공급부(101)로부터 전원을 공급받고 있다. 제어부(105)는 전원 공급부(101)에 대하여 작동 및 정 지, 출력 전압의 설정, 출력 전류의 설정, 또는 제품의 사용 상황에 따라서 동작 모드를 통상 모드로부터 저소비 전력 모드로 전환하는 등, 여러 가지 동작 제어 및 조건 설정을 행한다. 또한, 전원 공급부(101)는 부하(102 내지 104)마다 현재의 소비 전류값 또는 출력 전압을 감시하고 있다. 그 결과, 제어부(105)는 이 새로운 정보를 전원 공급부(101)에 전달하고 있다. 전술한 바와 같이, 제어부(105)와 전원 공급부(101)는 서로 간에 많은 정보를 주고 받는다.
도 2는 제어부가 복수의 전원 공급부를 제어하는 구성의 전원 공급 장치의 종래예를 나타낸 도면이다.
도 2에 나타낸 전원 공급 장치(110)에 있어서, 제1 전원 공급부(112)에는 부하(1a 내지 1c)가 접속되고, 제2 전원 공급부(113)에는 부하(2a 내지 2c)가 접속되며, 제3 전원 공급부(114)에는 부하(3a 내지 3c)가 각각 접속되어 있다. 제어부(111)는 제1, 제2, 및 제3 전원 공급부(112 내지 114)와 접속되어 있고, 제1, 제2, 및 제3의 각 전원 공급부(112 내지 114)를 직접 제어하고 있다.
최근에, 전자 제품의 기능이 비약적으로 향상되고 있다. 전자 제품 내부에는 다양한 기능을 구비한 회로 및 부품이 사용되고 있다. 예컨대, 휴대 전화에서는 디지털 카메라, 스피커, 마이크, 액정 표시 장치, 스위치, 송신 회로, 수신 회로, 오디오 회로, 모터, 연산 장치, 기억 장치라고 하는 많은 회로 및 부품이 사용되고 있다. 또한, 휴대 전화에 내장되는 디지털 카메라 자체도 많은 기능 부품을 포함하고 있다.
많은 회로 및 부품에 전력을 공급하기 위해서는, 예컨대 각 회로 및 부품마 다 적절한 전압 및 전류 특성이 필요해진다. 따라서, 1 개의 전원 회로로 이것을 행하는 것은 곤란하다. 특히, 전력의 절감이 요구되기 때문에, 전자 제품 내의 모든 회로에의 전력을 공급하는 대신에, 전자 제품의 사용 조건에 기초하여, 사용되고 있지 않은 회로 및 부품에의 전력 공급은 제외하도록 함과 동시에, 이들 회로 및 부품에 전력을 공급하고 있는 전원 회로 자체의 소비 전력도 최소로 되도록 제어하는 것이 일반적으로 되고 있다.
또한, 각 전원 공급부(112 내지 114)에는 과전류 방지 회로 및 단락 보호 회로가 마련되어 있으므로, 과전류 방지 회로 및 단락 보호 회로가 작동한 경우의 조치를 제어부(105 및 110)에 알려, 전자 제품으로서의 동작을 결정하도록 되어 있다. 따라서, 종래에는 제어부(111)와 전원 공급부(112 내지 114) 사이에 주고 받는 정보는 전원 공급부(112 내지 114)의 작동 및 정지를 제어하는 정도이다. 최근에, 정보량은 상당히 증가하고 있고, 이것에 따라서 신호선의 회선 수도 증가하고 있다. 게다가, 전원 공급부(112 내지 114)의 수가 증가하면, 신호선의 회선 수도 전원 공급부(112 내지 114)가 증가한 만큼 증가하게 된다. 이 때문에, 전자 제품의 대형화 및 비용의 증대로 이어졌다. 제어부(111)와 복수의 전원 공급부(112 내지 114)의 신호선의 회선 수를 줄이기 위해서 일본 특허 공개 제4-322140호는 도 3에 나타내는 바와 같이 CPU(중앙 처리 장치)를 포함하는 제어 장치와 복수의 전원 공급 장치를 접속하는 전원 공급 제어 시스템(120)을 공개하고 있다.
이 전원 공급 제어 시스템(120)에서는 복수의 전원 공급 장치(PS1 내지 PS4)와, 이 복수의 각 전원 공급 장치(PS1 내지 PS4)에 대한 전원 온/오프의 제어와, 이 복수의 각 전원 공급 장치(PS1 내지 PS4)에 대한 감시를 수행하는 복수의 원격 컨트롤러(RCD1 내지 RCD4)를 포함하고 있다. 또한, 전원 공급 제어 시스템(120)은 각 원격 컨트롤러(RCD1 내지 RCD4)에 대하여 전원 공급 장치(PS1 내지 PS4)의 선택, 투입, 차단, 감시의 각 지시 테이터를 구성하는 직렬 데이터를 출력하는 전원 컨트롤러(MCD)와, 이 전원 컨트롤러(MCD)와 각 원격 컨트롤러(RCD1 내지 RCD4) 사이에 접속된 직렬 버스(SBUS)를 포함하고 있다. 직렬 버스(SBUS)는 전원 컨트롤러(MCD)로부터 원격 컨트롤러(RCD1 내지 RCD4)에 대한 각 지시 데이터, 및 이 원격 컨트롤러(RCD1 내지 RCD4)로부터 전원 컨트롤러(MCD)에 대한 전원 감시 데이터의 각 전송을 각각 수행한다.
그러나, 전술한 종래의 시스템에서는 전원 컨트롤러(MCD)와 원격 컨트롤러(RCD1 내지 RCD4)를 분리하기 때문에, 이 종래의 시스템이 최소 구성으로 실현되어 있다고 하더라도, 직렬 버스를 필요로 한다. 따라서, 시스템을 소형화하기가 어렵다.
종래에, 디지털 신호를 직렬 통신으로 전송하는 방법은 다양한 방법이 알려져 있다. 그 중에서 대표적인 방법을 도 4 내지 도 7에 나타내고 있다.
도 4에 있어서, 데이터 신호(SdA)는 가장 일반적인 신호이고, 데이터를 신호 레벨로 나타내고 있다. 데이터 블록의 구획을 나타낸 동기 신호(SaA)를 이용하여 데이터 신호(SdA)로부터 데이터를 추출하고 있다. 이와 같은 방법에서는 2개의 신호, 즉 데이터 신호와 동기 신호가 필요하다.
다음에, 도 5에 있어서, 데이터 신호(SdB)는 펄스 폭이 변조된 신호이고, 데 이터가 '0'을 나타낸 때의 펄스 폭과 데이터가 '1'을 나타낸 때의 펄스 폭이 다르도록 신호 간격은 일정하다. 이 방법에서는 부호의 간격이 문제로 될 뿐이고, 용이하게 비동기 동작을 수행시킬 수 있다. 또한, 도 6에 있어서, 데이터 신호(SdC)는 펄스의 시간적인 위치를 변경한 펄스 위치 변조 방법의 신호이다. 데이터는 기준인 동기 신호(SaC)에 의해서 샘플링되고 있다. 도 7에 있어서, 데이터 신호(SdD)는 상기한 펄스 폭 변조를 펄스 위치 변조에 대응시킨 신호이다. 부호의 간격은 동일하지 않고 데이터 신호(SdC)는 비동기 신호이며 동기 신호는 불필요하다는 점을 주목하여야 한다.
도 8은 반이중 통신을 수행하는 직렬 통신 장치의 종래예를 나타낸 개략의 블록도이다. 도 8에 나타낸 직렬 통신 장치(120)에 있어서, 호스트측 송수신 회로(121)는 제1 송신 회로부(122)와 제1 수신 회로부(123)와 송신권 제어를 수행하는 제1 스위치부(124)를 포함하고 있다. 마찬가지로, 슬레이브측 송수신 회로(125)는 제2 송신 회로부(126)와 제2 수신 회로부(127)와 송신권 제어를 수행하는 제2 스위치부(128)를 포함하고 있다. 기본적으로, 제1 송신 회로부(122)와 제2 송신 회로부(126)는 같고, 제1 수신 회로부(123)와 제2 수신 회로부(127)는 같다.
송신권이 호스트측 송수신 회로(121)에 있는 경우, 데이터는 호스트측 송수신 회로(121)의 제1 송신 회로부(122)로부터 슬레이브측 송수신 회로(125)의 제2 수신 회로부(127)에 전송된다. 송신권이 슬레이브측 송수신 회로(125)로 이동하면, 데이터는 슬레이브측 송수신 회로(125)의 제2 수신 회로부(127)로부터 호스트측 송수신 회로(121)의 제1 수신 회로부(123)로 전송된다.
그러나, 전술한 바와 같이, 종래에는 데이터 신호 외에 동기 신호가 필요하다. 동기 신호가 불필요한 경우에도 데이터로부터 데이터 신호를 생성하고 데이터 신호로부터 데이터를 추출하는 회로는 복잡하다. 또한, 반이중 통신을 수행하기 위해서는 슬레이브측에서도 호스트측과 유사한 회로가 필요하다. 따라서, 송수신을 전환하기 위한 전환 수단이 필요하다. 그 결과, 회로 규모와 회로 공간이 커지고 비용이 증대한다.
본 발명의 일반적인 목적은, 전술한 문제점을 제거하도록, 복수의 디지털 신호를 다중화하여 이 복수의 디지털 신호를 1 개의 신호선을 통해서 송수신하는 신호 전송 장치, 복수의 전원 공급 장치에 대한 작동 및 정지, 출력 전압, 출력 전류 및 상기 복수의 전원 공급 장치의 동작 모드의 각 제어를 통신 수단을 통해서 수행하도록 한 전원 공급 시스템 장치, 및 직렬 통신을 특히 반이중 통신에 의해서 수행하는 직렬 통신 장치를 제공하는 데 있다.
본 발명의 구체적인 목적은, 송신부에서는 병렬 직렬 변환이 없고 수신부에서는 직렬 병렬 변환이 없이 복수의 데이터 세트를 전송하는 신호 전송 장치를 제공하는 데 있다.
본 발명의 다른 목적은, 전원 공급부의 수가 증가하고 전원 공급부와 제어부 간에 송수신하는 정보량이 증가하더라도 제어부와 전원 공급부를 접속하는 신호선의 회선 수의 증가를 감소시킬 수 있는 전원 공급 시스템을 제공하는 데 있다.
본 발명의 또 다른 목적은, 동기 신호가 필요하지 않고, 호스트측과 슬레이브측의 송신 회로와 수신 회로가 간단한 회로 구성으로 실현될 수 있으며, 슬레이브측의 회로 부하가 감소할 수 있고, 송신 회로와 수신 회로 간의 전환을 위한 전환부가 필요하지 않도록 구성한, 소형화되고 저비용으로 실현되는 직렬 통신 장치를 제공하는 데 있다.
본 발명의 전술한 목적은, 입력된 복수의 디지털 신호를 1 개의 신호선을 통해서 송신 및 수신하는 신호 전송 장치로서, 입력된 상기 복수의 디지털 신호의 각 진폭을 소정의 가중값을 부여하여 전압으로 변환하고, 입력된 상기 복수의 디지털 신호로부터 변환된 전압을 가산하여 송신 신호를 생성하여 출력하는 송신부와; 상기 송신부로부터의 송신 신호를 수신하고, 이 수신된 신호를 복수의 소정 전압과 비교하여, 상기 각 디지털 입력 신호를 생성하여 출력하는 수신부를 포함하는 것인 신호 전송 장치에 의해서 달성된다.
본 발명의 전술한 목적은, 복수의 전원 공급 장치로부터 복수의 부하에 각각 전원을 공급하는 전원 공급 시스템으로서, 적어도 하나의 부하에 전원을 공급하는 제1 전원 공급부, 이 제1 전원 공급부의 동작 제어를 수행하는 제어부, 및 이 제어부와 신호의 송수신을 수행하는 제1 통신부를 갖는 제1 전원 공급 장치와; 적어도 하나의 부하에 전원을 공급하는 제2 전원 공급부, 및 이 제2 전원 공급부와 신호를 송수신하는 제2 통신부를 갖는 적어도 하나의 제2 전원 공급 장치를 포함하고, 상기 제1 통신부 및 제2 통신부는 서로 신호를 송수신하며, 상기 제어부는 상기 제1 통신부 및 제2 통신부를 거쳐서 상기 제2 전원 공급부의 동작 제어를 수행하는 것인 전원 공급 시스템에 의해서 달성된다.
본 발명의 전술한 목적은, 복수의 전원 공급 장치로부터 복수의 부하에 각각 전원을 공급하는 전원 공급 시스템으로서, 적어도 하나의 부하에 전원을 공급하는 제1 전원 공급부, 이 제1 전원 공급부의 동작 제어를 수행하는 제어부, 및 이 제어부와 신호의 송수신을 수행하는 제1 통신부를 갖는 제1 전원 공급 장치와; 적어도 하나의 부하에 전원을 공급하는 제2 전원 공급부, 및 이 제2 전원 공급부와 신호를 송수신하는 제2 통신부를 갖는 적어도 하나의 제2 전원 공급 장치를 포함하고, 상기 제1 통신부 및 제2 통신부는 서로 신호를 송수신하며, 상기 제어부는 상기 제1 통신부 및 제2 통신부를 거쳐서 상기 제2 전원 공급부의 동작 제어를 수행하는 것인 전원 공급 시스템에 의해서 달성된다.
본 발명의 전술한 목적은, 적어도 하나의 제1 송수신 회로와 적어도 하나의 제2 송수신 회로가 전송로를 통해서 접속되고, 이 제1 및 제2의 각 송수신 회로 간에 반이중 통신에 의한 직렬 통신을 수행하는 직렬 통신 장치로서, 상기 각 제1 및 제2의 각 송수신 회로는, 2 개의 값을 갖는 송신용 데이터 신호에 대하여 소정 신호 레벨 동안에 소정의 중첩 펄스를 중첩시켜 직렬 통신 신호를 생성하여 출력하는 송신 회로부와; 상기 송신 회로부로부터 송신된 직렬 데이터 신호를 수신하고, 이 직렬 데이터 신호로부터 상기 중첩 펄스를 추출하여 상기 송신용 데이터 신호를 추출하는 수신 회로부를 각각 구비하는 것인 직렬 통신 장치에 의해서 달성된다.
본 발명은, 송신부에서는 병렬 직렬 변환이 없고 수신부에서는 직렬 병렬 변환이 없이 복수의 데이터 세트를 전송하는 신호 전송 장치를 제공할 수 있다.
또한, 본 발명은, 전원 공급부의 수가 증가하고 전원 공급부와 제어부 간에 송수신하는 정보량이 증가하더라도 제어부와 전원 공급부를 접속하는 신호선의 회선 수의 증가를 감소시킬 수 있는 전원 공급 시스템을 제공할 수 있다.
또한, 본 발명은, 동기 신호가 필요하지 않고, 호스트측과 슬레이브측의 송 신 회로와 수신 회로가 간단한 회로 구성으로 실현될 수 있으며, 슬레이브측의 회로 부하가 감소할 수 있고, 송신 회로와 수신 회로 간의 전환을 위한 전환부가 필요하지 않도록 구성한, 소형화되고 저비용으로 실현되는 직렬 통신 장치를 제공할 수 있다.
다음에, 첨부 도면을 참조하여 본 발명을 상세하게 설명한다.
[제1 실시예]
도 9는 본 발명의 제1 실시예에 따른 신호 전송 장치의 예를 나타낸 회로도이다. 도 9에서는 설명을 간단하게 하기 위해서, 2 개의 디지털 입력 신호를 다중화하여 전송하는 경우를 예로서 설명한다.
도 9에 있어서, 신호 전송 장치(1)는 입력된 2 개의 디지털 입력 신호(Ai 및 Bi)의 각 진폭을 소정의 가중값을 부여하여 각각 전압으로 변환하고, 이 변환한 각 전압을 가산하여 송신 신호(So)를 생성하여 출력하는 송신부(2)와, 신호선(5)을 거쳐서 송신부(2)로부터의 송신 신호(So)를 수신하고, 이 수신 신호를 각 소정의 기준 전압(Vt1 내지 Vt3)과 비교하고, 이 비교 결과에 따라서 디지털 입력 신호(Ai 및 Bi)를 생성하여 출력하는 수신부(3)를 포함하고 있다.
송신부(2)는 연산 증폭기(AMP1)와 저항(R1 내지 R5)으로 구성된 반전 증폭 회로를 포함한다. 디지털 입력 신호(Ai)는 입력 저항을 구성하는 저항(R1)을 거쳐서 연산 증폭기(AMP1)의 반전 입력단에 입력되고 있다. 디지털 입력 신호(Bi)는 입력 저항을 구성하는 저항(R2)을 거쳐서 연산 증폭기(AMP1)의 반전 입력단에 입력되 고 있다. 한편, 전원 전압(Vdd)과 접지 사이에는 저항(R4)과 저항(R5)이 직렬로 접속되고, 저항(R4)과 저항(R5)의 접속부는 연산 증폭기(AMP1)의 비반전 입력단에 접속되며, 연산 증폭기(AMP1)의 비반전 입력단에 소정의 바이어스 전압(Vs)이 입력되고 있다. 또한, 연산 증폭기(AMP1)의 출력단과 반전 입력단 사이에는 피드백 저항을 구성하는 저항(R3)이 접속되고, 연산 증폭기(AMP1)의 출력단은 송신부(2)의 송신 단자(OUT)에 접속되어 있다. 송신 단자(OUT)는 신호선(5)에 의해서 수신부(3)의 수신 단자(IN)에 접속되어 있다.
다음에, 수신부(3)는 전압 비교기(CMP1 내지 CMP3), NAND 회로(N1 내지 N3), 인버터(INV) 및 저항(R6 내지 R9)을 포함하고 있다. 저항(R6 내지 R9)은 기준 전압 발생 회로를, 전압 비교기(CMP1 내지 CMP3)는 전압 비교 회로를, NAND 회로(N1 내지 N3)를, 인버터(INV)는 논리 회로를 각각 구성한다. 수신 단자(IN)에 입력된 신호는 전압 비교기(CMP1 내지 CMP3)의 각 반전 입력단에 각각 입력된다. 전원 전압(Vdd)과 접지 사이에는 저항(R6 내지 R9)이 직렬로 접속되어 있고, 저항(R6)과 저항(R7)의 접속부는 전압 비교기(CMP1)의 비반전 입력단에, 저항(R7)과 저항(R8)의 접속부는 전압 비교기(CMP2)의 비반전 입력단에, 저항(R8)과 저항(R9)의 접속부는 전압 비교기(CMP3)의 비반전 입력단에 각각 접속되어 있다.
전압 비교기(CMP1)의 출력단은 NAND 회로(N1)의 한쪽 입력단에 접속되고, 전압 비교기(CMP2)의 출력단은 수신부(3)의 한쪽 출력단을 이룸과 동시에 인버터(INV)를 거쳐서 NAND 회로(N1)의 다른 쪽 입력단에 접속되어 있다. 또한, 전압 비교기(CMP2)의 출력단은 NAND 회로(N2)의 한쪽 입력단에 접속되고, NAND 회로(N2) 의 다른 쪽 입력단에는 전압 비교기(CMP3)의 출력단이 접속되어 있다. NAND 회로(N1 및 N2)의 각 출력단은 NAND 회로(N3)의 대응하는 입력단에 각각 접속되고, NAND 회로(N3)의 출력단이 수신부(3)의 다른 쪽 출력단이다.
이러한 구성에 있어서, 송신부(2)의 송신 단자(OUT)로부터 출력되는 송신 신호(So)의 전압(Vo)은 하기 식(1)으로 나타낼 수 있다.
Vo=Vs-R3×{(VAi-Vs)/R1)+(VBi-Vs)/R1)} (1)
이 식 (1)에 있어서, R1은 저항(R1)의 저항값을, R3은 저항(R3)의 저항값을 각각 나타내고, VAi는 디지털 신호 입력 신호(Ai)의 하이 레벨 또는 로우 레벨 시의 전압을, VBi는 디지털 신호 입력 신호(Bi)의 하이 레벨 또는 로우 레벨 시의 전압을 각각 나타내고 있다.
전원 전압(Vdd)은 6V이고, 바이어스 전압(Vs)은 3V이며, 저항(R1)의 저항값은 15㏀이고, 저항(R2)의 저항값은 30㏀이며, 저항(R3)의 저항값은 10㏀이다. 또한, 디지털 입력 신호(Ai 및 Bi)에 있어서, 하이 레벨의 전압을 각각 6V, 로우 레벨의 전압을 각각 0V로 하면, 디지털 입력 신호(Ai 및 Bi)의 각 신호 레벨의 조합에서의 출력 전압(Vo)은 도 10에서 나타낸 바와 같이 된다. 바이어스 전압(Vs)을 전원 전압(Vdd)의 1/2의 전압으로 설정하고, 저항(R1)과 저항(R2)의 저항비를 1:2로 하며, 저항(R3)의 저항값을, 저항(R1)과 저항(R2)을 병렬로 접속한 경우의 합성 저항값과 같은 값으로 한 경우, 도 10에서 나타내는 바와 같이, 출력 전압(Vo)은 디지털 입력 신호(Ai)와 디지털 입력 신호(Bi)의 각 전압의 조합에 대하여 균등한 전압 차를 얻는다. 이 관계는 입력 신호의 수가 증가하여도 안정하다.
즉, 도 10에 있어서, 디지털 입력 신호(Ai 및 Bi)가 모두 하이 레벨인 상태(M1)의 경우, 출력 전압(Vo)은 소정 값(V1)인 0V로 되고, 디지털 입력 신호(Ai)가 하이 레벨이고 디지털 입력 신호(Bi)가 로우 레벨인 상태(M2)의 경우, 출력 전압(Vo)은 소정 값(V2)인 2V로 된다. 또한, 디지털 입력 신호(Ai)가 로우 레벨이고 디지털 입력 신호(Bi)가 하이 레벨인 상태(M3)의 경우, 출력 전압(Vo)은 소정 값(V3)인 4V로 되고, 디지털 입력 신호(Ai 및 Bi)가 모두 로우 레벨인 상태(M4)의 경우, 출력 전압(Vo)은 소정 값(V4)인 V6로 된다.
도 11은 도 9에 나타낸 각 부의 신호의 파형례를 나타낸 타이밍도이다.
도 11에 있어서, 디지털 입력 신호(Ai)와 디지털 입력 신호(Bi)가 모두 로우 레벨의 구간 (a)에서는 출력 전압(Vo)은 V6이다. 구간 (b)에서 디지털 입력 신호(Bi)가 하이 레벨로 되면, 출력 전압(Vo)은 4V로 되고, 구간 (c)에서 디지털 입력 신호(Ai)도 하이 레벨로 되면, 출력 전압(Vo)은 0V로 된다. 다음에, 구간 (d)에서 디지털 입력 신호(Bi)가 로우 레벨로 되면, 출력 전압(Vo)은 2V로 된다. 구간 (e) 이후, 구간 (e), (f), (g), (h) 및 (i)에서도, 디지털 입력 신호(Ai)와 디지털 입력 신호(Bi)의 신호 레벨이 변화할 때마다 출력 전압(Vo)의 전압 값이 변화한다. 게다가 디지털 입력 신호(Ai)와 디지털 입력 신호(Bi)에서의 모든 신호 레벨의 조합에 대해서 출력 전압(Vo)은 다른 전압 값을 출력한다.
다음에, 수신부(3)에 있어서, 기준 전압 Vt1이 1V이고, 기준 전압 Vt2가 3V이며, 기준 전압 Vt3이 5V이 되도록, 저항(R6 내지 R9)의 각 저항값이 설정되어 있다. 즉, 기준 전압 Vt1은 도 2에서의 상태 M1과 상태 M2에서의 각 출력 전압(Vo)의 값의 중간값으로 되도록 설정되고, 기준 전압 Vt2는 도 2에서의 상태 M2와 상태 M3에서의 각 출력 전압(Vo)의 값의 중간값으로 되도록 설정되며, 기준 전압 Vt3은 도 10에 나타낸 상태 M3과 상태 M4에서의 각 출력 전압(Vo)의 값의 중간값으로 되도록 설정되어 있다.
도 11로부터 알 수 있는 바와 같이, 전압 비교기(CMP2)의 출력단으로부터는 디지털 입력 신호(Ai)와 같은 신호가 출력 신호(Ao)로서 출력되고, 이 출력 신호(Ao)가 하이 레벨인 때는 전압 비교기(CMP3)의 출력단으로부터 디지털 입력 신호(Bi)와 같은 신호가 출력되어 이 신호가 NAND 회로(N2)로부터 출력된다. 또한, 출력 신호(Ao)가 로우 레벨인 때는 전압 비교기(CMP1)의 출력단으로부터 디지털 입력 신호(Bi)와 같은 신호가 출력되어 이 신호가 NAND 회로(N1)로부터 출력되고, NAND 회로(N1 및 N2)의 각 출력 신호가 NAND 회로(N3)에서 합성되어 디지털 입력 신호(Bi)와 같은 신호가 출력 신호(Bo)로서 출력된다.
전술한 바와 같이, 이 신호 전송 장치(1)는 송신부(2)에서 각 디지털 입력 신호(Ai 및 Bi)의 진폭을 소정의 가중값을 부여하여 각각 전압으로 변환하고, 이 변환한 전압을 모두 가산하여 각각 다른 소정의 전압(V1 내지 V4)을 생성하여 수신부(3)로 전송하며, 수신부(3)에서 송신부(2)로부터의 신호에 대하여 소정의 기준 전압(Vt1 내지 Vt3)의 전압을 비교하고, 이 비교 결과로부터 디지털 입력 신호(Ai)와 같은 출력 신호(Ao)를 디지털 입력 신호(Bi)와 같은 출력 신호(Bo)를 각각 생성하여 출력하도록 하였다. 따라서, 모든 디지털 입력 신호를 동시에 재생할 수 있고, 종래와 같은 직렬 병렬 변환에 의한 시간적 손실을 없앨 수 있고, 고속의 신호 처리를 할 수 있다.
제1 실시예에서는 디지털 입력 신호가 2 개인 경우를 예로 하여 설명하였지만, 이것은 일례이고, 본 발명은 이것에 한정하지 않고, 복수의 디지털 입력 신호에 대하여 적용할 수 있다. 또한, 상기 제1 실시예에서는 각 저항값의 가중 부여를 2 배수로 하는 경우를 예로 하여 설명하였지만, 이것은 일례이고, 본 발명은 이것에 한정하지 않는다.
[제2 실시예]
어떤 특정 회로에 신호를 보낼 때, 이 특정 회로를 인에이블시키는 신호가 있는 경우에는 이 인에이블 신호가 액티브로 된 때에만, 다른 제어 신호를 다중시켜 전송하도록 하면, 간단한 회로로 신호를 다중화할 수 있다. 즉, 상기 제1 실시예에 있어서, 송신부(2)는 디지털 입력 신호(Ai)가 로우 레벨 또는 하이 레벨인 때에만, 디지털 입력 신호(Ai 및 Bi)를 다중화시켜 수신부(3)에 전송하도록 하여도 좋고, 이러한 구성를 본 발명의 제2 실시예로서 설명한다.
*도 12는 본 발명의 제2 실시예에 따른 신호 전송 장치의 예를 나타낸 회로도이다. 또한, 도 12에서는 도 9과 같은 것은 같은 동일 부호로 나타내고 있다. 또한, 도 12에서도 설명을 간단히 하기 위해서 2 개의 디지털 입력 신호를 다중화하여 전송하는 경우를 예로 하여 설명한다.
도 12에 있어서, 신호 전송 장치(1a)는 입력된 2 개의 디지털 입력 신호(Ai 및 Bi) 중 가장 가중값이 가장 큰, 예컨대 디지털 입력 신호(Ai)가 로우 레벨인 때 의 디지털 입력 신호(Bi)의 각 진폭을, 소정의 가중값을 부여하여 각각 전압으로 변환하고, 이 변환한 디지털 입력 신호(Ai)의 로우 레벨의 전압에 이 변환한 디지털 입력 신호(Bi)의 전압을 가산하여 송신 신호(So)를 생성하여 출력하는 신호 송신부(2a)와, 신호선(5)을 거쳐서 송신부(2a)로부터의 송신 신호(SoA)를 수신하고, 이 수신 신호를 각 소정의 기준 전압(Vt4 및 Vt5)과 비교하고, 이 비교 결과에 따라서 디지털 입력 신호(Ai 및 Bi)를 생성하여 출력하는 수신부(3a)를 포함하고 있다.
송신부(2a)는 스위치 회로를 각각 구성하는 NMOS 트랜지스터(M1, M2)와, 부하 저항을 각각 구성하는 저항(R11, R12)을 포함하고 있다. 디지털 입력 신호(Ai)는 NMOS 트랜지스터(M1)의 게이트에 입력되고, 디지털 입력 신호(Bi)는 NMOS 트랜지스터(M2)의 게이트에 입력되고 있다. 한편, 전원 전압(Vdd)과 접지 사이에는 저항(R11)과 NMOS 트랜지스터(M1)가 직렬로 접속되고, 저항(R12)과 NMOS 트랜지스터(M2)의 직렬 회로가 NMOS 트랜지스터(M1)에 병렬로 접속되어 있다. NMOS 트랜지스터(M1) 및 저항(R11, R12)의 접속부는 송신부(2a)의 송신 단자(OUTa)에 접속되어 있다. 송신 단자(OUTa)는 신호선(5)에 의해서 수신부(3a)의 수신 단자(INa)에 접속되어 있다.
다음에, 수신부(3a)는 전압 비교기(CMP11, CMP12) 및 저항(R13 내지 R15)을 포함하고 있다. 또한, 저항(R13 내지 R15)은 기준 전압 발생 회로를 구성하고, 전압 비교기(CMP11, CMP12)는 전압 비교 회로를 구성한다. 전압 비교기(CMP11 및 CMP12)의 각 출력단에 각각 접속된 각 배선이 의사적으로 논리 회로를 구성하는 것 으로 한다. 수신 단자(INa)에 입력된 신호는 전압 비교기(CMP11 및 CMP12)의 각 반전 입력단에 각각 입력된다. 전원 전압(Vdd)과 접지 사이에는 저항(R13 내지 R15)이 직렬로 접속되어 있고, 저항(R13)과 저항(R14)의 접속부는 전압 비교기(CMP11)의 비반전 입력단에 접속되고, 저항(R14)과 저항(R15)의 접속부는 전압 비교기(CMP12)의 비반전 입력단에 접속되어 있다. 전압 비교기(CMP11)의 출력단은 수신부(3a)의 다른 쪽 출력단을 구성한다.
전술한 구성에 있어서, 전원 전압(Vdd)을 4V로 설정하고, 저항(R11)과 저항(R12)의 저항값을 같게 한 경우에서의 디지털 입력 신호(Ai 및 Bi)의 각 신호 레벨의 조합에서서의 출력 전압(VoA)은 도 13과 같이 된다. 도 13으로부터 알 수 있는 바와 같이, 저항(R11)과 저항(R12)의 저항값을 같게 함으로써 2 개의 디지털 입력 신호(Ai 및 Bi)의 진폭 변화를 균등하게 할 수 있다.
즉, 도 13에 있어서, 디지털 입력 신호(Ai 및 Bi)가 모두 로우 레벨인 상태 M4a의 경우, 출력 전압(VoA)은 소정 값(V3a)인 4V로 되고, 디지털 입력 신호(Ai)가 로우 레벨이고 디지털 입력 신호(Bi)가 하이 레벨인 상태 M3a의 경우, 출력 전압(VoA)은 소정 값(V2a)인 2V로 된다. 또한, 디지털 입력 신호(Ai)가 하이 레벨이고 디지털 입력 신호(Bi)가 로우 레벨인 상태 M2a, 및 디지털 입력 신호(Ai 및 Bi)가 모두 하이 레벨인 상태 M1a의 경우, 출력 전압(VoA)은 소정 값(V1a)인 0V로 된다.
도 14는 도 12에 나타낸 각 부의 신호의 파형례를 나타낸 타이밍도이고, 도 14를 참조하여 도 12에 나타낸 각 부의 동작을 더욱 상세하게 설명한다.
디지털 입력 신호(Ai)가 하이 레벨(4V)인 경우는 스위칭 소자인 NMOS 트랜지스터(M1)는 온하고, 디지털 입력 신호(Bi)의 신호 레벨에 관계없이 송신 단자(OUTa)로부터는 OV의 송신 신호(SoA)를 출력한다. 디지털 입력 신호(Ai)가 로우 레벨(0V)로 되면, 송신 단자(OUTa)로부터는 디지털 입력 신호(Bi)의 신호 레벨에 따른 2V와 4V 중 어느 한쪽 값의 송신 신호(SoA)를 출력한다. 즉, 디지털 입력 신호(Ai)가 로우 레벨인 경우, 디지털 입력 신호(Bi)가 로우 레벨(0V)인 때는 송신 신호(SoA)가 4V로 되고, 디지털 입력 신호(Bi)가 하이 레벨(4V)인 때는 송신 신호(SoA)가 2V로 된다.
한편, 수신부(3a)에 있어서, 기준 전압(Vt4)이 1V로 되고 기준 전압(Vt5)이 3V로 각각 되도록, 저항(R13 내지 R15)의 각 저항값이 설정되어 있다. 즉, 기준 전압(Vt4)은 소정값(V1a)과 소정값(V2a)의 중간값으로 되고, 기준 전압(Vt5)은 소정값(V2a)과 소정값(V3a)의 중간값으로 되도록 설정되어 있다. 도 6으로부터 알 수 있는 바와 같이, 전압 비교기(CMP11)는 출력 전압(VoA)과 기준 전압(Vt5)의 비교 결과에 따른 신호 레벨의 신호(Bo)를 출력하고, 이 출력 신호(Bo)가 디지털 입력 신호(Bi)와 같은 신호로 된다. 또한, 전압 비교기(CMP12)는 출력 전압(VoA)과 기준 전압(Vt4)의 비교 결과에 따른 신호 레벨의 신호(Ao)를 출력하고, 이 출력 신호(Ao)가 디지털 입력 신호(Ai)와 같은 신호로 된다.
디지털 입력 신호(Ai)가 하이 레벨인 경우, 디지털 입력 신호(Bi)를 다중화시키는 경우는 도 12에 있어서 인버터에서 디지털 입력 신호(Ai)의 신호 레벨을 반전시켜 NMOS 트랜지스터(M1)의 게이트에 간단히 입력하도록 한다. 이와 달리, NMOS 트랜지스터(M1, M2)를 PMOS 트랜지스터로 치환될 수 있다. 전술한 바와 같이, 다중화시키는 신호가 2 개인 경우는 간단한 회로로 신호를 전송할 수 있다.
도 12 내지 도 14를 참조하여 2 개의 입력 신호를 다중화하는 경우를 설명한다. 도 12 내지 도 15에서, 도 12에 나타낸 것과 같은 부품은 동일한 부호로 나타내고 있고,그의 설명을 생략한다. 도 12와의 상이점만 설명한다.
도 15에서의 도 12와의 상이점은 도 4의 송신부(2a)에 스위칭 소자인 NMOS 트랜지스터(M3) 및 저항(R21)을 추가하고, 도 4의 수신부(3a)에 있어서 저항(R13 내지 R15) 대신에 저항(R22 내지 R26)을 마련함과 동시에 전압 비교기(CMP13, CMP14) 및 논리 회로(11)를 추가한다.
도 15에 있어서, 신호 전송 장치(1b)는 입력된 3 개의 디지털 입력 신호(Ai, Bi 및 Ci) 중 가중값이 가장 큰, 예컨대 디지털 입력 신호(Ai)가 로우 레벨인 때에서의 디지털 입력 신호(Bi 및 Ci)의 각 진폭을 소정의 가중값을 부여하여 각각 전압으로 변환하고, 이 변환한 디지털 입력 신호(Ai)의 로우 레벨의 전압에 디지털 입력 신호(Bi 및 Ci)의 각 전압을 가산하여 송신 신호(SoB)를 생성하여 출력하는 신호 송신부(2b)와, 신호선(5)을 거쳐서 이 송신부(2b)로부터의 송신 신호(SoB)를 수신하고, 이 수신 신호를 각 소정의 기준 전압(Vt6 내지 Vt9)과 비교하며, 이 비교 결과에 따라서 디지털 입력 신호(Ai, Bi 및 Ci)를 생성하여 출력하는 수신부(3b)를 포함하고 있다.
송신부(2b)는 스위치 회로를 각각 구성하는 NMOS 트랜지스터(M1 내지 M3)와, 부하 저항을 각각 구성하는 저항(R11, R12, R21)을 포함하고 있다. 디지털 입력 신 호(Ci)는 NMOS 트랜지스터(M3)의 게이트에 입력되고, 저항(R12)과 NMOS 트랜지스터(M2)의 직렬 회로에 병렬로 저항(R21)과 NMOS 트랜지스터(M3)의 직렬 회로가 접속되어 있다. NMOS 트랜지스터(M1) 및 저항(R11, R12, R21)의 접속부는 송신부(2b)의 송신 단자(OUTb)에 접속되어 있다. 송신 단자(OUTb)는 신호선(5)에 의해서 수신부(3b)의 수신 단자(INb)에 접속되어 있다.
다음에, 수신부(3b)는 전압 비교기(CMP11 내지 CMP14), 저항(R22 내지 R26) 및 논리 회로(11)를 포함하고 있다. 또한, 저항(R22 내지 R26)은 기준 전압 발생 회로를 구성하고, 전압 비교기(CMP11 내지 CMP14)는 전압 비교 회로를 구성한다. 수신 단자(INb)에 입력된 신호는 전압 비교기(CMP11 내지 CMP14)의 각 반전 입력단에 각각 입력된다. 전원 전압(Vdd)과 접속 저압 사이에는 저항(R22 내지 R26)이 직렬로 접속되어 있고, 저항(R22)과 저항(R23)의 접속부는 전압 비교기(CMP11)의 비반전 입력단에 접속되고, 저항(R23)과 저항(R24)의 접속부는 전압 비교기(CMP12)의 비반전 입력단에 접속되어 있다.
또한, 저항(R24)과 저항(R25)의 접속부는 전압 비교기(CMP13)의 비반전 입력단에 접속되고, 저항(R25)과 저항(R26)의 접속부는 전압 비교기(CMP14)의 비반전 입력단에 접속되어 있다. 전압 비교기(CMP11 내지 CMP14)의 각 출력단은 논리 회로(11)에 접속되고, 논리 회로(11)는 4 개의 전압 비교기(CMP11 내지 CMP14)의 각 출력 신호로부터 디지털 입력 신호(Ai, Bi 및 Ci)를 각각 생성하며, 수신부(3b)의 대응하는 각 출력단에서 출력 신호(Ao, Bo, Co)로서 각각 출력된다.
이와 같은 회로 구성에 있어서, 전원 전압(Vdd)을 4V, 저항(R11)을 10㏀, 저 항(R12)을 15㏀, 저항(R21)을 30㏀으로 설정한 경우, 디지털 입력 신호(Ai, Bi 및 Ci)의 각 신호 레벨의 조합에 대한 출력 전압(Vob)은 도 16과 같이 된다. 도 16에서 이해되는 바와 같이, 저항(R12)과 저항(R21)의 저항비를 1:2로 하고, 저항(R12)과 저항(R21)을 병렬로 접속하여 이 합성 저항값을 저항(R11)의 저항값과 거의 같게 하면, 송신 단자(OUTb)로부터 출력되는 출력 전압(VoB)의 전압 변화를 비교적 크게 할 수 있다.
한편, 각 기준 전압(Vt6 내지 Vt9)은 도 16에 나타내는 출력 전압(VoB)의 중간 전압으로 설정하면 좋고, 예컨대, 도 16에 나타낸 것과 같은 경우, 기준 전압(Vt6)이 1V, 기준 전압(Vt7)이 2.2V, 기준 전압(Vt8)이 2.7V, 기준 전압(Vt9)이 3.5V로 되도록 저항(R22 내지 R26)의 각 저항값을 설정한다. 논리 회로(11)는 4 개의 전압 비교기(CMP11 내지 CMP14)의 각 출력 신호로부터 디지털 입력 신호(Ai, Bi 및 Ci)를 각각 생성하여 출력 신호(Ao, Bo, Co)로서 각각 출력한다.
전술한 바와 같이, 제2 실시예에 따른 신호 전송 장치(1a)는 송신부(2a)에서 소정의 1 개의 입력 신호가 로우 레벨 또는 하이 레벨인 때에만, 각 디지털 입력 신호의 진폭에 소정의 가중값을 부여하여 각각 전압으로 변환하고, 이 변환한 전압을 모두 가산하여 각각 다른 소정의 전압을 생성하여 수신부(3b)에 전송한다. 수신부(3b)는 송신부로부터의 신호에 대하여 각 소정의 기준 전압과 비교하고, 이 비교 결과에 기초하여 각 디지털 입력 신호와 같은 출력 신호를 각각 생성하여 출력한다. 따라서, 제1 실시예와 같은 효과를 얻을 수 있다. 또한, 어떤 특정 회로를 인에이블하는 인에이블 신호가 액티브로 된 때에만, 다른 제어 신호를 다중화시켜 전 송하는 경우는 회로 구성을 간소화할 수 있다.
본 발명에 의하면, 신호 전송 장치(1, 1a 및 1b)에서, 복수의 디지털 입력 신호 각각의 진폭은 각각 소정의 가중값을 부여하여 전압으로 변환되고, 이 변환한 디지털 입력 신호의 전압들을 가산하여 송신하기 때문에, 1 개의 신호선에 의해서 복수의 디지털 입력 신호의 정보를 전송할 수 있다. 따라서, 배선을 위한 공간 또는 비용을 줄일 수 있다. 또한, 수신부(3, 3a 및 3b)에서의 모든 디지털 입력 신호를 동시에 수신할 수 있고, 종래와 같은 직렬 병렬 변환에 의한 시간적 손실을 없앨 수 있으며, 고속의 신호 처리를 수행할 수 있다.
또한, 복수의 디지털 입력 신호 중 가중값이 가장 큰 디지털 입력 신호가 로우 레벨 또는 하이 레벨 중 어느 쪽의 신호 레벨인 때에만 다른 디지털 입력 신호를 보내는 경우는 송수신 회로를 간단한 구성으로 최소화할 수 있고, 송수신 회로의 비용을 절감할 수 있다.
[제3 실시예]
도 17에 있어서, 전원 공급 시스템 장치(1001)는 부하(A1 내지 Am)(m은 m>0인 정수)에 전원을 공급하는 제1 전원 공급 장치(1002)와, 부하(B1 내지 Bn(n은 n>0인 정수)에 전원을 공급하는 제2 전원 공급 장치(1003)를 포함하고 있다. 제1 전원 공급 장치(1002)와 제2 전원 공급 장치(1003)는 통신 회선(1004)으로 접속되어 있다.
제1 전원 공급 장치(1002)는 부하(A1 내지 Am)에 전원을 공급하는 제1 전원 공급부(1011)와, 제1 전원 공급부(1011)의 동작을 제어하는 제어부(1012)와, 제2 전원 공급 장치(1003)와 통신하는 제1 통신부(1013)를 포함하고 있다. 또한, 제2 전원 공급 장치(1003)는 부하(B1 내지 Bn)에 전원을 공급하는 제2 전원 공급부(1021)와, 제1 전원 공급 장치(1002)와 통신하는 제2 통신부(1022)를 포함하고 있다. 제1 통신부(1013) 및 제2 통신부(1022)는 통신 회선(1004)을 이용하여 통신하고 서로 신호를 송수신한다. 제어부(1012)는 제1 전원 공급부(1011)의 동작을 제어함과 동시에 제1 통신부(1013) 및 제2 통신부(1022)를 거쳐서 제2 전원 공급부(1021)의 동작을 제어한다.
예컨대, 제어부(1012)는 제1 전원 공급부(1011) 및 제2 전원 공급부(1021)에 대하여 전원 공급의 개시 또는 정지, 공급하는 전원의 전압 설정, 공급하는 전원의 정류 설정, 사용 상황에 따라서 통상 동작 모드로부터 저소비 전력 동작 모드에의 전환 등 다양한 조건 설정 또는 동작 제어를 수행한다. 또한, 제어부(1012)는 제1 전원 공급부(1011) 및 제2 전원 공급부(1021)로부터 보내져 오는 부하(A1 내지 Am, B1 내지 Bn)마다의 정보, 예컨대 현재의 소비 전류 값 또는 출력 전압 값 등의 정보를 받고, 이 정보에 따라서 제1 전원 공급부(1011) 및 제2 전원 공급부(1021)에 새로운 지령을 보낸다. 이와 같이, 제어부(1012)와, 제1 전원 공급부(1011) 및 제2 전원 공급부(1021)은 서로 정보를 주고 받고 있다.
제어부(1012)와 제1 전원 공급부(1011)의 신호 통신은 직접 행해지고 있지만, 제어부(1012)와 제2 전원 공급부(1021)의 신호 통신은 제1 통신부(1013) 및 제2 통신부(1022)를 거쳐서 행해진다. 제1 통신부(1013)와 제2 통신부(1022) 사이의 통신 수단은 어떠한 종류의 것이어도 좋고, 공지 기술이 사용 가능하며, 유선이어 도 좋으며 무선이어도 좋다. 제1 전원 공급 장치(1002)는 청구범위의 제1 전원 공급 장치에 상당하고, 제2 전원 공급 장치(1003)는 청구범위의 제2 전원 공급 장치에 상당한다. 제1 전원 공급부(1011)는 청구범위의 제1 전원 공급부에 상당하고, 제1 통신부(1013)는 청구범위의 제1 통신부에 상당한다. 제2 전원 공급부(1021)는 청구범위의 제2 전원 공급부에 상당하고, 제2 통신부(1022)는 청구범위의 제2 통신부에 상당한다.
이러한 구성으로 함으로써 전원을 공급하는 부하의 수가 적은 등과 같은 소규모의 전원 공급 시스템 장치를 형성하는 경우는 제1 전원 공급 장치(1002)만으로 구성함으로써 장치를 최소화할 수 있다. 또한, 전원을 공급하는 부하의 수 등의 제품 규모에 대응하기 위해서 제2 전원 공급 장치(1003)를 추가함으로써 복잡한 전원을 공급하는 등에도 대응할 수 있다.
또한, 제2 전원 공급부(1021)를 제어하는 데에는 제1 통신부(1013)의 제2 통신부(1022) 사이에 신호선만을 접속하면 되고, 전원 공급 시스템 장치(1001)를 사용하는 제품 내에서의 배선을 용이하게 할 수 있다. 또한, 제1 통신부(1013)와 제2 통신부(1022) 사이의 통신에 직렬 통신을 사용함으로써 신호선의 수를 줄일 수 있고, 전원 공급 시스템 장치(1001)를 사용하는 제품을 최소화하고 비용을 절감할 수 있다. 또한, 제1 통신부(1013)와 제2 통신부(1022) 사이의 통신을 무선 전송으로 실현할 수 있다. 따라서, 신호선이 불필요해져 전원 공급 시스템을 더욱 최소화 수 있다.
다음에, 도 17에서는 제1 전원 공급 장치(1002)에 접속되는 전원 공급 장치 가 제2 전원 공급 장치(1003)만인 경우를 예로 하여 나타내었다. 이와 달리, 제1 전원 공급 장치(1002)에 복수의 전원 공급 장치를 접속하도록 하여도 좋다. 이러한 경우, 도 17에 나타낸 구성은 도 18에 나타낸 것과 같이 변형될 수 있다. 도 18에서는 제1 전원 공급 장치(1002)에 2 개의 전원 공급 장치를 접속한 경우를 예시하고 있다. 도 18에서, 도 17에 나타낸 부분과 동일한 부분은 동일한 부호로 나타내고 있고, 여기서는 이것의 설명을 생략한다. 도 17과의 상이점만 설명한다.
도 18에서의 도 17과의 상이점은 제3 전원 공급 장치(1005)를 추가한 것에 있다.
도 18에 있어서, 전원 공급 시스템 장치(1101)는 제1 전원 공급 장치(1002)와, 제2 전원 공급 장치(1003)와, 부하(C1 내지 Cp)(p는 p>0인 정수)에 전원을 공급하는 제3 전원 공급 장치(1005)를 포함하고 있다. 제1 전원 공급 장치(1002)와 제2 전원 공급 장치(1003) 및 제3 전원 공급 장치(1005)는 통신 회선(1004)을 통해서 각각 접속되어 있다. 제3 전원 공급 장치(1005)는 부하(C1 내지 Cp)에 전원을 공급하는 제3 전원 공급부(1031)와, 제1 전원 공급 장치(1002)와 통신하는 제3 통신부(1032)를 포함하고 있다. 제1 내지 제3의 각 제1 통신부(1013, 1022, 1032)는 통신 회선(4)을 이용하여 서로 통신한다. 제어부(1012)는 제1 전원 공급부(1011) 및 제2 전원 공급부(1021)의 동작을 각각 제어함과 동시에 제1 통신부(1013) 및 제3 통신부(1032)를 거쳐서 제3 전원 공급부(1031)의 동작을 제어한다.
예컨대, 제어부(1012)는 제1, 제2 및 제3의 각 제1 전원 공급부(1011, 1021, 1031)에 대하여 전원 공급의 개시 또는 정지, 공급하는 전원의 전압 설정, 공급하 는 전원의 전류 설정, 사용 상황에 따라서 통상 동작 모드로부터 서소비 전력 동작 모드에의 전환 등, 다양한 조건 설정 또는 동작 제어를 수행한다. 또한, 제어부(1012)는 제1 전원 공급부(1011), 제2 전원 공급부(1021) 및 제3 전원 공급부(1031)로부터 보내져 오는 부하(A1 내지 Am, B1 내지 Bn, C1 내지 Cp)마다의 정보, 예컨대 현재의 소비 전류 값 또는 출력 전압 값의 정보를 받고, 이 정보에 따라서 제1 내지 제3의 각 제1 전원 공급부(1011, 1021, 1031)에 새로운 지령을 보낸다. 이와 같이, 제어부(1012)와, 제1 내지 제3의 각 제1 전원 공급부(1011, 1021, 1031)는 서로 정보를 통신하고 있다.
제어부(1012)와 제3 전원 공급부(1031) 간의 신호는 제1 통신부(1013) 및 제3 통신부(1032)를 거쳐서 송수신된다. 제1, 제2 및 제3 통신부(1013, 1022, 1032)는 통신 회선(1004)을 통해서 접속되어 있다. 제1, 제2 및 제3 통신부(1013, 1022, 1032) 사이의 통신 수단은 어떠한 종류의 것도 좋다. 공지의 기술이 사용 가능하고, 유선이어도 좋으며 무선이어도 좋다. 제3 전원 공급 장치(1005)는 청구범위의 제2 전원 공급 장치에 대응하고, 제3 전원 공급부(1031)는 청구범위의 제2 전원 공급부에 대응하며, 제3 통신부(1032)는 제2 통신부에 대응한다.
이러한 구성으로 함으로써 전원을 공급하는 부하의 수 등의 제품 규모에 대응하기 위해서 제1 전원 공급 장치(1002)를 작동하게 하는 외에, 제1 내지 제3의 각 제1 전원 공급 장치를 조합하여 사용한다. 따라서, 제1 내지 제3의 각 제1 전원 공급 장치(1002, 1003 및 1005)를 조합함으로써 더욱 복잡한 전원을 실현할 수 있다.
또한, 제3 전원 공급부(1031)를 제어하기 위해서 제1 통신부(1013)와 제3 통신부(1032) 사이에 신호선만을 접속하면 된다. 따라서, 전원 공급 시스템 장치(1101)를 사용하는 제품 내에서의 배선을 용이하게 할 수 있다. 또한, 제1 통신부(1013)와 제2 통신부(1022) 및 제3 통신부(1032) 사이의 통신에 직렬 통신을 사용함으로써 신호선의 수를 줄일 수 있다. 따라서, 전원 공급 시스템을 사용하는 제품의 최소화하고 비용을 절감할 수 있다. 또한, 제1 통신부(1013)와 제2 통신부(1022)와 제3 통신부(1032)와의 각각의 사이의 통신을 무선으로 함으로써 신호선은 불필요해진다. 따라서, 전원 공급 시스템을 사용하는 제품을 더욱 최소화할 수 있다.
전술한 바와 같이, 제1 전원 공급 장치(1002)에 마련되어 있는 제어부(1012)로부터의 지령이 통신 회선(1004)을 거쳐서 각 전원 공급 장치(1003 및 1005)에 보내어진다. 따라서, 각 전원 공급 장치(1003 및 1005)의 다양한 조건을 설정할 수 있다. 한편, 각 전원 공급 장치(1003 및 1005)로부터의 정보가 제1 전원 공급 장치(1002)에 보내어진다. 다음에, 이 정보를 제어부(1012)가 받아 다음 지령이 작성된다. 이와 같은 구성에 의해서, 어떠한 규모의 제품에 대해서도 간단한 구성으로 전원 공급 시스템(1101)을 실현할 수 있다. 또한, 통신 수단을 전원 공급 시스템(1101)의 외부에까지 사용함으로써 전원 공급 시스템(1101)의 외부에 마련된 옵션 장치 또는 동일 장치의 병렬 운전 등의 전원 공급 장치를 제어하는 것이 가능하다.
전술한 바와 같이, 제3 실시예에 따른 전원 공급 시스템(1001 및 1101)에서 는 제1 전원 공급 장치(1002)는 다른 적어도 하나의 전원 공급 장치에 통신선(1004)에 의해서 접속되어, 적어도 하나의 전원 공급 장치 내에서의 전원 공급부의 동작이 제어된다. 따라서, 전원 공급 장치의 수가 증가하고 전원 공급 장치와 다수의 제어부 사이에 송수신되는 정보량이 증가하여도 제어부와 전원 공급 장치를 접속하는 신호선의 증가를 줄일 수 있다.
[제4 실시예]
제3 실시예에서는 제어부(1012)는 각 전원 공급부를 제어한다. 전원 공급 시스템을 사용하는 제품에 따라서는 이 제품에 포함되는 다양한 기능을 제어하기 위한 제어 수단을 포함하고, 이 제어 수단으로 전원 공급부를 제어하는 것도 있다. 이러한 경우는 전원 공급부를 제어하는 특수 제어 회로를 구비하는 것은 비효율적이다. 따라서, 제어부(1012)를 제1 전원 공급 장치(1002)로부터 독립시켜 제어 장치로서 구성하여도 좋다. 이 구성 제4 실시예로서 설명한다.
도 19는 본 발명의 제4 실시예에 따른 전원 공급 시스템의 예를 나타낸 블록도이다. 도 19에서는 도 18에 나타낸 부분과 동일한 부분은 동일한 부호로 나타내고, 여기서는 그의 설명을 생략한다. 도 18과의 상이점만 설명한다.
도 19는 도 18에 나타낸 구성과는 달리, 제1 전원 공급 장치(1002)의 제어부(1012)를 독립시켜 제어 장치(1041)로서 구성하고, 제1 전원 공급 장치(1002)와 제어 장치(1041)를 접속하기 위한 인터페이스부를 제1 전원 공급 장치(1002) 및 제어 장치(1041)에 각각 마련한다. 따라서, 도 18에 나타낸 제1 전원 공급 장치(1002)를 도 18에 나타낸 제1 전원 공급 장치(1002a)로서 구성함과 동시에, 도 18에 나타낸 전원 공급 시스템(1001)을 전원 공급 시스템(1001a)으로서 구성한다.
도 19에 있어서, 전원 공급 시스템 장치(1001a)는 제1 전원 공급 장치(1002a)와, 제2 전원 공급 장치(1003)와, 제3 전원 공급 장치(1004)와, 제1 내지 제3의 각 제1 전원 공급부(1011, 1021, 1031) 및 소정의 기능을 갖는 기능을 포함하는 제어 장치를 포함하고 있다. 제1 전원 공급 장치(1002a)는 제1 전원 공급부(1011)와 제어 장치(1041)와의 인터페이스를 수행하는 제1 인터페이스부(1015)와 제1 통신부(1013)를 포함하고 있다. 또한, 제어 장치(1041)는 제1 내지 제3의 각 제1 전원 공급부(1011, 1021, 1031) 및 기능 장치(1045)의 동작을 제어하는 제어부(1042)와, 제1 전원 공급 장치(1002a)와의 인터페이스를 수행하는 제2 인터페이스부(1043)를 포함하고 있다.
제1 및 제2 인터페이스부(1015, 1043)는 서로 접속되어 있고, 제1 인터페이스부(1015)와 제1 통신부(1013)는 서로 접속되어 있다. 제어부(1042)와 기능 장치(1045)와의 신호 통신은 직접 수행되고 있다. 제어부(1042)는 제2 인터페이스부(1043) 및 제1 인터페이스부(1015)를 거쳐서 제1 전원 공급부(1011)와 신호를 송수신한다. 또한, 제어부(1042)는 제2 인터페이스부(1043), 제1 인터페이스부(1015), 제1 통신부(1013), 통신 회선(1004) 및 제2 통신부(1022)를 거쳐서 제2 전원 공급부(1021)와 신호를 송수신한다. 또한, 제어부(1042)는 제2 인터페이스부(1043), 제1 인터페이스부(1015), 제1 통신부(1013), 통신 회선(1004) 및 제3 통신부(1032)를 거쳐서 제3 전원 공급부(1031)와 신호를 송수신한다.
제어부(1042)는 제1 내지 제3의 각 제1 전원 공급부(1011, 1021, 1031)에 대 하여 전원 공급의 개시 또는 정지, 공급하는 전원의 전압 설정, 공급하는 전원의 전류 설정, 사용 상황에 따라서 통상 동작 모드로부터 저소비 전력 동작 모드에의 전환 등, 다양한 조건 설정 또는 동작 제어를 수행한다. 또한, 제어부(1042)는 제1 전원 공급부(1011), 제2 전원 공급부(1021) 및 제3 전원 공급부(1031)로부터 보내져 오는 부하(A1 내지 Am, B1 내지 Bn, C1 내지 Cp)마다의 정보, 예컨대 현재의 소비 전류 값 또는 출력 전압 값 등의 정보를 받고, 이 정보에 따라서 제1 내지 제3의 각 제1 전원 공급부(1011, 1021, 1031)에 새로운 지령을 보낸다. 전술한 바와 같이, 제어부(1042)와 제1 전원 공급부(1011), 제2 전원 공급부(1021), 및 제3 제1 전원 공급부(1031) 간에는 서로 정보를 송수신하고 있다.
전술한 바와 같이, 제2 실시예의 전원 공급 시스템(1001a)은 독립하여 마련된 제어 장치(1041)에 의해서 전원 공급 장치(1011, 1021, 1031)의 각각 및 전원 공급부(1002a, 1003, 1005)에 대하여 동작을 제어함과 동시에, 기능 장치(1045)에 대하여 신호를 통신하여 동작을 제어한다. 따라서, 각 전원 공급 장치의 각각의 전원 공급부를 제어하는 제어 수단을, 제품 전체를 제어하는 제어 수단 또는 전원과는 다른 기능을 제어하는 제어 수단으로 겸용함으로써 전원 공급 시스템(1001a)의 구성을 더욱 최소화 하고 비용을 절감할 수 있다.
제4 실시예에서는 전원 공급 시스템(1001a)에 제1 인터페이스부(1015) 및 제2 인터페이스부(1043)를 마련하고 있다. 이와 달리, 제어부(1042)와 제1 전원 공급부(1011) 및 제1 통신부(1013)와의 입출력 전압 레벨 또는 전류 구동 능력 등의 조건이 있으면, 제1 인터페이스부(전원 공급 시스템(1001a)15) 및 제2 인터페이스 부(1043)는 필요하지 않다. 따라서, 제어부(1042)는 제1 전원 공급부(1011) 및 제1 통신부(1013)와 직접 접속되도록 하여도 좋다.
상기의 설명으로부터 알 수 있는 바와 같이, 본 발명의 제 3 및 제4 실시예에 따른 전원 공급 시스템에 의하면, 제어부로부터 직접 제어하는 제1 전원 공급부는, 제어부로부터 제1 통신부 및 제2 통신부를 거쳐서 제어하는 적어도 하나의 제2 전원 공급부와 결합한다. 따라서, 소규모의 전원 공급 시스템에서 대규모의 전원 공급 시스템까지 바람직한 전원 공급 시스템을 실현할 수 있다. 또한, 제1 통신부 및 제2 통신부는 통신을 하여 서로 신호를 송수신하기 때문에, 대규모의 전원 공급 시스템에 있어서도 신호선의 회선 수가 증가하지 않는다. 따라서, 전원 공급 시스템을 최소화하고 비용을 절감할 수 있다.
또한, 상기 제1 전원 공급 시스템에서의 제1 전원 공급부의 동작을 제어함과 동시에, 제2 전원 공급 장치에서의 제2 전원 공급부의 동작을 제어하는 제어 장치를 마련하고 있다. 따라서, 제품에 사용되고 있는 제어 수단을 일부 이용할 수 있다. 따라서, 전원 공급 시스템을 더욱 최소화할 수 있고 비용을 절감할 수 있다.
[제5 실시예]
도 20은 본 발명의 제5 실시예에 따른 직렬 통신 장치의 예를 나타낸 개략적인 블록도이다.
도 20에 있어서, 직렬 통신 장치(2001)는 호스트 장치(HC)와 슬레이브 장치(SC) 사이에 반이중 통신에 의한 직렬 통신을 하는 것이고, 호스트측 송수신 회로(2002)와 슬레이브측 송수신 회로(2003)를 포함하고 있다. 호스트측 송수신 회 로(2002)는 호스트 장치(HC)에 접속되고, 슬레이브측 송수신 회로(2003)는 슬레이브 장치(SC)에 접속되어 있다. 호스트측 송수신 회로(2002)와 슬레이브측 송수신 회로(2003)는 청구범위의 제1 송수신 회로에 대응하고, 슬레이브측 송수신 회로(2003)는 청구범위의 제2 송수신 회로에 대응한다.
호스트측 송수신 회로(2002)는 제1 송신 회로부(2011)와 제1 수신 회로부(2012)를 포함하고 있다. 슬레이브측 송수신 회로(2003)는 제2 송신 회로부(2013)와 제2 수신 회로부(2014)를 포함하고 있다. 제1 송신 회로부(2011) 및 제1 수신 회로부(2012)와, 제2 송신 회로부(2013) 및 제2 수신 회로부(2014)는 전송로(2004)를 통해서 접속되어 있다. 호스트측 송수신 회로(2002)로부터 슬레이브측 송수신 회로(2003)에 데이터를 송신하는 경우는 제1 송신 회로부(2011)로부터 전송로(2004)를 거쳐서 슬레이브측 송수신 회로(2003)에 직렬 데이터를 송신하고, 제2 수신 회로부(2014)는 전송로(2004)를 거쳐서 입력된 신호로부터 데이터를 추출한다.
또한, 슬레이브측 송수신 회로(2003)로부터 호스트측 송수신 회로(2002)에 데이터를 송신하는 경우는 제1 송신 회로부(2011)로부터 전송로(2004)를 거쳐서 슬레이브측 송수신 회로(2003)에 무선 데이터의 신호를 송신한다. 제2 송신 회로부(2013)와 제2 수신 회로부(2014)는 접속되어 있다. 제2 송신 회로부(2013)는 전송로(2004)를 거쳐서 입력된 무선 데이터 신호에 펄스를 중첩시켜 데이터를 기록하며, 이 데이터를 기록한 직렬 신호를, 전송로(2004)를 거쳐서 호스트측 송수신 회로(2002)에 송신한다. 제1 수신 회로부(2012)는 전송로(2004)를 거쳐서 입력된 신 호로부터 데이터를 추출한다.
도 21은 본 발명의 제5 실시예에 따른, 도 20에 나타낸 제1 송신 회로부(2011)의 회로예를 나타낸 도면이다. 도 22는 도 21에 나타낸 각 부의 파형례를 나타낸 타이밍도이다. 도 21 및 도 22를 참조하면서 제1 송신 회로부(2011)를 설명한다.
도 21에 나타낸 제1 송신 회로부(2011)는 호스트 장치(HC)로부터 출력 데이터 신호(SDo51)와 클록 신호(CLK)가 입력되고 있다. 제1 송신 회로부(2011)는 출력 데이터 신호(SDo51)에 따른 직렬 출력 신호(So51)를 생성하여 전송로(2004)에 출력한다. 클록 신호(CLK)는 출력 데이터 신호(SDo51)의 출력 타이밍의 2 배 주파수이고, 출력 데이터 신호(SDo51)에 동기하고 있다.
제1 송신 회로부(2011)는 클록 신호(CLK)를 소정 시간 T52만큼 지연시키는 T52 지연 회로(2021)와, 이 T52 지연 회로(2021)의 출력 신호 S51을 소정 시간 T51만큼 더 지연시키는 T51 지연 회로(2022)와, T52 지연 회로(2021)의 출력 신호(S51)와 T51 지연 회로(2022)의 출력 신호(S52)로부터 중첩 펄스 신호(S53)를 생성하는 중첩 펄스 생성 회로(2023)와, 클록 신호(CLK)를 2분주하여 소정의 펄스 폭(T53)의 펄스 신호(S55)를 생성하는 T53 신호 생성 회로(2024)와, 중첩 펄스 신호(S53)를 출력 데이터 신호(SDo51)에 따라서 중첩시킨 중첩 펄스 신호(S54)와 펄스 신호(S55)로부터 직렬 출력 신호(So51)를 생성하는 출력 신호 생성 회로(2025)를 포함하고 있다. T51 지연 회로(2022)는 청구범위의 제1 T52 지연 회로에 대응하고, 중첩 펄스 생성 회로(2023)는 청구범위의 제1 중첩 펄스 생성 회로에 대응하 며, 출력 신호 생성 회로(2025)는 청구범위의 제1 출력 신호 생성 회로에 대응한다.
T52 지연 회로(2021)는 저항(R51)과, 커패시터(C51)와, 버퍼 게이트(BUF51)를 포함하고 있다. 저항(R51)의 일단과 접지 사이에는 커패시터(C51)가 접속되고 있고, 저항(R51)의 타단에는 클록 신호(CLK)가 입력되고 있다. 또한, 저항(R51)과 커패시터(C51)의 접속부는 버퍼 게이트(BUF51)의 입력단에 접속되어 있다. T52 지연 회로(2021)의 출력 신호(S51)는 도 22에 나타내는 바와 같이 클록 신호(CLK)를 시간 T52만큼 지연시킨 신호로 된다. 지연 시간 T52는 저항(R51)과 커패시터(C51)와 버퍼 게이트(BUF51)의 임계값 전압(Vt51)에 의해서 결정된다.
또한, T51 지연 회로(2022)는 저항(R52), 커패시터(C52) 및 인버터(INV51)를 포함하고 있다. T52 지연 회로(2021)의 출력단, 즉 버퍼 게이트(BUF51)의 출력단과 접지 사이에는 저항(R52)과 커패시터(C52)가 직렬로 접속되어 있다. 또한, 저항(R52)과 커패시터(C52)의 접속부는 인버터(INV51)의 입력단에 접속되어 있다. T51 지연 회로(2022)의 출력 신호(S52)는 도 22에 나타내는 바와 같이 T52 지연 회로(2021)의 출력 신호(S51)를 반전하여 시간 T51만큼 지연시킨 신호로 된다. T51 지연 회로(2022)의 지연 시간 T1은 저항(R52), 커패시터(C52) 및 인버터(INV51)의 임계값 전압(Vt2)에 의해서 결정된다.
중첩 펄스 생성 회로(2023)는 AND 회로(AN51)를 포함하고 있다. AND 회로(AN51)의 각 입력단에는 T52 지연 회로(2021)의 출력 신호(S51)와 T51 지연 회로(2022)의 출력 신호(S52)가 각각 입력되고 있다. AND 회로(AN51)의 출력단으로부 터는 도 22의 S53으로 나타내는 바와 같이, 중첩 펄스가 클록 신호(CLK)의 1 주기마다 1개씩 만들어진다.
T53 신호 생성 회로(2024)는 D 플립플롭(DFF51)으로 구성된 1/2 분주 회로로 이루어진다. D 플립플롭(DFF51)의 클록 입력단(CK)에는 클록 신호(CLK)가 입력되고 있고, 클록 신호(CLK)가 로우 레벨에서 하이 레벨로 상승하는 시점에 출력단(Q)이 반전하여, 도 22의 S55로 나타내는 바와 같이, T53 신호 생성 회로(2024)는 시간 T53마다 반전하는 펄스 폭(T53)의 신호를 생성하여 출력한다.
출력 신호 생성 회로(2025)는 AND 회로(AN52)와 ExOR(익스클루시브 오어) 회로(EXC51)를 포함하고 있다. AND 회로(AN52)의 2 개의 입력단에는 출력 데이터 신호(SDo51)와 중첩 펄스 생성 회로(2023)의 출력 신호(S53)가 각각 입력되고, AND 회로(AN52)의 출력단은 ExOR 회로(EXC51)의 한쪽 입력단에 접속되어 있다. ExOR 회로(EXC51)의 다른 쪽 입력단에는 T53 신호 생성 회로(2024)의 출력 신호(S55)가 입력되고 있다. 출력 신호 생성 회로(2025)는 출력 신호(S55)의 신호 레벨이 변화할 때마다 출력 데이터 신호(SDo51)에 따라서 출력 신호(S53)의 중첩 펄스의 유무를 결정하고, 도 22에 나타내는 바와 같은 직렬 출력 신호(So51)를 생성한다.
다음에, 도 23은 도 20에서의 제1 수신 회로부(2012)의 회로예를 나타낸 도면이다. 도 24는 도 23의 각 부의 파형례를 나타낸 타이밍도이다. 도 23 및 도 24를 참조하면서 제1 수신 회로부(2012)를 설명한다.
도 24에서의 제1 수신 회로부(2012)는 전송로(2004)로부터 입력된 직렬 입력 신호(Si51)로부터 데이터를 추출하여 입력 데이터 신호(SDi51)로서 호스트 장 치(HC)에 출력한다.
제1 수신 회로부(2012)는 직렬 입력 신호(Si51)로부터 중첩 신호를 제거하는 T51 제거 회로(2031)와, 직렬 입력 신호(Si51)를 시간 (T51+T52) 이상 지연시킴과 동시에 중첩 펄스를 제거하는 입력 신호 지연 회로(2032)와, 직렬 입력 신호(Si51)로부터 중첩 펄스를 추출하는 중첩 펄스 추출 회로(2033)와, 이 중첩 펄스 추출 회로(2033)의 출력 신호(S17)로부터 데이터 신호를 추출하여 입력 데이터 신호(SDi51)로서 호스트 장치(HC)에 출력하는 데이터 추출 회로(2034)를 포함하고 있다. 또한, T51 제거 회로(2031)는 청구범위의 제1 T1 제거 회로에 대응하고, 입력 신호 지연 회로(2032)는 청구범위의 입력 신호 지연 회로에 대응하며, 중첩 펄스 추출 회로(2033)는 청구범위의 제1 중첩 펄스 추출 회로에 대응하고, 데이터 추출 회로(2034)는 청구범위의 제1 데이터 추출 회로에 대응한다.
T51 제거 회로(2031)는 저항(R11), 커패시터(C11) 및 버퍼 게이트(BUF11)를 포함하고 있다. 저항(R11)의 일단과 접지 사이에는 커패시터(C11)가 접속되어 있고, 저항(R11)의 타단에는 직렬 입력 신호(Si51)가 입력되고 있다. 또한, 저항(R11)과 커패시터(C11)의 접속부는 버퍼 게이트(BUF11)의 입력단에 접속되어 있다. 저항(R11)과 커패시터(C11)의 접속부의 신호는 신호 S11이다.
도 24로부터 알 수 있는 바와 같이, T51 제거 회로(2031)에 의해서 직렬 입력 신호(Si51)의 중첩 펄스가 제거되어 펄스 폭 T53의 원래의 펄스 신호만이 추출되고, 출력 신호(S12)로서 출력된다. 중첩 펄스의 펄스 폭 T51이 짧을수록 T51 제 거 회로(2031)의 시정수가 작아진다. 따라서, 중첩 펄스를 용이하게 제거할 수 있다. 또한, T51 제거 회로(2031)의 출력 신호(S12)와 직렬 입력 신호(Si51)의 위상 차가 작게 되므로, 중첩 펄스의 펄스 폭 T51은 작을수록 바람직하다.
입력 신호 지연 회로(2032)는 저항(R12), 커패시터(C12) 및 버퍼 게이트(BUF12)를 포함하고 있다. 저항(R12)의 일단과 접지 사이에는 커패시터(C12)가 접속되어 있고, 저항(R12)의 타단에는 직렬 입력 신호(Si51)가 입력되고 있다. 또한, 저항(R12)과 커패시터(C12)의 접속부는 버퍼 게이트(BUF12)의 입력단에 접속되어 있다. 저항(R12)과 커패시터(C12)의 접속부의 신호는 신호 S13이다.
도 24로부터 알 수 있는 바와 같이, 입력 신호 지연 회로(2032)의 시정수는 T51 제거 회로(2031)의 시정수보다 커지도록 설정되고 있기 때문에, 입력 신호 지연 회로(2032)의 출력 신호(S14)는 직렬 입력 신호(Si51)로부터 중첩 펄스가 제거됨과 동시에 직렬 입력 신호(Si51)가 시간 (T51+T52) 이상 지연된 신호로 되어 있다. 또한, 도 24에 있어서, 전압(Vt11)은 버퍼 게이트(BUF11)의 임계값 전압을 나타내고, 전압(Vt12)은 버퍼 게이트(BUF12)의 임계값 전압이다.
중첩 펄스 추출 회로(2033)는 ExNOR(익스클루시브 노어) 회로(EXN11), ExOR 회로(EXC11) 및 AND 회로(AN11)를 포함하고 있다. ExNOR 회로(EXN11)의 2 개의 입력단에는 직렬 입력 신호(Si51)와 입력 신호 지연 회로(2032)의 출력 신호(S14)가 대응하여 입력되고 있다. ExOR 회로(EXC11)의 2 개의 입력단에는 T51 제거 회로(2031)의 출력단과 입력 신호 지연 회로(2032)의 출력단이 대응하여 접속되어 있다.
AND 회로(AN11)의 2 개의 입력단에는 ExNOR 회로(EXN11)와 ExOR 회로(EXC11)의 출력단이 대응하여 접속되어 있다. ExOR 회로(EXC11)의 출력 신호는 출력 신호 S15이고, ExNOR 회로(EXN11)의 출력 신호는 출력 신호 S16이며, 중첩 펄스 추출 회로(2033)의 출력 신호인 AND 회로(AN11)의 출력 신호는 출력 신호 S17이다. 도 24로부터 알 수 있는 바와 같이, AND 회로(AN11)의 출력단으로부터는 추출된 중첩 펄스가 출력 신호(S17)로서 출력되고 있다.
데이터 추출 회로(2034)는 3 개의 D 플립플롭(DFF11 내지 DFF13), 인버터(INV11) 및 ExOR 회로(EXC12)를 포함하고 있다. D 플립플롭(DFF11)의 클록 신호 입력단(CK)에는 중첩 펄스 추출 회로(2033)의 출력 신호(S17)가 입력되고 있다. D 플립플롭(DFF11)의 데이터 입력단(D)에는 D 플립플롭(DFF11)의 반전 출력단(QB)이 접속되어 있다. 또한, D 플립플롭(DFF11)의 출력단(Q)에는 D 플립플롭(DFF12)의 데이터 입력단(D)이 접속되어 있다.
또한, D 플립플롭(DFF12)의 출력단(Q)은 D 플립플롭(DFF13)의 데이터 입력단(D)에 접속되어 있다. D 플립플롭(DFF12)과 D 플립플롭(DFF13)의 클록 신호 입력단(CK)에는 인버터(INV11)를 거쳐서 ExOR 회로(EXC11)의 출력단이 접속되어 있다. ExOR 회로(EXC12)의 2 개의 입력단에는 D 플립플롭(DFF12 및 DFF13)의 각 출력단(Q)이 대응하여 접속되어 있다.
인버터(INV11)의 출력 신호는 출력 신호 S18이고, D 플립플롭(DFF11 내지 DFF13)의 각 출력단(Q)으로부터의 출력 신호는 출력 신호 S19 내지 S21이다.
도 21에 있어서, ExOR 회로(EXC12)는 출력 신호(S20)와 출력 신호(S21)의 각 신호 레벨이 일치하는 경우는 로우 레벨의 신호를 출력하고, 일치하지 않는 경우는 하이 레벨의 신호를 출력하기 때문에, 입력 데이터 신호(SDi51)는 직렬 입력 신호(Si51)에 중첩 펄스가 중첩되어 있는 동안은 하이 레벨로 된다.
도 25는 도 24의 입력 신호 지연 회로(2032)의 다른 회로예를 나타낸 도면이다. 중첩 펄스는 T51 제거 회로(2031)에서 제거되고 있기 때문에, T51 제거 회로(2031)의 출력 신호(S12)를 지연하는 것에 의해서도, 도 24에 나타내는 신호(S14)를 생성할 수 있다. 도 25에서는 인버터의 입력 변화가 출력에 나타날 때까지의 신호 지연을 이용한 회로를 예로 하여 나타내고 있다., 4 개의 인버터(INV12 내지 INV15)를 직렬로 접속하고 있다. 인버터의 수를 늘림으로써 필요한 지연 시간을 얻을 수 있다. 도 25에서는 입력 신호 지연 회로(2032)에 있어서 입력 신호에 대한 출력 신호의 신호 레벨이 반전하지 않도록 직렬로 접속하는 인버터의 수는 짝수개로 하고 있다. 또한, 입력 신호 지연 회로(2032)는 도 25의 회로에 한하지 않고, CR을 이용한 단안정 멀티바이브레이터 또는 시프트 트랜지스터 등의 지연 회로를 사용하여도 좋다.
도 26은 도 20의 슬레이브측 송수신 회로(2003)의 회로예를 나타낸 회로이다. 도 27은 도 26의 각 부의 파형례를 나타낸 타이밍도이다. 도 26 및 도 27을 참조하면서 슬레이브측 송수신 회로(2003)를 설명한다.
도 26에 있어서, 제2 수신 회로부(2014)는 전송로(2004)로부터 입력된 직렬 입력 신호(Si52)로부터 데이터를 추출하여 입력 데이터 신호(SDi52)로서 슬레이브 장치(SC)에 출력한다.
제2 수신 회로부(2014)는 직렬 입력 신호(Si52)로부터 중첩 펄스를 제거하는 T51 제거 회로(2041)와, 이 T51 제거 회로(2041)의 출력 신호(S31)를 시간 (T51+T52) 이상 지연시켜 출력하는 입력 신호 지연 회로(2042)와, 직렬 입력 신호(Si52)와 T51 제거 회로(2041)의 출력 신호(S31)와 입력 신호 지연 회로(2042)의 출력 신호(S32)로부터 중첩 펄스를 추출하는 중첩 펄스 추출 회로(2043)와, 이 중첩 펄스 추출 회로(2043)의 출력 신호로부터 데이터 신호를 추출하여 입력 데이터 신호(SDi52)로서 슬레이브 장치(SC)에 출력하는 데이터 추출 회로(2044)를 포함하고 있다.
제2 수신 회로부(2014)는 도 23에서 나타낸 제1 수신 회로부(2012)와 유사한 회로 구성을 갖기 때문에, 그의 설명을 생략한다. T51 제거 회로(2041)는 청구범위의 제2 T1 제거 회로에 대응하고, 입력 신호 지연 회로(2042)는 청구범위의 입력 신호 지연 회로에 대응하며, 중첩 펄스 추출 회로(2043)는 청구범위의 제2 중첩 펄스 추출 회로에 대응하고, 데이터 추출 회로(2044)는 청구범위의 제2 데이터 추출 회로에 대응하고 있다.
다음에, 제2 송신 회로부(2013)는 입력 신호 지연 회로(2042)의 출력 신호(S32)를 시간 T51만큼 지연하는 T51 지연 회로(2051)와, 입력 신호 지연 회로(2042)의 출력 신호(S32)와 T51 지연 회로(2051)의 출력 신호(S33)로부터 중첩 펄스 신호(S34)를 생성하여 출력하는 중첩 펄스 생성 회로(2052)와, 직렬 출력 신호(So52)를 생성하여 전송로(2004)에 출력하는 출력 신호 생성 회로(2053)를 포함하고 있다. T51 지연 회로(2051)는 청구범위의 제2 T51 지연 회로에 대응하고, 중 첩 펄스 생성 회로(2052)는 청구범위의 제2 중첩 펄스 생성 회로에 대응하며, 출력 신호 생성 회로(2053)는 청구범위의 제2 출력 신호 생성 회로에 대응한다.
T51 지연 회로(2051)는 저항(R32), 커패시터(C22) 및 인버터(INV26)를 포함하고 있다. 저항(R32)의 일단과 접지 사이에는 커패시터(C22)가 접속되어 있고, 저항(R32)의 타단에는 입력 신호 지연 회로(2042)의 출력 신호(S32)가 입력되고 있다. 또한, 저항(R32)과 커패시터(C22)의 접속부는 인버터(INV26)의 입력단에 접속되어 있다. 도 27로부터 알 수 있는 바와 같이, T51 지연 회로(2051)는 입력 신호 지연 회로(2042)의 출력 신호(S32)를 지연 시간 T51만큼 지연시킴과 동시에 신호 레벨을 반전시켜 출력 신호(S32)를 출력 신호(S33)로서 출력한다.
중첩 펄스 생성 회로(2052)는 ExNOR 회로(EXN22)를 포함하고 있다. T51 지연 회로(2051)의 입력단과 출력단이 ExNOR 회로(EXN22)의 2 개의 입력단에 대응하여 접속되어 있다. ExNOR 회로(EXN22)의 출력단으로부터는 중첩 신호가 직렬 입력 신호(Si52)의 반주기마다 1개씩 생성되어 이루어지는 출력 신호(S34)가 출력된다.
출력 신호 생성 회로(2053)는 3 입력의 AND 회로(AN22), 3 입력의 NAND 회로(NA21), PNP 트랜지스터(Tr21) 및 NPN 트랜지스터(Tr22)를 포함하고 있다. AND 회로(AN22) 및 NAND 회로(NA21)에 있어서, 각 제1 입력단에는 중첩 펄스 생성 회로(2052)의 출력 신호(S34)가 입력되고, 각 제2 입력단에는 출력 데이터 신호(SDo2)가 입력되고 있다. 또한, AND 회로(AN22)의 제3 입력단에는 제2 수신 회로부(2014)에서의 T51 제거 회로(2041)의 출력 신호(S31)가 입력되고, NAND 회로(NA21)의 제3 입력단에는 T51 제거 회로(2041)의 출력 신호(S31)의 출력 레벨을 반전한 신호가 입력되고 있다.
AND 회로(AN22)의 출력단은 NPN 트랜지스터(Tr22)의 베이스에 접속되고, NAND 회로(NA21)의 출력단은 PNP 트랜지스터(Tr21)의 베이스에 접속되어 있다. 전원 전압(Vdd)과 접지 사이에는 PNP 트랜지스터(Tr21)와 NPN 트랜지스터(Tr22)가 직렬로 접속되어 있고, PNP 트랜지스터(Tr21)와 NPN 트랜지스터(Tr22)의 접속부로부터 전송로(2004)에 직렬 출력 신호(So52)가 출력된다. AND 회로(AN22)는 직렬 입력 신호(Si52)와 출력 데이터 신호(So52)가 모두 하이 레벨일 때 하이 레벨의 신호를 출력하고, NPN 트랜지스터(Tr22)가 온하여 직렬 출력 신호(So52)의 신호 레벨을 하강시킨다.
NAND 회로(NA21)는 직렬 입력 신호(Si52)가 로우 레벨임과 동시에 출력 데이터 신호(SDo2)가 하이 레벨인 때 로우 레벨의 신호를 출력하고, PNP 트랜지스터(Tr21)가 온하여 직렬 입력 신호(Si52)의 신호 레벨을 상승시킨다. 전술한 바와 같이, 제2 송신 회로부(2013)는 직렬 입력 신호(Si52)에 중첩 펄스를 중첩시켜 직렬 출력 신호(So52)를 생성하여 출력한다. 도 26에서의 제2 송신 회로부(2013)로부터 출력되는 직렬 출력 신호(So52)에서는 중첩 펄스가 중첩되는 위치는 기점으로부터 약 (T52+T51) 후로 된다. 시간 T51은 시간 T52에 비해 충분히 작기 때문에 T52≒T51+T52로 표현될 수 있다. 따라서, 직렬 출력 신호(So52)는 전술한 제1 수신 회로부(2012)에 의해서 충분히 수신할 수 있다.
시간 T51 내지 T53을 설명한다.
도 28a 내지 도 28c는 전송로로부터 출력되는 직렬 출력 신호의 예를 나타낸 도면이다.
도 28a에 나타내는 직렬 출력 신호는 펄스 폭 T53의 반복 신호에서의 로우 레벨로부터 하이 레벨로 변화하는 시점과, 하이 레벨로부터 로우 레벨로 변화하는 시점의 양쪽을 기점으로 하고 있다.
출력 데이터 신호가 '1'인 경우는 기점에서부터 시간 T52가 경과한 시점에서 신호 레벨을 반전시킨 펄스 폭 T51의 펄스를 발생시킨다. 출력 데이터 신호가 '0'인 경우는 펄스 폭 T51의 펄스를 발생시키지 않는다. 또한, 기간 T53은 각 기점에서부터 하이 레벨 또는 로우 레벨로의 기간을 나타낸다.
시간 T51 내지 T53 간의 관계는 하기의 조건 1을 만족한다.
T51<T52<T53 및 (T51+T52)<T53 ………… (조건 1)
시간 T51은 가능한 한 적은 쪽이 송수신 회로를 간단하게 구성할 수 있기 때문에, 바람직하게는 하기 조건 2를 만족하도록 하면 좋다.
T51≪T52<T53 ………… (조건 2)
또한, 시간 T53은 시간 T52에 비해 2 배 이상이면 송수신 회로가 간단하게 되기 때문에, 하기 조건 3을 만족하는 것이 바람직하다.
(T51+T52)<T53/2 ………… (조건 3)
도 28b에 나타낸 직렬 출력 신호는 반복 신호에서의 로우 레벨로부터 하이 레벨로 변화하는 시점을 기점으로 한 예이고, 이때의 펄스 폭 T5은 반복 신호의 하이 레벨 기간이다. 도면에 나타내지 않았지만, 역으로 기점을 하이 레벨로부터 로우 레벨로 한 경우의 펄스 폭 T53은 반복 신호의 로우 레벨 기간으로 된다.
도 28c에 나타낸 직렬 출력 신호는 반복 신호의 2 주기마다 로우 레벨로부터 하이 레벨로 변화하는 시점을 기점으로 한 예이다.
기점을 반복 신호마다로 할지는 도 28a 내지 도 28c에 나타낸 것 이외에도 다양한 안이 고려될 수 있다. 기점의 조건은 사용하는 전송 시스템에 의해서 상기 조건 1 내지 조건 3을 만족하도록 최적으로 설정하는 것이 바람직할 수 있다.
도 29는 제1 수신 회로부(2012)의 다른 회로예를 나타낸 도면이다. 도 30은 도 29에 나타낸 각 부의 파형도를 나타낸 타이밍도이다. 도 29에서는 도 23과 같은 부분은 동일한 부호로 나타내고, 여기서는 그의 설명을 생략한다. 도 23의 제1 수신 회로(2012)의 회로 구성과의 상이한 점만 설명한다.
도 23에 나타낸 회로 구성과는 달리, 도 29에서는 도 23의 데이터 추출 회로(2043)의 회로 구성이 변경되어 있다.
도 29에서의 데이터 추출 회로(2034)는 D 플립플롭(DFF11 내지 DFF13), 인버터(INV11) 및 PLL을 구성하고 있는 다운 카운터(DC31)를 포함하고 있다. D 플립플롭(DFF11)에 대한 접속은 도 23의 접속과 유사하고, D 플립플롭(DFF12, DFF13) 및 ExOR 회로(EXC12)에 대한 접속은 D 플립플롭(DFF12, DFF13)의 각 클록 신호 입력단(CK) 이외는 도 23과 유사하다.
D 플립플롭(DFF12 및 DFF13)의 각 클록 신호 입력단(CK)에는 PLL의 출력인 다운 카운터(DC31)의 출력단(Q2)으로부터, 클록 신호(CLK)를 4 분주한 내부 클록 신호(CLKi)가 공급되고 있다. 따라서, D 플립플롭(DFF12)의 출력 신호(S20)와 D 플립플롭(DFF13)의 출력 신호(S21)는 내부 클록 신호(CLKi)의 상승에 동기하여, D 플 립플롭(DFF11)의 출력 신호를 시프트한 신호로 된다.
다운 카운터(DC31)의 리셋 입력단(R)에는 중첩 펄스 추출 회로(2033)의 출력 신호(S17)가 입력되고, 클록 신호(CLK)는 시간 T53의 펄스 폭 사이에 4 클록 발생하도록 고정(로크)되어 있다. 따라서, PLL의 출력인 다운 카운터(DC31)의 출력단(Q)으로부터 출력되는 내부 클록 신호(CLKi)는 직렬 입력 신호(Si51)에서의 기본 주파수의 2 배인 주파수로 된다. 도 30으로부터 알 수 있는 바와 같이, ExOR 회로(EXC12)는 출력 신호(S20 및 S21)의 신호 레벨이 서로 대응하면 로우 레벨의 신호를 출력하고, 출력 신호(S20 및 S21)의 신호 레벨이 서로 대응하지 않으면 하이 레벨의 신호를 출력한다. 도 30에 나타낸 입력 데이터 신호(SDi51)로부터 알 수 있는 바와 같이, 직렬 입력 신호(Si51)에 중첩 펄스가 중첩된 기간에 하이 레벨로 된 입력 데이터 신호(SDi51)를 얻을 수 있다.
전술한 바와 같이, 제5 실시예에 따른 직렬 통신 장치에 의하면, 소정의 기점부터 시작하는 펄스 폭 T53의 펄스 신호에, 기점에서부터 시간 T53보다 짧은 시간 T52가 경과한 시점에서 시간 T52보다 펄스 폭이 좁은 중첩 펄스의 유무에 의해서 데이터 '1'과 '0'을 나타낸다. 따라서, 동기 신호가 불필요하고, 호스트측 및 슬레이브측의 각 송수신 회로를 간단한 회로로 각각 실현할 수 있다. 또한, 슬레이브측 회로 규모를 축소할 수 있어, 송수신의 전환 수단이 불필요하다. 직렬 통신 장치를 최소화하고 비용을 절감할 수 있다. 또한, 슬레이브측 송수신 회로에서는 클록 신호를 발생시킬 필요가 없다. 따라서, 회로 구성을 더욱 간단하게 할 수 있다.
[제6 실시예]
도 31은 본 발명의 제6 실시예에 따른 직렬 통신 장치의 슬레이브측 송수신 회로의 회로예를 나타낸 도면이다. 도 32는 도 31에 나타낸 각 부의 파형례를 나타낸 타이밍도이다. 도 32에서, 도 20의 슬레이브측 송수신 회로(2003) 및 제2 송신 회로부(2013) 이외의 부분은 도 26에 나타낸 부분과 동일하고 동일한 부호를 붙이며, 그의 설명을 생략한다. 도 26의 회로 구성과의 상이한 점만 설명한다.
도 26의 구성과 달리, 도 31에서, 도 26의 중첩 펄스 생성 회로(2052)의 회로 구성은 중첩 펄스 생성 회로(2052a)로 변경하였고, 출력 신호 생성 회로(2053)의 회로 구성은 슬레이브측 송수신 회로(203a)로 변경하였다. 따라서, 도 26의 제2 송신 회로부(2013)는 제2 송신 회로부(2013a)로서 나타내고, 슬레이브측 송수신 회로(2003)는 슬레이브측 송수신 회로(2003a)로서 나타내어져 있다.
도 31에 있어서, 슬레이브측 송수신 회로(2003a)는 제2 송신 회로부(2013a)와 제2 수신 회로부(2014a)를 포함하고 있다. 제2 수신 회로부(2014)는 도 7과 마찬가지이므로 그의 설명을 생략한다.
제2 송신 회로부(2013a)는 T51 지연 회로(2051)와, 입력 신호 지연 회로(2042)의 출력 신호(S32)와 T51 지연 회로(2051)의 출력 신호(S33)로부터 중첩 펄스 신호(S34a)를 생성하는 중첩 펄스 생성 회로(2052a)와, 직렬 출력 신호(So52)를 생성하여 전송로(2004)에 출력하는 출력 신호 생성 회로(2053a)를 포함하고 있다. 중첩 펄스 생성 회로(2052a)는 청구범위의 제2 중첩 펄스 생성 회로에 대응하고, 출력 신호 생성 회로(2053a)는 청구범위의 제2 출력 신호 생성 회로에 대응한 다.
중첩 펄스 생성 회로(2052a)는 AND 회로(AN31)를 포함하고 있다. T51 지연 회로(2051)의 입력단과 출력단이 AND 회로(AN31)의 2 개의 입력단에 대응하여 접속되어 있다. AND 회로(AN31)의 출력단으로부터는 중첩 펄스가 직렬 입력 신호(Si52)의 하이 레벨 기간마다 1개씩 생성되어 이루어지는 출력 신호(S34a)가 출력된다.
출력 신호 생성 회로(2053a)는 AND 회로(AN32) 및 NPN 트랜지스터(Tr31)를 포함하고 있다. AND 회로(AN32)의 한쪽 입력단에는 중첩 펄스 생성 회로(2052a)의 출력 신호(S34a)가 입력되고, 다른 쪽 입력단에는 출력 데이터 신호(SDo2)가 입력되고 있다. AND 회로(AN32)의 출력단은 NPN 트랜지스터(Tr31)의 베이스에 접속되어 있고, 직렬 입력 신호(Si52)가 입력되는 입력단과 접지 사이에는 NPN 트랜지스터(Tr31)가 접속되어 있다. AND 회로(AN32)의 출력 신호를 출력 신호 S36a이다.
이와 같은 구성에 있어서, AND 회로(AN32)의 출력 신호(S36a)가 하이 레벨로 되면, NPN 트랜지스터(Tr31)는 온하여 직렬 입력 신호(Si52)의 신호 레벨을 저하한다. 따라서, 도 32에 나타내는 바와 같이, 직렬 입력 신호(Si52)에 중첩 펄스를 중첩시킨 직렬 출력 신호(So52)를 생성할 수 있다. 도 32로부터 알 수 있는 바와 같이, 도 31의 제2 송신 회로부(2013a)에서는 직렬 입력 신호(Si52)가 하이 레벨인 때에만 직렬 입력 신호(Si52)에 중첩 펄스를 중첩하고 있다. 제2 송신 회로부(2013a)로부터 호스트 장치(HC)에 데이터 신호를 송신하는 경우는 호스트측 송수신 회로로부터 슬레이브측 송수신 회로에 데이터 신호를 송신하는 경우에 비해, 데이터 신호 밀도가 1/2로 되고 있다. 이 경우, 직렬 출력 신호(So52)는 도 28b에 나 타낸 경우와 같다.
전술한 바와 같이, 본 발명의 제6 실시예에 따른 직렬 통신 장치(2003a)에서 제2 송신 회로부(2013a)는 직렬 입력 신호(Si52)가 하이 레벨인 때에만 직렬 입력 신호(Si52)에 중첩 펄스를 중첩한다. 따라서, 제5 실시예와 같은 효과를 얻을 수 있다. 또한, 슬레이브측 송수신 회로(2003)로부터의 송신 데이터가 없는 경우는 기점의 위치를 반복 신호의 1 주기마다 설정한다. 따라서, 슬레이브측 송수신 회로(2003)에서의 송신 회로부(2013a)의 회로 구성을 더 간소화할 수 있다.
제5 실시예 및 제6 실시예에 따르면, 직렬 통신 장치(2003 및 2003a)에서, 소정의 기점부터 시작하는 펄스 폭 T53의 기준 펄스 신호는, 소정 기점부터 시간 T53보다 짧은 시간 T52가 경과한 시점에서, 시간 T52보다 폭이 좁은 중첩 펄스의 유무에 따라서 송신용 데이터가 '1'과 '0'을 나타낸다. 따라서, 송신용 데이터 신호와는 다른 라인의 동기 신호가 불필요하다. 그러므로, 간단한 회로, 예컨대 2 세트의 지연 회로와 간단한 로직 회로만으로 송신 회로부(2013 및 2013a)와 수신 회로(2014)를 구성할 수 있다. 또한, 지연 회로는 CR의 시정수를 응용한 매우 간단한 회로이어도 좋고, 회로 공간을 절약할 수 있으며, 비용을 절감할 수 있다.
또한, 제2 송수신 회로에 있어서는 수신 회로부에서 사용하는 지연 회로가 부분적으로 송신 회로부에도 공용될 수 있고, 송신 회로부 자체도 간단한 로직 회로로 구성할 수 있다. 또한, 제2 송수신 회로는 제2 송수신 회로에 입력된 무데이터의 직렬 데이터 신호에 중첩 펄스를 중첩하여 전송로에 출력한다. 따라서, 록크 발생 회로와 송신권을 제어하는 회로도 불필요하고, 제2 송수신 회로는 제1 송수신 회로 이상으로 회로 공간의 절약과 비용을 절감할 수 있다.
또한, 제2 송수신 회로로부터의 송신 데이터가 없는 경우는 기점의 위치를 기준 펄스 신호의 1 주기마다 설정한다. 따라서, 송신 회로부의 회로 구성을 더 간소화할 수 있다.
전원 공급 시스템에서, 직렬 통신 장치는 제1 통신부와 제2 통신부에 제공될 수 있다. 또한, 직렬 전송 장치는 직렬 통신 장치에 제공될 수 있다.
본 발명에 따르면, 복수의 전원 공급 장치로부터 복수의 부하에 각각 전원을 공급하는 전원 공급 시스템은, 적어도 하나의 부하에 전원을 공급하는 제1 전원 공급부, 이 제1 전원 공급부의 동작 제어를 수행하는 제어부, 및 이 제어부와 신호의 송수신을 수행하는 제1 통신부를 갖는 제1 전원 공급 장치와; 적어도 하나의 부하에 전원을 공급하는 제2 전원 공급부, 및 이 제2 전원 공급부와 신호를 송수신하는 제2 통신부를 갖는 적어도 하나의 제2 전원 공급 장치를 포함하고, 상기 제1 통신부 및 제2 통신부는 서로 신호를 송수신하며, 상기 제어부는 상기 제1 통신부 및 제2 통신부를 거쳐서 상기 제2 전원 공급부의 동작 제어를 수행할 수 있고,
상기 제1 통신부의 제2 송수신 회로와 상기 제2 통신부의 제2 송수신 회로 사이에서 행해지는 반이중 통신에 직렬 통신은, 적어도 하나의 제1 송수신 회로가 전송로를 통해서 적어도 하나의 제2 송수신 회로에 접속되도록 수행되며, 상기 각 제1 송수신 회로와 제2 송수신 회로는 2 개의 값을 갖는 송신용 데이터 신호에 대하여 소정 신호 레벨 동안에 소정의 중첩 펄스를 중첩시켜 직렬 통신 신호를 생성하여 출력하는 송신 회로부와; 상기 송신 회로부로부터 송신된 직렬 데이터 신호를 수신하고, 이 직렬 데이터 신호로부터 상기 중첩 펄스를 추출하여 상기 송신용 데이터 신호를 추출하는 수신 회로부를 포함한다.
본 발명에 따르면, 복수의 전원 공급 장치로부터 복수의 부하에 각각 전원을 공급하는 전원 공급 시스템은, 적어도 하나의 부하에 전원을 공급하는 제1 전원 공급부, 이 제1 전원 공급부의 동작 제어를 수행하는 제어부, 및 이 제어부와 신호의 송수신을 수행하는 제1 통신부를 갖는 제1 전원 공급 장치와; 적어도 하나의 부하에 전원을 공급하는 제2 전원 공급부, 및 이 제2 전원 공급부와 신호를 송수신하는 제2 통신부를 갖는 적어도 하나의 제2 전원 공급 장치를 포함하고, 상기 제1 통신부 및 제2 통신부는 서로 신호를 송수신하며, 상기 제어부는 상기 제1 통신부 및 제2 통신부를 거쳐서 상기 제2 전원 공급부의 동작 제어를 수행할 수 있고,
상기 제1 통신부의 제2 송수신 회로와 상기 제2 통신부의 제2 송수신 회로 사이에서 행해지는 반이중 통신에 직렬 통신은, 적어도 하나의 제1 송수신 회로가 전송로를 통해서 적어도 하나의 제2 송수신 회로에 접속되도록 수행되며, 상기 각 제1 송수신 회로와 제2 송수신 회로는 2 개의 값을 갖는 송신용 데이터 신호에 대하여 소정 신호 레벨 동안에 소정의 중첩 펄스를 중첩시켜 직렬 통신 신호를 생성하여 출력하는 송신 회로부와; 상기 송신 회로부로부터 송신된 직렬 데이터 신호를 수신하고, 이 직렬 데이터 신호로부터 상기 중첩 펄스를 추출하여 상기 송신용 데이터 신호를 추출하는 수신 회로부를 포함하며,
입력된 상기 복수의 디지털 신호의 각 진폭을 소정의 가중값을 부여하여 각각 전압으로 변환하고, 상기 복수의 디지털 입력 신호로부터 변환된 전압들을 가산 하여 송신 신호를 생성하여 출력하는 송신부와; 상기 송신부로부터의 송신 신호를 수신하고, 이 수신된 신호를 복수의 소정 전압과 비교하며, 상기 각 디지털 입력 신호를 생성하여 출력하는 수신부를 포함하며, 복수의 디지털 입력 신호는 1 개의 신호선을 통해서 송수신될 수 있다.
본 발명은 특히 공개된 실시예에 한정되지 않고, 본 발명의 범위를 벗어나지 않고서도 다양한 수정 및 변형이 만들어질 수 있다.
본 발명은 일본 특허 출원 제2003-112930호(출원일: 2003년 4월 17일), 제2003-112916호(출원일: 2003년 4월 17일), 및 제2003-112922호(출원일: 2003년 4월 17일)의 우선권에 기초하며, 이들은 참고로 이 명세서에 인용되어 있다.
도 1은 종래의 전원 공급 장치의 예를 나타낸 블록도.
도 2는 제어부가 복수의 전원 공급부를 제어하는 구성을 갖는 종래의 전원 공급 장치의 다른 예를 나타낸 블록도.
도 3은 종래의 전원 공급 시스템을 나타낸 블록도.
도 5는 디지털 신호를 직렬 통신으로 전송하는 방법의 다른 예를 나타낸 도면.
도 6은 디지털 신호를 직렬 통신으로 전송하는 방법의 또 다른 예를 나타낸 도면.
도 7은 디지털 신호를 직렬 통신으로 전송하는 방법의 또 다른 예를 나타낸 도면.
도 8은 반이중 통신을 수행하는 직렬 통신 장치의 종래예를 나타낸 개략적인 블록도.
도 9는 본 발명의 제1 실시예에 따른 신호 전송 장치의 회로 구성을 나타낸 도면.
도 10은 본 발명의 제1 실시예에 따른, 도 9에 나타낸 디지털 입력 신호(Ai 및 Bi)의 신호 레벨의 조합에서의 출력 전압(Vo)의 전압 값을 나타낸 도면.
도 11은 본 발명의 제1 실시예에 따른, 도 9에 나타낸 각 부의 신호의 파형을 나타낸 타이밍도.
도 12는 본 발명의 제2 실시예에 따른 신호 전송 장치의 회로 구성을 나타낸 도면.
도 13은 본 발명의 제2 실시예에 따른, 도 12에 나타낸 디지털 입력 신호(Ai 및 Bi)의 신호 레벨의 조합에서의 출력 전압(VoA)의 전압 값을 나타낸 도면.
도 14는 본 발명의 제2 실시예에 따른, 도 12에 나타낸 각 부의 신호의 파형을 나타낸 타이밍도.
도 15는 본 발명의 제2 실시예에 따른 신호 전송 장치의 다른 회로 구성을 나타낸 도면.
도 16은 본 발명의 제2 실시예에 따른, 도 12에 나타낸 디지털 입력 신호(Ai, Bi 및 Ci)의 신호 레벨의 조합에서의 출력 전압(VoB)의 전압 값을 나타낸 도면.
도 17은 본 발명의 제3 실시예에 따른 전원 공급 시스템의 예를 나타낸 블록도.
도 18은 본 발명의 제3 실시예에 따른 전원 공급 시스템의 다른 예를 나타낸 블록도.
도 19는 본 발명의 제4 실시예에 따른 전원 공급 시스템의 예를 나타낸 블록도.
도 20은 본 발명의 제5 실시예에 따른 직렬 통신 장치의 예를 나타낸 개략적인 블록도.
도 21은 본 발명의 제5 실시예에 따른, 도 20에 나타낸 제1 송신 회로부의 회로 구성의 예를 나타낸 도면.
도 22는 본 발명의 제5 실시예에 따른, 도 21에 나타낸 각 부의 파형례를 나타낸 타이밍도.
도 23은 본 발명의 제5 실시예에 따른, 도 20에서의 제1 수신 회로부의 회로예를 나타낸 도면.
도 24는 본 발명의 제5 실시예에 따른, 도 23의 각 부의 파형례를 나타낸 타이밍도.
도 25는 본 발명의 제5 실시예에 따른, 도 23의 입력 신호 지연 회로의 다른 회로예를 나타낸 도면.
도 26은 본 발명의 제5 실시예에 따른, 도 23의 슬레이브측 송수신 회로의 회로예를 나타낸 도면.
도 27은 본 발명의 제5 실시예에 따른, 도 26의 각 부의 파형례를 나타낸 타이밍도.
도 28a 내지 도 28c는 전송로로부터 출력되는 직렬 출력 신호의 예를 나타낸 도면.
도 29는 본 발명의 제5 실시예에 따른 제1 수신 회로부의 다른 회로예를 나타낸 도면.
도 30은 본 발명의 제5 실시예에 따른, 도 29에 나타낸 각 부의 파형례를 나타낸 타이밍도.
도 31은 본 발명의 제5 실시예에 따른 직렬 통신 장치의 슬레이브측 송수신 회로의 회로예를 나타낸 도면.
도 32는 본 발명의 제5 실시예에 따른, 도 31에 나타낸 각 부의 파형례를 나타낸 타이밍도.

Claims (12)

  1. 삭제
  2. 적어도 하나의 제1 송수신 회로와 적어도 하나의 제2 송수신 회로가 전송로를 통해서 접속되고, 상기 제1 송수신 회로와 상기 제2 송수신 회로 사이에 반이중 통신에 의한 직렬 통신을 수행하는 직렬 통신 장치로서,
    상기 각 제1 송수신 회로와 제2 송수신 회로는,
    2 개의 값을 갖는 송신용 데이터 신호에 대하여 소정 신호 레벨 동안에 소정의 중첩 펄스를 중첩시켜 직렬 데이터 신호를 생성하여 출력하는 송신 회로부와,
    상기 송신 회로부로부터 송신된 직렬 데이터 신호를 수신하고, 이 직렬 데이터 신호로부터 상기 중첩 펄스를 추출하여 상기 송신용 데이터 신호를 추출하는 수신 회로부를 각각 구비하고,
    상기 송신 회로부는 소정 기점에서부터 시작하는 시간 T3의 기준 펄스 신호에, 상기 기점부터 시간 T2가 경과한 시점에서 상기 기준 펄스 신호의 신호 레벨을 반전한 펄스폭 T1의 중첩 펄스를 중첩시켜 상기 송신용 데이터 신호에서 1 비트분의 2값 중 소정 레벨을 나타내고, 상기 기점부터 시간 T2가 경과한 시점에서 상기 중첩 펄스가 없는 경우에는 상기 송신용 데이터 신호에서의 1 비트분의 2값 중 다른 레벨을 나타내고,
    상기 송신 회로부는 상기 시간 T1과 시간 T2 및 시간 T3이 T1<T2<T3이며 또 (T1+T2)<T3의 관계를 만족하도록 상기 직렬 데이터 신호를 생성하여 송신용 데이터 신호를 1 비트씩 연속해서 출력하는 것인 직렬 통신 장치.
  3. 제2항에 있어서, 상기 제1 송수신 회로에서의 송신 회로부는,
    상기 송신용 데이터 신호에 동기한 클록 신호(CLK)가 입력되고, 이 클록 신호(CLK)를 시간 T2만큼 지연시켜 출력하는 T2 지연 회로와,
    상기 T2 지연 회로의 출력 신호를 시간 T1만큼 지연시켜 출력하는 제1 T1 지연 회로와,
    상기 T2 지연 회로의 출력 신호와 상기 제1 T1 지연 회로의 출력 신호로부터 시간 T1의 펄스 폭의 중첩 펄스를 생성하여 출력하는 제1 중첩 펄스 생성 회로와,
    상기 클록 신호(CLK)로부터 시간 T3의 펄스 폭의 신호를 생성하여 출력하는 T3 신호 생성 회로와,
    상기 T3 신호 생성 회로로부터 출력된 신호에, 상기 제1 중첩 펄스 생성 회로로부터 출력된 중첩 펄스를 상기 송신용 데이터 신호에 따라서 중첩시켜, 순서대로 1 비트분의 데이터 신호를 생성하여 송신용의 상기 직렬 데이터 신호를 생성하고 전송로에 출력하는 제1 출력 신호 생성 회로
    를 포함하는 것인 직렬 통신 장치.
  4. 제2항에 있어서, 상기 제1 송수신 회로에서의 수신 회로부는,
    상기 전송로로부터 수신한 직렬 데이터 신호로부터 상기 중첩 펄스를 제거하여 출력하는 제1 T1 제거 회로와,
    상기 전송로부터 수신한 직렬 데이터 신호로부터 상기 중첩 펄스를 제거하고, 상기 수신한 직렬 데이터 신호를 시간 (T1+T2) 이상 지연시켜 출력하는 제1 입력 신호 지연 회로와,
    상기 제1 T1 제거 회로의 출력 신호와 상기 제1 입력 신호 지연 회로의 출력 신호로부터 상기 중첩 펄스를 추출하여 출력하는 상기 제1 중첩 펄스 추출 회로와,
    상기 제1 중첩 펄스 추출 회로의 출력 신호로부터 상기 송신용 데이터 신호를 추출하여 출력하는 제1 데이터 추출 회로
    를 포함하는 것인 직렬 통신 장치.
  5. 제2항에 있어서, 상기 제1 송수신 회로에서의 수신 회로부는,
    상기 전송로부터 수신한 직렬 데이터 신호로부터 상기 중첩 펄스를 제거하여 출력하는 제1 T1 제거 회로와,
    상기 제1 T1 제거 회로의 출력 신호를 시간 (T1+T2) 이상 지연시켜 출력하는 제1 입력 신호 지연 회로와,
    상기 전송로로부터 수신한 직렬 데이터 신호와, 상기 제1 T1 제거 회로의 출력 신호와, 상기 제1 입력 신호 지연 회로의 출력 신호로부터 상기 중첩 펄스를 추출하여 출력하는 제1 중첩 펄스 추출 회로와,
    상기 제1 중첩 펄스 추출 회로의 출력 신호로부터 상기 송신용 데이터 신호를 추출하여 출력하는 제1 데이터 추출 회로
    를 포함하는 것인 직렬 통신 장치.
  6. 제4항에 있어서, 상기 제1 데이터 추출 회로는 상기 클록 신호(CLK)로부터 소정의 내부 클록 신호(CLKi)를 생성하고, 추출할 송신용 데이터 신호를 상기 내부 클록 신호(CLKi)에 동기시켜 출력하는 것인 직렬 통신 장치.
  7. 제2항에 있어서, 상기 제2 송수신 회로에서의 수신 회로부는,
    상기 전송로로부터 수신한 직렬 데이터 신호로부터 상기 중첩 펄스를 제거하여 출력하는 제2 T1 제거 회로와,
    상기 전송로로부터 수신한 직렬 데이터 신호로부터 상기 중첩 펄스를 제거하고, 상기 수신한 직렬 데이터 신호를 시간 (T1+T2) 이상 지연시켜 출력하는 제2 입력 신호 지연 회로와,
    상기 전송로로부터 수신한 직렬 데이터 신호와, 상기 제2 T1 제거 회로의 출력 신호와, 상기 제2 입력 신호 지연 회로의 출력 신호로부터 상기 중첩 펄스를 추출하여 출력하는 상기 제2 중첩 펄스 추출 회로와,
    상기 제2 중첩 펄스 추출 회로의 출력 신호로부터 상기 송신용 데이터 신호를 추출하여 출력하는 제2 데이터 추출 회로
    를 포함하고,
    상기 제2 송수신 회로에서의 송신 회로부는,
    상기 제2 입력 신호 지연 회로의 출력 신호를 시간 T1만큼 지연시켜 출력하는 제2 T1 지연 회로와,
    상기 제2 T1 지연 회로의 출력 신호로부터 시간 T1의 펄스 폭의 상기 중첩 펄스를 생성하여 출력하는 제2 중첩 펄스 생성 회로와,
    상기 제2 송수신 회로에서의 수신 회로부에서 수신한 직렬 데이터 신호에, 상기 제2 중첩 펄스 생성 회로로부터 출력된 중첩 펄스를 상기 송신용 데이터 신호에 따라서 중첩시켜, 송신용의 상기 직렬 데이터 신호를 생성하고 상기 전송로에 출력하는 제2 출력 신호 생성 회로
    를 포함하는 것인 직렬 통신 장치.
  8. 제2항에 있어서,
    상기 제2 송수신 회로에서의 수신 회로부는,
    상기 전송로로부터 수신한 직렬 데이터 신호로부터 상기 중첩 펄스를 제거하여 출력하는 제2 T1 제거 회로와,
    상기 제2 T1 제거 회로의 출력 신호를 시간 (T1+T2) 이상 지연시켜 출력하는 제2 입력 신호 지연 회로와,
    상기 전송로로부터 수신한 직렬 데이터 신호와, 상기 제2 T1 제거 회로의 출력 신호와, 상기 제2 입력 신호 지연 회로의 출력 신호로부터 상기 중첩 펄스를 추출하여 출력하는 제2 중첩 펄스 추출 회로와,
    상기 제2 중첩 펄스 추출 회로의 출력 신호로부터 상기 송신용 데이터 신호를 추출하여 출력하는 제2 데이터 추출 회로
    를 포함하고,
    상기 제2 송수신 회로에서의 송신 회로부는,
    상기 제2 입력 신호 지연 회로의 출력 신호를 시간 T1만큼 지연시켜 출력하는 제2 T1 지연 회로와,
    상기 제2 T1 지연 회로의 출력 신호로부터 펄스 폭 T1의 상기 중첩 펄스를 생성하여 출력하는 제2 중첩 펄스 생성 회로와,
    상기 제2 송수신 회로에서의 수신 회로부에서 수신한 직렬 데이터 신호에, 상기 제2 중첩 펄스 생성 회로로부터 출력된 중첩 펄스를 중첩시켜, 송신용의 상기 직렬 데이터 신호를 생성하여 상기 전송로에 출력하는 제2 출력 신호 생성 회로
    를 포함하는 것인 직렬 통신 장치.
  9. 제7항에 있어서, 상기 제2 출력 신호 생성 회로는 상기 제2 송수신 회로에서의 수신 회로부에서 수신한 직렬 데이터 신호가 소정의 신호 레벨인 때에 상기 수신 회로부에서 수신한 직렬 데이터 신호에, 상기 제2 중첩 펄스 생성 회로로부터 출력된 중첩 펄스를 중첩시켜, 송신용의 상기 직렬 데이터 신호를 생성하여 전송로에 출력하는 것인 직렬 통신 장치.
  10. 제2항에 있어서, 상기 제2 송수신 회로는 상기 제1 송수신 회로에 데이터 신호를 송신하는 경우, 제1 송수신 회로로부터 송신된 무(無)데이터의 직렬 데이터 신호를 상기 기준 펄스 신호로서 사용하는 것인 직렬 통신 장치.
  11. 제10항에 있어서,
    상기 제1 송수신 회로는, 소정의 호스트 장치로부터 입력된 송신용 데이터 신호에 대하여 소정의 신호 레벨 동안에 상기 중첩 펄스를 중첩시켜 직렬 데이터 신호를 생성하고, 상기 전송로를 통해 상기 직렬 데이터 신호를 제2 송수신 회로에 출력하며,
    상기 제2 송수신 회로는, 전송로로부터 입력된 직렬 데이터 신호로부터 상기 중첩 펄스를 추출하여 상기 송신용 데이터 신호의 추출을 수행하며, 이 추출한 송신용 데이터 신호를 소정의 슬레이브 장치에 출력하는 것인 직렬 통신 장치.
  12. 제11항에 있어서,
    상기 제2 송수신 회로는, 상기 슬레이브 장치로부터 입력된 송신용 데이터 신호에 대하여 소정의 신호 레벨 동안에 상기 중첩 펄스를 중첩시켜 직렬 데이터 신호를 생성하고, 상기 전송로를 통해 상기 직렬 데이터 신호를 제1 송수신 회로에 출력하며,
    상기 제1 송수신 회로는 전송로로부터 입력된 직렬 데이터 신호에 대하여 상기 중첩 펄스를 추출하여 상기 송신용 데이터 신호의 추출을 수행하며, 이 추출한 송신용 데이터 신호를 상기 호스트 장치에 출력하는 것인 직렬 통신 장치.
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