KR101054227B1 - 다중 채널 신호들을 교환하는 데이터 송신 시스템 - Google Patents

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Abstract

수신 회로에는 복수의 입력 단자; 복수의 입력 단자에 의해 수신된 수신 신호를 홀딩하는 복수의 홀드 회로; 수신 신호들 중 선택된 신호에서 클록 비트를 검출하여 상기 검출된 클록 비트에 응답하여 클록 신호를 복구하는 검출 회로; 및 검출 회로에 접속되고 상기 클록 신호로부터 적어도 하나의 내부 클록 신호를 발생하는 클록 회로가 제공된다. 홀드 회로는 내부 클록 신호를 공통으로 수신하고 내부 클록 신호(들)과 동기하여 공통으로 상기 수신 신호들의 샘플링을 수행한다.
Figure R1020090008461
수신 회로, 송신 회로, 입력 단자, 홀드 회로, 클록 회로, 검출 회로

Description

다중 채널 신호들을 교환하는 데이터 송신 시스템{DATA TRANSMISSION SYSTEM FOR EXCHANGING MULTI-CHANNEL SIGNALS}
본 발명은 데이터 송신 시스템에 관한 것이며, 보다 상세하게는, 다중 채널 신호들을 이용하여 데이터를 송신하는 데이터 송신 시스템에 관한 것이다.
본 기술에 공지된 기술로서, 데이터 송신 시스템은 종종 데이터를 송신하기 위해 다중 채널 신호들을 이용한다. 일본 특허 공개 공보 제 2006-339858 호는 복수의 채널을 통해 신호들을 교환하는 종래의 송수신 회로를 개시한다. 도 13은 개시된 송수신 회로의 구성을 도시하는 개략도이다. 송신측과 수신측 칩 (206) 각각은 송신 채널들과 연관되는 복수의 입력 회로들 (202) 과 복수의 출력 회로들 (207) 을 각각 포함한다. 입력 회로들 (202) 각각은 CDR (Clock Data Recovery) 회로 (201), 수신기 (203), 및 직렬-병렬 변환기 (204) 를 포함한다. 각 칩 (206) 에서, 각각의 입력 회로 (202) 및 출력 회로 (207) 는 공통 PLL 회로 (205) 로부터 다상의 클록 신호들을 수신한다. 출력 회로들 (207) 은 원하는 데이터 상에서 클록 신호를 겹쳐 놓음으로써 클록 임베디드 신호를 발생시키고, 클록이 임베딩된 신호를 대응하는 송신 채널 상에 보내도록 각각 구성된다. 수신 측 칩 (206) 에서, 수신 회로 (202) 는 각각 대응하는 송신 회로로부터 임베딩된 클록을 포함하는 전송된 신호를 수신하고, 위상 검출기에 의해 임베딩된 클록의 위상을 검출한다. 수신 회로 (202) 는 각각 PLL 회로 (5) 로부터 수신된 4개 위상의 클록 신호들을 혼합하여 클록 신호를 원하는 위상으로 발생시키도록 설계된다. 수신 회로 (202) 는 이와 같이 위상 검출기의 출력에 응답하여 그 위상을 수정함으로써 내부 클록을 원하는 위상으로 출력하고 이 내부 클록과 수신된 신호의 샘플링을 동기화하도록 각각 구성된다.
그러나, 본 발명가는 상술된 송신 회로와 수신 회로가, 클록이 임베딩된 신호가 각각의 송신 채널을 통해 송신되고 데이터 신호를 복구된 클록 신호로 샘플링하게 하도록 각각의 송신 채널로부터 클록 신호가 복구되는 구조로 인해 바람직하지 않게 전력 소모를 증가시키는 증대된 회로 규모와 회로 구성이 복잡하다는 문제점이 있어 바람직하지 못하다는 것을 발견하였다.
본 발명의 양태에서, 수신 회로에는, 복수의 입력 단자; 복수의 입력 단자에 의해 수신된 수신 신호들을 홀딩하는 복수의 홀드 회로; 수신 신호들 중 선택된 신호에서 클록 비트를 검출하여, 검출된 클록 비트에 응답하여 클록 신호를 복구하는 검출 회로; 및 검출 회로에 접속되고 클록 신호로부터 적어도 하나의 내부 클록 신호를 발생시키는 클록 회로가 제공된다. 홀드 회로는 내부 클록 신호(들)를 공통으로 수신하고, 내부 클록 신호(들)와 동기하여 공통으로 수신 신호들의 샘플링을 수행한다.
내부 클록 신호는 수신 신호들 중 일 수신 신호로부터 검출된 클록 비트에 응답하여 발생되고 이 수신 신호는 내부 클록 신호와 동기하여 공통으로 샘플링되기 때문에, 이러한 수신 회로는 수신 회로의 회로 구성을 간소화시킨다.
본 발명의 다른 양태에서, 송신 회로에는, 복수의 출력 단자; 클록 발생 회로; 클록 발생 회로에 공통으로 접속되며, 복수의 신호를 각각 수신하고, 클록 발 생 회로에서 수신된 클록 신호에 응답하여 복수의 신호를 출력하는 복수의 홀드 회로; 및 복수의 홀드 회로에 접속되고 송신 신호들을 복수의 출력 단자로 각각 출력하는 출력 회로가 제공된다. 출력 회로는, 클록 비트들을 복수의 홀드 회로들에서 출력된 복수의 신호 중 일 신호로 선택적으로 통합시키는 것을 통해, 송신 신호들 중 일 송신 신호를 발생시킨다.
클록 비트는 전송 신호들 중 일 송신 신호에 선택적으로 통합되기 때문에, 이러한 송신 회로는 송신 회로의 회로 구성을 간소화시킨다.
본 발명의 또 다른 양태에서, 데이터 송신 시스템에는, 클록 발생 회로; 클록 발생 회로에 공통으로 접속되고 서로 동기된 복수의 송신 신호들과 함께 복수의 송신 신호를 각각 출력하는 복수의 출력 회로들; 복수의 출력 회로들 중 일 출력 회로에 접속되고 클록 비트들을 상기 복수의 송신 신호 중 일 송신 신호에 통합시키는 제어 회로로서, 상기 일 송신 신호는 상기 복수의 출력 회로 중 일 출력 회로에서 출력되는, 제어 회로; 송신 신호들을 각각 송신하는 복수의 송신 라인; 복수의 송신 라인과 각각 접속되고 송신 신호들을 각각 수신하는 복수의 입력 회로; 및 복수의 입력 회로 중 일 입력 회로에 접속되고, 송신 신호들 중 일 송신 신호에서 클록 비트들을 검출하여, 검출된 클록 클록 비트에 응답하여 내부 클록 신호를 발생시키는 클록 회로가 제공된다. 입력 회로들은 내부 클록 신호와 동기하여 공통으로 복수의 송신 라인을 통해 송신된 복수의 송신 신호를 각각 샘플링한다.
송신 신호들 중 하나에 클록 비트가 선택적으로 통합되고, 송신 신호들 중 일 송신 신호에서 검출된 클록 비트에 응답하여 내부 클록 신호가 발생되고, 송신 신호가 내부 클록 신호와 동기화하여 공통으로 샘플링되기 때문에, 이러한 시스템 구성은 데이터 송신 시스템의 회로 구성을 간소화시킨다.
본원의 수신 회로에서, 내부 클록 신호는 수신 신호들 중 일 수신 신호로부터 검출된 클록 비트에 응답하여 발생되고 이 수신 신호는 내부 클록 신호와 동기하여 공통으로 샘플링되기 때문에, 이러한 수신 회로는 수신 회로의 회로 구성을 간소화시킨다.
본원의 송신 회로에서, 클록 비트는 전송 신호들 중 일 송신 신호에 선택적으로 통합되기 때문에, 이러한 송신 회로는 송신 회로의 회로 구성을 간소화시킨다.
본 원의 시스템에서, 송신 신호들 중 하나에 클록 비트가 선택적으로 통합되고, 송신 신호들 중 일 송신 신호에서 검출된 클록 비트에 응답하여 내부 클록 신호가 발생되고, 송신 신호가 내부 클록 신호와 동기화하여 공통으로 샘플링되기 때문에, 이러한 시스템 구성은 데이터 송신 시스템의 회로 구성을 간소화시킨다.
상기 목적들 및 다른 목적들, 본 발명의 이점들 및 특징들은 첨부된 도면들과 연결하여 다음의 일정한 바람직한 실시 형태로부터 더욱 명확해질 것이다.
이제, 실례가 되는 실시형태를 참고로 하여 본 발명을 설명할 것이다. 본 발명의 교시를 이용하여 많은 대안적인 실시 형태들이 완성될 수 있고 본 발명은 설명을 목적으로하는 실시 형태들로 제한되지 않는다는 것을 당업자는 인식할 것이다.
(전체 구성)
도 1은 이미지 디스플레이 패널 (1) 의 데이터 라인들에 드라이브 신호 (6) 를 공급하기 위해 복수의 데이터 라인 드라이버 (3) 가 이미지 디스플레이 패널 (1) 의 에지를 따라 배열되는, 본 발명의 일 실시 형태의 이미지 디스플레이 장치의 예시적인 구성을 도시하는 포괄적인 개략도이다. 각 픽셀의 밝기 또는 그레이스케일 레벨은 드라이브 신호 (6) 에 의해 제어되어 이미지 디스플레이 패널 (1) 상에 원하는 이미지를 디스플레이한다. 하나 이상의 스캔 제어 회로 (4) 가 이미지 디스플레이 패널 (1) 의 다른 에지를 따라 배열되어 픽셀들의 로우를 선택한다. 데이터 라인 드라이버 (3) 는 송신 라인 (5) 을 통해 이미지 처리 회로 (2) 로부터 각각의 픽셀들의 그레이스케일 레벨을 표시하는 그레이스케일 데이터를 전달하는 송신 신호를 수신한다. 송신 라인 (5) 은 또한, 드라이브 신호 (6) 의 극성을 나타내는 극성 반전 신호와 같은 제어 신호를 데이터 라인 드라이버 (3) 로 송신하는데 사용될 수도 있다. 송신 라인 (5-1 내지 5-n) 은 이미지 처리 회로 (2) 와 각각의 데이터 라인 드라이버 (3) 사이에 접속된다. 송신 라인 (5-1 내지 5-n) 각각은 복수의 채널을 구비하는데, 보다 상세하게는, 이미지 디스플레이 패널의 사이즈 및 해상도의 증가에 수반되는, 송신될 데이터 양의 증가를 처리하기 위해, 본 실시 형태에서 2개의 채널이다. 각각의 송신 라인 (5) 의 일 채널은 이미지 디스플레이 장치 (1) 의 짝수 픽셀의 그레이스케일 레벨을 나타내는 그레이스케일 데이터를 송신하는데 사용되고 다른 채널은 홀수 픽셀들의 그레 이스케일 레벨들을 나타내는 그레이스케일 데이터를 송신하는데 사용된다.
데이터 라인 드라이버 (3) 가 사이즈면에서 이미지 디스플레이 패널 (1) 에 필적할 때, 일 데이터 라인 드라이버 (3) 만이 제공될 수도 있다는 것을 주목한다.
도 2는 이미지 처리 회로 (2) 의 구성도이다. 이미지 처리 회로 (2) 는 송신 라인들 (5-1 내지 5-n) 과 각각 접속되는 송신 회로들 (10-1 내지 10-n) 을 포함한다. 도 2는 송신 회로 (10-1) 의 구성을 도시할 뿐이지만, 다른 송신 회로들 (10-2 내지 10-n) 이 비슷하게 구성될 수도 있다는 것은 당업자에게 자명하다. 각각의 송신 라인 (5) 은 복수의 채널 (도 2에 도시된 바와 같이 본 실시 형태에서 2개의 채널) 을 포함하고 각각의 채널은 차동 송신 신호들, 즉 포지티브 위상 및 네거티브 위상 신호를 송신하는 한 쌍의 라인을 포함한다. 보다 상세하게는, 각각의 송신 라인 (5) 은, 일 채널 (채널 A) 에 있어서 포지티브 위상과 네거티브 위상 신호 라인들 (TXAP, TXAN) 을 포함하고 다른 채널 (채널 B) 에 있어서 포지티브 위상과 네거티브 위상 신호 라인들 (TXBP, TXBN) 을 포함한다.
(송신 회로)
송신 회로 (10-1) 는 이미지 처리 회로 (2) 내에 제공된 클록 소스 (미도시) 로부터 클록 신호 (11) 를 수신하는 클록 발생 회로 (15) 를 포함한다. 클록 발생 회로 (15) 는 예를 들어 PLL (Phase Locked Loop; 페이즈 고정 루프) 과 같이 구성될 수도 있다. 클록 발생 회로 (15) 는 클록 신호 (11) 에 응답하여 클록 신호들 (23) 의 세트를 발생시킨다. 클록 신호들 (23) 은 위상 및/또는 주파수에 있어서 서로 상이할 수도 있다. 대안적인 실시 형태에서, 클록 발생 회로 (15) 는 복수의 클록 신호 (23) 대신에 단일 클록 신호를 발생시킬 수도 있다. 일 실시 형태에서, 각각의 송신 회로들 (10-1 내지 10-n) 은 클록 발생 회로 (15) 를 포함할 수도 있다. 대안으로, 송신 회로들 (10-1 내지 10-n) 은 단일 클록 발생 회로 (15) 에 공통으로 접속되어 클록 신호들 (23) 을 수신할 수도 있다. 클록 신호들 (23) 은 홀드 회로 (16, 17) 로 공급된다.
홀드 회로 (16, 17) 는 이미지 처리 회로 (2) 내의 처리 섹션 (미도시) 으로부터 이미지 디스플레이 패널 (1) 의 각각의 픽셀들의 그레이스케일 레벨들을 나타내는 그레이스케일 데이터를 수신한다. 그레이스케일 데이터는 이미지 디스플레이 패널 (1) 의 홀수 포지션들에 위치된 픽셀들 (이하, "홀수 픽셀"이라 지칭함) 의 그레이스케일 레벨들을 나타내는 홀수 그레이스케일 데이터 (12) 와 이미지 디스플레이 패널 (1) 의 짝수 포지션들에 위치된 픽셀들 (이하, "짝수 픽셀"이라 지칭함) 의 그레이스케일 레벨들을 나타내는 짝수 그레이스케일 데이터 (13) 로 구성된다. 도 2에서, 홀드 회로 (16) 는 홀수 픽셀과 연관된 홀수 그레이스케일 데이터 (12) 를 수신하고 홀드 회로 (17) 는 짝수 픽셀과 연관된 짝수 그레이스케일 데이터 (13) 를 수신한다. 홀드 회로 (16, 17) 또한, 픽셀들로 공급되는 드라이브 신호 (6) 의 극성 반전 데이터와 데이터 라인 드라이버 (3) 의 수직 및 수평 동기 신호들을 발생시키기 위해 사용된 디스플레이 동시 데이터를 포함할 수도 있는 다양한 제어 데이터 (14A, 14B) 를 수신할 수도 있다.
그레이스케일 데이터 (12, 13) 와 제어 데이터 (14A, 14B) 는 이미지 처리 회로 (2) 에서 병렬로 처리될 수도 있다. 이 경우, 홀드 회로 (16, 17) 는 병 렬 데이터를 직렬 데이터로 변환하는 병렬-직렬 변환 회로로서 구성되고; 홀드 회로 (16) 는 홀수 그레이스케일 데이터 (12) 에 대응하는 직렬 출력 신호 (21) 와 제어 데이터 (14A) 를 출력하고, 홀드 회로 (17) 는 짝수 그레이스케일 데이터 (13) 와 제어 데이터 (14B) 에 대응하는 직렬 출력 신호 (22) 를 출력한다. 홀드 회로 (16) 는 또한 송신 회로 (10-1) 로부터 대응하는 데이터 라인 드라이버 (3) 로 송신된 송신 신호들 중 하나에 임베딩될 클록 신호 (20) 를 출력한다. 그레이스케일 데이터 (12, 13) 및 제어 데이터 (14A, 14B) 가 홀드 회로 (16, 17) 에 직렬로 공급될 때, 홀드 회로 (16, 17) 는 래치 회로들로서 구성될 수도 있다.
송신 회로 (10-1) 는 또한 홀드 회로들 (16, 17) 의 출력에 각각 접속된 출력 버퍼 (18, 19) 를 포함하는 출력 회로 (29) 를 더 포함한다. 출력 버퍼 (18, 19) 의 출력은 송신 회로 (10-1) 의 출력 단자 (28-1, 28-2) 에 접속된다. 출력 단자 (28-1) 는 보완 신호 라인 (TXBP, TXBN) 에 접속된 2개의 보완 단자로 구성된다. 2개의 보완 단자는 동일한 데이터 (이것은 또한 출력 단자 (28-2) 에 인가된다) 를 송신하는데 사용되기 때문에, 2개의 단자는 총괄하여 출력 단자 (28-1) 라 지칭한다는 것을 주목한다. 출력 버퍼 (18) 는, 홀드 회로 (16) 로부터 직렬 출력 신호 (21) 를 수신하는 증폭기 회로 (31), 클록 신호 (20) 를 수신하는 증폭기 회로 (32), 및 이 증폭기 회로 (31, 32) 의 출력 신호들을 중첩시키는 중첩 회로 (34) 를 포함한다. 중첩 회로 (34) 의 출력은 송신 회로 (10-1) 의 출력 단자 (28-2) 에 접속된다. 출력 버퍼 (19) 는 홀드 회로 (17) 로 부터 직렬 출력 신호 (22) 를 수신하는 증폭기 회로 (33) 를 포함한다. 증폭기 회로 (33) 의 출력은 송신 회로 (10-1) 의 출력 단자 (28-1) 에 접속된다.
클록 발생 회로 (15) 의 세부사항을 도시하는 도 3을 참고하면, 클록 발생 회로 (15) 는 위상 비교기 (51), 차지 펌프 (52), 저역통과 필터 회로 (53), 및 접압 제어된 오실레이터 (54) 를 포함한다. 전압 제어된 오실레이터 (54) 는 홀수의 인버터 (55) 로 구성된 링 오실레이터 회로를 포함하고 클록 신호 (23) 의 적렬 클록 신호 CLKs를 발생시킨다. 직렬 클록 신호 CLKs의 주파수는 인버터 (55) 에 인가된 전력 공급 전압에 의존하여 제어된다. 한편, 클록 발생 회로 (15) 는 클록 신호 (23) 의 병렬 클록 신호 CLKp와 같이 클록 신호 (11) 를 출력한다.
도 4는 홀드 회로 (16) 의 예시적인 구성을 상세하게 도시한다. 홀드 회로 (16) 는 직렬 클록 신호 CLKs를 수신하는 카운터 회로 (41) 와 카운터 회로 (41) 에 접속된 멀티플렉서 회로 (42) 를 포함한다. 멀티플렉서 회로 (42) 는 상기 언급된 바와 같이 병렬 클록 신호 CLKp, 그레이스케일 데이터 (12), 및 제어 데이터 (14A) 를 수신하고 클록 신호 (20) 및 직렬 출력 신호 (21) 를 출력한다.
비슷하게, 도 5는 홀드 회로 (17) 의 예시적인 구성을 상세하게 도시한다. 도 4와 도 5 둘 다 클록 발생 회로 (15) 를 도시하지만, 일 클록 발생 회로 (15) 는 본 실시 형태에서 홀드 회로 (16, 17) 에 공통으로 접속되고; 홀드 회로 (16, 17) 는 클록 발생 회로 (15) 로부터 클록 신호 (23) 를 공통으로 수신한다. 홀드 회로 (17) 는 직렬 클록 신호 CLKs를 수신하는 카운터 회로 (71) 와 이 카운터 회로 (71) 에 접속된 멀티플렉서 회로 (72) 를 포함한다. 멀티플렉서 회로 (72) 는 병렬 클록 신호 CLKp, 제어 데이터 (14), 및 그레이스케일 데이터 (13) 를 수신하고 상기 언급된 직렬 출력 신호 (22) 를 출력한다.
관련된 신호들의 파형을 도시하는 타이밍도인 도 6을 참고하여, 송신 회로 (10-1) 의 예시적인 동작을 이하 설명할 것이다. 클록 발생 회로 (15) 에서, 도 3에 도시된 바와 같이, 전압 제어된 오실레이터 (54) 는 전원 공급으로서 사용되는 차지 펌프 (52) 로부터 공급된 전압에 작용하여 거기에 공급된 전압에 응답하는 주파수를 가진 직렬 클록 신호 CLKs를 발생시킨다. 직렬 클록 신호 CLKs는 대략 소정 곱의 시간 주파수를 갖도록 발생되는데, 예를 들어 클록 신호 (11) 의 주파수의 n 배 (n은 정수) 이다; 도 6에서, 기호 "T'는 클록 신호 (11) 의 주기를 나타내고 직렬 클록 신호 CLKs의 주기는 T/n이다. 위상 비교기 (51) 는 전압 제어된 오실레이터 (54) 로부터 공급된 직렬 클록 신호 CLKs를 가진 상술된 기준 클록 신호 (11) 를 비교하고 차지 펌프 (52) 로부터 전압 제어된 오실레이터 (54) 로 공급된 전압을 제어한다. 상세하게, 예를 들어, 직렬 클록 신호 CLKs의 위상이 클록 신호 (11) 의 위상보다 앞설 때, 출력 신호의 전압 레벨 UP는 클록 신호 (11) 와 직렬 클록 신호 CLKs 사이의 위상차에 응답하여 낮춰진 출력 신호의 전압 레벨 DN과 함께 높아진다. 결과적으로, 차지 펌프 회로 (52) 는 전원 (56) 에서 출력 노드 (59) 로 흐르는 전류를 감소시키거나 차단하고, 또는 전원 (57) 에 의해 출력 노드 (59) 로부터 나온 전류 전류를 증가시켜, 출력 전압을 낮춘다. 차지 펌프 (52) 의 출력 전압은 노이즈를 제거하기 위해 저항 엘리먼트 및 커패시터 엘리먼트를 포함하는 필터 회로 (53) 에 의해 필터링되고 이 노이즈 제거된 출 력 전압은 각각의 인버터들 (55) 의 반전 주파수를 낮추기 위해 전압 제어된 오실레이터 (54) 로 공급되어, 전압 제어된 오실레이터 (54) 에 의해 발생된 직렬 클록 신호 CLKs의 위상을 지연시킨다. 비슷하게, 직렬 클록 신호 CLKs의 위상이 클록 신호 (11) 의 위상에서 뒤질때 직렬 클록 신호 CLKs의 위상이 앞선다. 결과적으로, 클록 발생 회로 (15) 는 클록 신호 (11) 와 동기하여 클록 신호 (11) 의 n배의 주파수를 가진 직렬 클록 신호 CLKs를 발생시킨다. 클록 발생 회로 (15) 는 또한 병렬 클록 신호 CLKp와 같이 클록 신호 (11) 를 출력한다.
도 4에 도시된 바와 같이, 홀드 회로 (16) 내 카운터 회로 (41) 에 직렬 클록 신호 CLKs가 공급된다. 카운터 회로 (41) 는 직렬 클록 신호 CLKs를 수신하고 카운팅하고, 순차적으로 직렬 클록 신호 CLKs와 동기하여 출력 신호 Q1 내지 Qn을 반복적으로 액티베이팅시킨다. 결과적으로 출력 신호 (Q1 내지 Qn) 각각은 직렬 클록 신호 CLKs의 주기인 T/n의 펄스 폭과, 직렬 클록 신호 CLKs의 n 배인 T의 주기를 갖는다. 그 위상이 서로 상이하도록 출력 신호 (Q1 내지 Qn) 가 발생된다. 도 6에서, 기호 "Q1-Qn"으로 표기된 박스들의 번호는 n개의 출력 신호들 (Q1 내지 Qn) 중 어느 것이 액티베이팅되었는지를 나타낸다. 출력 신호들 (Q1 내지 Qn) 은 멀티플렉서 회로 (42) 의 선택 제어 입력 (S1 내지 Sn) 으로 공급된다. 이후에 설명된 바와 같이, 출력 신호들 (Q1 내지 Qn) 은 데이터 입력 (D1 내지 Dn) 으로 공급된 데이터 비트를 선택하도록 사용된다.
멀티플렉서 회로 (42) 는 부가적으로 데이터 입력 (D1) 상에서 병렬 클록 신호 CLKp를 수신하는 한편, 데이터 입력 (D2 내지 Dn) 상에서 그레이스케일 데이터 (12) 와 제어 제이터 (14A) 를 수신한다. 본 실시 형태에서, 제어 데이터 (14A) 는 데이터 입력 (D2 내지 D4) 으로 공급된다. 대안적인 실시 형태에서, 이미지 처리 회로 (2) 의 처리량과 송신 라인들 (5) 의 대역에 충분한 여유가 없는 경우, 그레이스케일 데이터 (12) 만이 데이터 입력 (D2 내지 Dn) 으로 공급될 수도 있다. 클록 입력 CKIN으로 공급된 병렬 클록 신호 CLKp와의 동기 시, 그레이스케일 데이터 (12) 와 제어 데이터 (14) 는 멀티플렉서 회로 (42) 로 동시에 래치되고 카운터 회로 (41) 의 출력 신호 (Q1 내지 Qn) 에 의한 선택에 따라서 공통 출력 DOUT으로부터 순차적으로 출력된다. 결과적으로, 도 6의 파선으로 나타낸 바와 같이, 병렬 클록 신호 CLKp, 그레이스케일 데이터 (12), 및 제어 데이터 (14A) 는 직렬 출력 신호 (21) 로 변환된다.
병렬 클록 신호 CLKp는, 도 6에 도시된 동작에서 카운터 출력 신호 (Q1) 에 의해 선택된 직렬 출력 신호 (21) 의 데이터 비트들에 대응하는 데이터 입력 D1으로 입력된다는 것을 주목한다. 이것은, 그레이스케일 데이터 (12) 와 제어 데이터 (14A) 의 데이터 비트는 출력 버퍼 (18) 에 의해 다음 스테이지에서 클록 신호 (20) 가 중첩되는 직렬 출력 신호 (21) 의 무효 위치에 포함되는데; 클록 신호 (20) 가 직렬 출력 신호 (21) 와 중첩될 때 데이터 입력 D1에 입력된 데이터 비트가 출력 버퍼 (18) 에서 손실되는 것과 같이, 데이터의 데이터 비트가 송신되는 것을 방지하는 것을 목적으로한다. 그러므로, 송신될 데이터 비트는 데이터 입력 D1으로 공급되지 않아야 한다. 이것은, 병렬 클록 신호 CLKp가 데이터 입력 D1에 공급될 필요가 없고; 데이터 입력 D1이 하이 레벨 또는 로우 레벨 중 어느 것으 로 고정될 수도 있다는 것을 내포한다.
또한, 멀티플렉서 회로 (42) 는 클록 신호 (20) 로서 카운터 회로 (41) 로부터 수신된 출력 신호 Q1을 출력한다.
홀드 회로 (17) 의 동작은 홀드 회로 (16) 의 그것과 유사하다. 도 5에 도시된 바와 같이, 직렬 클록 신호 CLKs는 홀드 회로 (17) 내의 카운터 회로 (71) 로 공급된다. 카운터 회로 (71) 는 출력 신호 (Q1 내지 Qn) 를 생성하는 카운터 회로 (41) 와 비슷하게 동작한다. 카운터 회로 (71) 에 의해 생성된 출력 신호 (Q1 내지 Qn) 의 파형은 카운터 회로 (41) 에 의해 생성된 출력 신호 (Q1 내지 Qn) 의 파형과 동일하다. 출력 신호 (Q1 내지 Qn) 는 멀티플렉서 회로 (72) 의 선택 제어 입력 (S1 내지 Sn) 으로 공급된다.
멀티플렉서 회로 (72) 는 데이터 입력 (D2 내지 Dn) 상의 짝수 그레이스케일 데이터 (13) 와 제어 데이터 (14B) 를 수신한다. 본 실시 형태에서, 제어 데이터 (14B) 는 데이터 입력 (D1 내지 D4) 로 공급된다. 도 5에 도시된 바와 같이, 멀티플렉서 회로 (42) 와 상이하게, 멀티플렉서 회로 (72) 는 데이터 입력 (D1) 상에서 제어 데이터 (14B) 를 수신한다. 대안적인 실시 형태에서, 그레이스케일 데이터 (13) 의 데이터 비트는 데이터 입력 (D1) 으로 공급될 수도 있다. 멀티플렉서 회로 (72) 는 클록 신호를 출력하도록 설계되지 않는 반면, 멀티플렉서 회로 (42) 는 클록 신호 (20) 로서 카운터 회로 (41) 로부터 수신된 출력 신호 (Q1) 를 출력하도록 설계된다는 것을 주목한다. 멀티플렉서 회로 (72) 의 다른 구성 및 동작은 멀티플렉서 회로 (42) 의 구성 및 동작과 동일하다. 멀티플렉 서 회로 (72) 의 입력 및 출력 신호들의 파형을 도시한 타이밍 차트가 주어지지는 않았지만, 당업자는 멀티플렉서 회로 (72) 는 도 6에 도시된 멀티플렉서 회로 (42) 와 비슷한 방법으로 동작한다는 것을 이해한다. 멀티플렉서 회로 (72) 는, 병렬 클록 신호 CLKp 대신에 제어 데이터 (14B) 가 데이터 입력 (D1) 으로 공급되고 클록 신호 (20) 에 대응하는 출력이 없다는 점에서 멀티플렉서 회로 (42) 와 상이하다.
도 2에 도시된 바와 같이, 홀드 회로 (16) 에 의해 출력된 직렬 출력 신호 (21) 와 클록 신호 (20) 는 각각 출력 버퍼 (18) 의 드라이버 회로 (31, 32) 로 공급되고 증폭 및/또는 임피던스 변환되어 한 쌍의 보완 신호 (complementary signal) 를 생성한다. 드라이버 회로 (32) 는 드라이버 회로 (31) 에 의해 생성된 보상 신호의 그것과 상이한 신호 레벨을 가진 보완 신호를 생성하도록 구성된다. 일 실시 형태에서, 드라이버 회로 (32) 에서 출력된 보완 신호의 신호 레벨은 드라이버 회로 (31) 에서 출력된 보완 신호의 신호 레벨보다 크게 조정될 수도 있다. 대안으로, 드라이버 회로 (32) 에서 출력된 보완 신호의 신호 레벨은 드라이버 회로 (31) 에서 출력된 보완 신호의 신호 레벨보다 작게 조정될 수도 있다. 드라이버 회로 (31, 32) 의 출력 신호 레벨 제어는 드라이버 회로 (31, 32) 로 공급된 전력 공급 전압을 제어함으로써 달성될 수도 있다.
중첩 회로 (34) 는 드라이버 회로 (32) 에 의해 증폭된 클록 신호 (20) 를 드라이버 회로 (31) 에 의해 증폭된 직렬 출력 신호 (21) 상에 중첩하여 한쌍의 보완 송신 신호를 신호 라인 (TXAP, TXAN) 상에 전개시킨다. 특히, 중첩 회로 (34) 는 드라이버 회로 (31, 32) 로부터의 출력 신호를 중첩하여 결과로서 생기는 보완 신호를 출력 단자 (28-2) 를 통해 신호 라인 (TXAP, TXAN) 에 출력한다. 중첩 회로 (34) 는 출력 버퍼 (18, 19) 중에서 출력 버퍼 (18) 내에만 선택적으로 제공된다. 이것은, 드라이버 회로 (31, 32) 의 출력을 단지 접속시킴으로써 중첩 회로 (34) 가 형성되므로, 동일한 극성을 가진 보완 출력 신호가 접속되는 출력은 클록 신호를 중첩시키는데 사용된 회로 구성의 단순화를 향상시킨다. 이 경우, 드라이버 회로 (31) 의 출력이 고 임피던스로 설정되면서, 직렬 출력 신호 (21) 는 출력되지 않고 드라이버 회로 (32) 가 고 임피던스로 설정되면서, 클록 신호 (20) 는 출력되지 않는다.
대안적인 실시 형태에서, 중첩 회로 (34) 는 클록 신호 (20) 에 응답하여 드라이버 회로 (31, 32) 를 선택하기 위해 제어 회로 (미도시) 에 의해 제어될 수도 있다. 드라이버 회로 (31, 32) 중 선택된 드라이버가 출력 단자 (28-2) 에 접속되어 출력 단자에서 보완 출력 신호를 출력하게 한다. 제어 회로와 (드라이버 회로 (31, 32) 를 스위칭하는) 스위치 회로와 같이 선택 메커니즘 제공을 요구하는 이러한 구성은 또한, 오직 출력 버퍼 (18) 에 있어서, 클록 신호를 중첩시키는데 사용된 회로 구성의 단순화를 향상시킨다. 이 경우, 상술된 바와 같이 드라이버 회로 (31, 32) 를 고 임피던스 상태로 설정할 필요는 없다.
반면에, 홀드 회로 (17) 에 의해 생성된 직렬 출력 신호 (22) 는 출력 버퍼 (19) 의 드라이버 회로 (33) 로 공급되고 증폭 및/또는 임피던스 변환을 겪고, 결과로서 생기는 보완 송신 신호는 출력 단자 (28-1) 를 통해 신호 라인 (TXBP, TXBN) 으로 출력된다. 신호 라인 (TXBP, TXBN) 을 통해 전개된 보완 송신 신호상에 클록 신호가 중첩되지 않더라도, 신호 라인 (TXBP, TXBN) 을 통해 전개된 송신 신호는 신호 라인 (TXAP, TXAN) 을 통한 송신 신호와 실질적으로 동기되는데, 홀드 회로 (16, 17) 는 클록 발생 회로 (15) 로부터 공통으로 수신된 클록 신호 (23) 에 의해 서로 동기되기 때문이다.
도 7a는 신호 라인 (TXBP, TXBN) 을 통해 송신된 송신 신호와 신호 라인 (TXBP, TXBN) 의 예시적인 데이터 배열을 도시하는 개략도이다. 이 예에서, 클록 신호 (20) 는, 2개의 홀수 픽셀의 그레이스케일 데이터에 대하여 2회 신호 라인 (TXAP, TXAN) 을 통해 송신된 송신 신호와, 홀수 그레이스케일 데이터 (12) 이외에, 극성 반전 데이터와 같이, 제어 데이터 (14A) 를 부가적으로 전달하는 신호 라인 (TXAP, TXAN) 상에서 송신된 송신 신호에 중첩 또는 임베딩된다.
상세하게, 신호 라인 (TXAP, TXAN) 을 통해 송신된 송신 신호에 의해 전달된 데이터는 : 두개의 클록 비트, 한 세트의 제어 비트, 및 2개의 홀수 픽셀에 대한 그레이스케일 데이터 (12) 를 통합하며; 제어 비트는 제어 데이터 (14A) 의 데이터 비트라는 것을 주목해야 한다. 클록 비트는 클록 신호 (20) 를 송신 신호로 중첩함으로써 발생되고, 데이터 라인 드라이버 (3) 에서 클록 복구를 위해 사용된다.
도 7b는 신호 라인 (TXAP, TXAN) 을 통해 송신된 송신 신호의 파형을 도시하는 타이밍도이다. 클록 신호는 데이터 입력 (D1) 으로 공급된 데이터 비트가 위치하는 시간 영역의 위치에 중첩된다. 도 7b에 도시된 바와 같이, 클록 비트에 대응하는 위치에서 신호 라인 (TXAP, TXAN) 상에서 송신된 송신 신호들의 진폭 은 다른 위치에서의 진폭과 상이하며; 도 7b는, 신호 라인 (TXAP, TXAN) 을 통해 송신된 송신 신호들의 진폭이 클록 신호 (20) 가 중첩되는 위치, 즉, 클록 비트가 위치되는 위치에서 선택적으로 증가되는 경우를 도시한다. 클록 비트가 송신된 직후, 데이터 입력 (D1) 으로 공급된 데이터 비트가 송신된다.
일 실시 형태에서, 하나 이상의 더미 비트는 각각의 클록 비트가 송신된 직후에 송신될 수도 있다. 클록 비트에 대응하는 위치에서 신호 라인 (TXAP, TXAN) 상에 송신된 송신 신호의 진폭은 다른 위치에서의 진폭과 상이하고, 이것은 신호 라인들의 전압 레벨의 불안정을 초래할 수도 있다. 이러한 불안정은, 클록 비트가 송신된 직후 (제어 비트와 그레이스케일 데이터와 같은) 유효 데이터가 송신될 때 비트 에러를 초래할 수도 있다. 더비 비트의 송신은 유효 데이터의 송신 시 신뢰도를 효과적으로 개선시킨다.
또한, 신호 라인 (TXAP, TXAN) 을 통해 송신된 송신 신호는, 클록 비트에 대응하는 위치에서 송신 신호의 극성들은 직전에 송신된 데이터 비트에 대응하는 위치에서의 송신 신호의 극성과 동일하고, 클록 비트에 대응하는 위치에서 송신 신호의 진폭이 직전에 송신된 데이터 비트에 대응하는 위치에서의 진폭보다 크게 발생시키는 것이 바람직하다. 이것은 신호 라인 (TXAP, TXAN) 의 전압 레벨의 급격한 변화를 방지하여 노이즈를 감소시킨다.
반면에, 신호 라인들 (TXBP, TXBN) 을 통해 송신된 송신 신호는 클록 비트를 포함하지 않는 한편, 이미지 디스플레이 패널 (1) 의 짝수 픽셀의 짝수 그레이스케일 데이터 (13) 를 송신하고; 클록 신호는 신호 라인 (TXBP, TXBN) 을 통해 송신된 송신 신호 상에 중첩되지 않는다. 짝수 그레이스케일 데이터 (13) 이외에도, 신호 라인 (TXBP, TXBN) 을 통해 송신된 데이터는 극성 반전 데이터와 같은 제어 데이터 (14B) 를 포함한다. 신호 라인 (TXBP, TXBN) 을 통해 송신된 송신 신호의 제어 데이터 (14B) 의 위치는 시간 영역에서 신호 라인 (TXAP, TXAN) 을 통해 송신된 클록 비트의 위치과 동일할 수도 있고, 또는 클록 비트가 송신된 직후의 위치와 동일할 수도 있다. 이것은 송신 및 수신 측 둘 다에서 내부 신호 처리의 효율을 효과적으로 개선시킨다.
대안적인 실시 형태에서, 2개의 클록 비트가 각각의 픽셀에 대한 송신 신호에 포함될 수도 있다. 다른 대안적인 실시 형태에서, 일 클록 비트는, 신호 라인들의 대역폭에 충분한 여유가 있을 때, 송신될 데이터의 각각의 데이터 비트에 대해 중첩될 수도 있다.
(수신 회로)
다음으로, 신호 라인 (TXAP, TXAN) 과 신호 라인 (TXBP, TXBN) 을 통해 송신된 송신 신호를 수신하는 수신 회로의 예시적인 동작과 구성이 설명된다. 수신측을 가리키는 다음 설명에서, 신호 라인 (TXAP, TXAN, TXBP, 및 TXBN) 은 각각 신호 라인 (RXAP, RXAN, RXBP, 및 RXBN) 으로 지칭되고, 신호 라인 (TXAP, TXAN, TXBP, 및 TXBN) 을 통해 송신된 송신 신호는 수신 신호라 지칭된다. 신호 라인 (TXAP, TXAN) 으로 구성된 송신 라인과 신호 라인 (TXBP, TXBN) 으로 구성된 송신 라인은 지연 시간의 차를 감소시키기 위해 서로 가깝게 배치되는데, 신호 라인 (TXAP, TXAN, TXBP, 및 TXBN) 을 통해 송신된 송신 신호의 펄스 폭 이하가 바람직 하다. 이러한 요구는 통상적으로, 짝수 픽셀과 홀수 픽셀에 대한 그레이스케일 데이터와 같은 서로 관계있는 데이터가 이미지 처리 회로 (2) 에서 데이터 라인 드라이버 (3) 로 서로 가깝게 배치된 송신 라인을 통해 송신되는 경우에 만족된다.
도 8은 데이터 라인 드라이버 (3) 의 예시적인 구성을 도시하는 회로도이다. 데이터 라인 드라이버 (3) 는 각각, 송신 라인 (5-1 내지 5-n) 에 접속되고 수신 회로 (80-1 내지 80-n) 에 공급된다. 도 8의 도시는 수신 회로 (80-1) 를 포함하는 송신 라인 (5-1) 에 접속된 데이터 라인 드라이버 (3) 의 구성이다. 수신 회로 (80-1) 의 입력 단자 (92-1) 는 신호 라인 (RXBP, RXBN) 에 접속되고 입력 단자 (92-2) 는 송신 라인 (5-1) 의 신호 라인 (RXAP, RXAN) 에 접속된다. 입력 단자 (92-1) 는 보완 신호 라인들에 접속된 2개의 보완 단자들로 구성된다. 2개의 보완 단자가 동일한 데이터를 수신하는데 사용되기 때문에, 이러한 2개의 단자를 총괄하여 입력 단자 (92-1) 라 지칭한다. 이것은 또한 입력 단자 (92-2) 에도 적용된다.
수신 회로 (80-1) 는 입력 단자 (92-1) 에 접속된 수신 버퍼 (90), 입력 단자 (92-2) 에 접속된 수신 버퍼 (82), 수신 버퍼 (82) 에 접속된 기준 전압 발생 회로 (81), 클록 발생 회로 (87), 및 수신된 데이터를 홀딩하는 홀드 회로 (88, 89) 를 포함한다. 수신 버퍼 (90) 는 입력 단자 (92-1) 에 접속된 신호 라인 (RXBP, RXBN) 상의 전압 레벨을 비교하여 그 전압 레벨 비교 결과에 대한 응답으로 내부 데이터 신호를 생성하는 증폭기 (86) 를 포함한다. 반면에, 수신 버퍼 (82) 는 증폭기 (85) 와 검출 회로 (95) 를 포함한다. 증폭기 (85) 는 신호 라 인 (RXAP, RXAN) 의 전압 레벨을 비교하여 그 전압 레벨 비교 결과에 대한 응답으로 다른 내부 데이터 신호를 생성한다. 검출 회로 (95) 는 신호 라인 (RXAP, RXAN) 을 통해 송신된 수신 신호로부터 클록 비트를 추출한다. 상세하게, 검출 회로 (95) 는 신호 라인 (RXAP, RXAN) 상의 전압 레벨을 각각 검출하는 한쌍의 증폭기 (83, 84) 와, 이 증폭기 (83, 84) 의 출력에 접속된 OR 회로 (94) 를 포함한다. OR 회로 (94) 의 출력은 클록 발생 회로 (87) 에 접속된다. 아래에 설명되는 바와 같이, 클록 신호 CLK_REF는 OR 회로 (94) 의 출력 상에 발생된다.
도 9a는 홀드 회로 (88) 의 예시적인 구성을 도시하는 상세한 블록도이다. 클록 발생 회로 (87) 는 검출 회로 (95) 로부터 클록 신호 CLK_REF를 수신하고 내부 클록 신호 CK1 내지 CKn을 생성한다. 내부 클록 신호 CK1 내지 CKn은 홀드 회로 (88) 에 공급된다. 홀드 회로 (88) 는 n개의 플립 플롭 회로 (93) 를 포함한다. 각각의 플립 플롭 회로 (93) 는 데이터 입력 단자 (D), 클록 입력 단자 (CK), 및 데이터 출력 단자 (Q) 를 갖는다. 플립 플롭 회로 (93) 는 증폭기 (85) 로부터 내부 데이터 신호를 공통으로 수신하고 또한 클록 발생 회로 (87) 로부터 내부 클록 신호 (CK1 내지 CKn) 중 대응하는 내부 클록 신호를 수신하여 데이터 출력 (D1 내지 Dn) 상에 출력 신호를 각각 생성한다.
도 9b에 도시된 바와 같이, 홀드 회로 (89) 는 비슷하게 구성된다. 내부 클록 신호 (CK1 내지 CKn) 는 클록 발생 회로 (87) 로부터 홀드 회로 (89) 에 공급된다. 홀드 회로 (89) 는 n개의 플립 플롭 회로 (93) 를 포함한다. 플립 플롭 회로 (93) 는 증폭기 (86) 로부터 내부 데이터 신호를 공통으로 수신하고 또 한 클록 발생 회로 (87) 로부터 내부 클록 신호 (CK1 내지 CKn) 중 대응하는 내부 클록 신호를 수신하여 데이터 출력 (D1 내지 Dn) 상에 출력 신호를 각각 생성한다.
도 10은 클록 발생 회로 (87) 의 예시적인 구성을 도시하는 상세한 회로도이다. 일 실시 형태에서, 클록 발생 회로 (87) 는 DLL (Delay Locked Loop) 회로와 같이 구성된다. 클록 발생 회로 (87) 는 위상 비교기 (101), 차지 펌프 (102), 필터 회로 (103), 및 직렬로 접속된 지연 회로 (105) 를 포함하는 접압 제어된 지연 회로 (104) 를 포함한다. 각각의 지연 회로 (105) 는 T/n의 지연 시간을 갖는다.
다음으로, 도 11의 타이밍도를 참고하여, 수신 회로 (80-1) 의 동작을 설명할 것이다. 기준 전압 생성 회로 (81) 는 한 쌍의 기준 전압 (VREFH, VREFL) 을 생성하고, 이 기준 전압 (VREFH, VREFL) 을 증폭기 (83, 84) 로 각각 공급한다. 기준 전압 (VREFH, VREFL) 은, 신호 라인 (RXAP, RXAN) 상의 수신 신호가 유효 데이터 (제어 데이터와 그레이스케일 데이터 (12)) 에 대하여 높은 레벨로 설정될 때 신호 라인 (RXAP, RXAN) 상의 수신 신호가 구동되는 전압 레벨 보다 높고, 신호 라인 (RXAP, RXAN) 상의 수신 신호가 클록 비트에 대하여 높은 레벨로 설정될 때 신호 라인 (RXAP, RXAN) 상의 수신 신호가 구동되는 전압 레벨 보다 낮다.
도 8을 다시 참고하면, 신호 라인 (RXAP) 상의 수신 신호가 그 안에 포함된 클록 비트에 대하여 높은 레벨로 끌어올려지고 신호 라인 (RXAN) 상의 수신 신호가 이 클록 비트에 대하여 낮은 레벨로 끌어내려질 때, 신호 라인 (RXAP) 에 접속된 증폭기 (83) 의 비반전 입력의 전압 레벨은 증폭기 (83) 의 반전 입력의 전압 레벨 이상으로 올라간다. 결과적으로, 증폭기 (83) 의 출력은 높은 레벨로 끌어올려진다. 반면에, 신호 라인 (RXAP) 상의 수신 신호가 그 안에 포함된 클록 비트에 대하여 낮은 레벨로 끌어내려지고 신호 라인 (RXAN) 상의 수신 신호가 이 클록 비트에 대하여 높은 레벨로 끌어올려질 때, 신호 라인 (RXAN) 에 접속된 증폭기 (84) 의 비반전 입력의 전압 레벨은 증폭기 (84) 의 반전 입력의 전압 레벨 이상으로 올라간다. 결과적으로, 증폭기 (84) 의 출력은 높은 레벨로 끌어올려진다. 증폭기 (83, 84) 의 출력이 OR 회로 (94) 에 접속되기 때문에, 검출 회로 (95) 는 포함된 클록 비트를 검출하고 클록 신호 CLK_REF는 OR 회로 (94) 로부터 성공적으로 복구되어 출력되기 때문에, 클록 비트가 수신 신호의 포지티브 또는 네거티브 위상으로서 포함되는지 여부는 고려하지 않는다. 도 11은 복구된 클록 신호 CLK_REF의 파형을 도시한다.
송신 회로 (10-1) 에 관한 상기 설명과 같이, 클록 비트에 대응하는 위치에서의 신호 라인 (RXAP, RXAN) 상의 수신 신호의 진폭은 그레이스케일 데이터 및 제어 데이터에 대응하는 위치에서의 신호 라인 (RXAP, RXAN) 상의 수신 신호의 진폭 보다 작을 수도 있다. 이 경우, 수신 회로의 구성은 다음과 같이 수정된다: 기준 전압 발생 회로 (81) 는 기준 전압 (V1, V2) 을 발생시키는 기준 전압 발생 회로로 대체되고 검출 회로 (95) 는 상이하게 구성된 다른 검출 회로로 대체된다. 기준 전압 (V1) 은 클록 비트에 대응하는 위치에서의 수신 신호의 전압 레벨보다 낮게 설정되고, 기준 전압 (V2) 은 클록 비트에 대응하는 위치에서의 수신 신호의 전압 레벨보다 높게 그리고 유효 데이터 (제어 데이터와 그레이스케일 데이터) 에 대응하는 위치에서의 수신 신호의 전압 레벨보다 낮게 설정된다. 검출 회로는 한 쌍의 증폭기와 AND 회로를 포함하는데, 하나는 신호 라인 (RXAP) 의 전압 레벨이 V1보다 높다는 것을 검출하고 다른 하나는 신호 라인 (RXAP) 의 전압 레벨이 V2보다 낮다는 것을 검출한다. 그런 다음, 증폭기의 검출 결과의 논리 AND는 AND 회로에 의해 얻어지고 AND 회로의 출력 신호는 클록 신호 CLK_REF로서 사용된다. 클록 비트가 포지티브 및 네거티브 위상에서 포지티브 위상 또는 네거티브 위상의 데이터 비트로서 포함되는 두가지 경우 모두를 처리하기 위해 신호 라인 (RXAN) 에 동일 회로가 제공된다.
클록 신호 CLK_REF는 도 10에 도시된 바와 같이 클록 발생 회로 (87) 로 공급된다. 클록 발생 회로 (87) 에서, 클록 신호 CLK_REF는 직렬로 접속된 지연 회로 (105) 에 의해 스테이지들에서 지연되어 일 세트의 내부 클록 신호들 CK1 내지 CKn을 발생시킨다. 위상 비교기 (101) 는 내부 클록 신호 (CKn) 의 위상을 클록 신호 CLK_REF의 위상과 비교한다. 시간 영역에서 내부 클록 신호 (CKn) 의 위상이 클록 신호 CKL_REF의 위상보다 앞설때, 예를 들어, 출력 신호의 전압 레벨 UP은 낮아지고 출력 신호의 전압 레벨 DN은 올라간다. 결과적으로, 차지 펌프 회로 (102) 는 전원 (106) 에서 출력 노드 (108) 로 흐르는 전류를 감소시키거나 차단하고, 대안으로, 출력 신호들에 응답하여 전원 (107) 에 의해 출력 노드 (108) 에서 나오는 전류를 증가시킴으로써, 차지 펌프 (102) 의 출력 전압을 낮춘다. 자치 펌프 (102) 의 출력 전압은 필터 회로 (103) 에 의해 필터링되어 노 이즈가 제거되고 이 노이즈가 제거된 출력 전압은 지연 회로 (105) 로 공급되어 내부의 신호 송신율을 감소시킨다. 이것은, 내부 클록 신호 CK1 내지 CKn의 위상을 지연시키는 결과가 된다. 내부 클록 신호 CK1 내지 CKn의 위상은 시간 영역에서 내부 클록 신호 CKn의 위상이 클록 신호 CKL_REF의 위상으로부터 지연되는 경우에도 비슷하게 제어된다. 이 방법에서, 클록 발생 회로 (87) 는 기준으로서 클록 신호 CLK_REF를 이용하여 다상의 내부 클록 신호 CK1 내지 CKn의 세트를 발생시킨다. 내부 클록 신호 CK1 내지 CKn은 T/n의 위상 간격으로 조정된 일 세트의 펄스 신호를 형성한다; 내부 클록 신호 CK1 내지 CKn의 파형을 도 11에 도시한다.
한편, 도 8에 도시된 증폭기 회로 (85) 는 입력 단자들 (92-2) 상의 전압 레벨을 비교하여 신호 라인 (RXAP, RXAN) 상의 데이터를 검출하고, 이 검출된 데이터를 표시하는 내부 데이터 신호 (DATA) 를 생성한다. 생성된 내부 데이터 신호 (DATA) 는 홀드 회로 (88) 에 공급된다.
도 9에 도시된 바와 같이, 홀드 회로 (88) 는 내부 데이터 신호 (DATA) 를 n개의 플립 플롭 회로 (93) 각각에 공급하고 또한 내부 클록 신호 (CK1 내지 CKn) 를 플립 플롭 회로 (93) 에 각각 공급한다. 그것에 의해, 입력 단자들 (92-2) 에서 직렬로 수신된 수신 신호들의 데이터 비트는 도 9a 및 도 11에 도시된 바와 같이 n개의 플립 플롭 회로 (93) 에 저장되고 데이터 출력 (D1 내지 Dn) 에서 병렬로 출력된다. 홀드 회로 (88) 의 데이터 출력 (D1) 은 신호 라인 (RXAP, RXAN) 상에서 송신된 수신 신호들 상에 중첩된 클록 신호 (20) 에 대응하고; 데이터 출력 (D1) 에서 출력된 데이터 비트는 유효 데이터가 아니라는 것을 주목한다. 그러므로, 데이터 출력 (D1) 에서 출력된 출력 신호는 데이터 라인 드라이버 (3) 에서 처리된 후속 신호의 출력 클록 신호 (CLOCK) 로서 취급될 수도 있다. 대안으로, 상술된 내부 클록 신호 (CK1 내지 CKn) 중 어느 신호, 예를 들어, 내부 클록 신호 (CKn) 는 출력된 클록 신호 (CLOCK) 로서 출력될 수도 있다. 도 8은, 내부 클록 신호 (CK1 내지 CKn) 중 선택된 신호가 출력 클록 신호 (CLOCK) 로서 사용되는 경우를 도시한다.
직렬로 접속된 플립 플롭 회로 (93) 는 내부 클록 신호 (CK1 내지 CKn) 와 동기하여 동작하는 직렬-병렬 변환 회로로서 동작한다는 것을 주목한다. 홀드 회로 (88) 의 데이터 출력 (D2 내지 Dn) 에서 병렬로 출력된 데이터는, 송신 회로 (10-1) 내 홀드 회로 (16) 의 데이터 입력들 (D2 내지 Dn), 특히, 도 8 및 도 9a에 도시된 바와 같이 홀수 픽셀들의 그레이스케일 데이터 (12) 와 제어 데이터 (14a)에 공급된 데이터의 재생이다. 대안적인 실시 형태에서, 송신 회로에 대하여 설명된 바와 같이, 처리 회로와 송신 라인들의 용량에 충분하게 여유가 있지 않다면, 데이터 출력 (D1 내지 Dn) 으로부터 병렬로 출력된 데이터는 그레이스케일 데이터 (12) 와 제어 데이터만을 포함할 수도 있다.
도 8을 다시 참고하면, 증폭기 회로 (86) 는 입력 단자들 (92-1) 의 전압 레벨을 비교하여 신호 라인 (RXBP, RXBN) 상에서 이송된 데이터를 검출하고 이 검출된 데이터를 표시하는 내부 데이터 신호 (DATA) 를 생성한다. 내부 데이터 신호 (DATA) 는 홀드 회로 (89) 에 공급된다. 홀드 회로 (89) 는 홀드 회로 (88) 와 동일한 구성을 갖는다. 홀드 회로 (88, 89) 는 클록 발생 회로 (87) 에 공통으로 접속되어 동일한 내부 클록 신호 (CK1 내지 CKn) 를 수신한다. 홀드 회로 (89) 에서, 도 9b에 도시된 바와 같이, 내부 데이터 신호 (DATA) 는 n개의 플립 플롭 회로 (93) 에 공통으로 공급되고 내부 클록 신호 (CK1 내지 CKn) 는 각각 플립 플롭 회로 (93) 에 공급된다. 그것에 의해, 입력 단자들 (92-1) 에서 직렬로 수신된 수신 신호들의 데이터 비트는 도 9b 및 도 11에 도시된 바와 같이 n개의 플립 플롭 회로 (93) 에 저장되고 데이터 출력 (D1 내지 Dn) 에서 각각 출력된다. 홀드 회로 (88) 의 경우와는 상이하게, 신호 라인 (RXBP, RXBN) 상에서 송신된 제어 데이터 (14B) 의 데이터 비트가 홀드 회로 (89) 의 데이터 출력 (D1) 에서 출력되고 데이터 출력들 (D2 내지 Dn) 에서 출력된 그레이스케일 데이터 (13) 와 제어 데이터 (14B) 와 동일한 방법으로 데이터 라인 드라이버 (3) 에서의 후속 처리에 사용된다. 이것은, 내부 클록 신호 (CK1) 와 함께 공급된 플립 플롭 회로 (93) 를 포함한 플립 플롭 회로 (93) 의 세트가 직렬-병렬 변환 회로로서 동작한다는 것을 암시한다. 홀드 회로 (89) 의 데이터 출력들 (D1 내지 Dn) 에서 병렬로 출력된 데이터는 송신 회로 (10-1) 내 홀드 회로 (17) 의 데이터 입력 (D1 내지 Dn) 으로 공급된 제어 데이터 (14B) 와 그레이스케일 데이터 (13) 의 재생이다. 송신 회로에 대하여 설명된 바와 같이, 처리 회로와 송신 라인들의 용량에 충분하게 여유가 있지 않다면, 그레이스케일 데이터 (13) 만이 홀드 회로 (17) 의 데이터 입력들 (D1 내지 Dn) 모두로 공급되어 홀드 회로 (89) 의 대응하는 데이터 출력들 (D1 내지 Dn) 상에서 재생될 수도 있다.
요약하면, 본 실시 형태의 수신 회로 (80-1) 는 오로지 입력 단자들 (92-2) 상의 송신 라인들 상에서 송신된 송신 신호들 (또는 클록 비트들) 에 중첩된 클록 신호를 검출하고, 입력 단자 (92-1, 92-2) 둘 다에 의해 수신된 송신 신호의 수신 및 직렬-병렬 변환을 위해 거기에서 발생된 내부 클록 신호들 (CL1 내지 CLn) 과 결과로서 발생된 클록 신호 (CLK_REF) 를 사용하도록 설계된다. 이것은, 효과적으로 수신 회로 구성을 간소화하고 사이즈를 감소하게 하는 한편, 수신 회로 (80-1) 의 전력 소모를 효율적으로 감소시킨다. 휴대용 디스플레이 장치에서 본 실시 형태의 수신 회로의 사용은 휴대용 디스플레이 장치의 소형화 및 전력 소모 감소를 효과적으로 돕는다.
또한, 상술된 바와 같이, 본 실시 형태의 송신 회로 구성은 소형화 및 송신 회로의 전력 소모 감소를 효율적으로 달성한다. 이것은, 본 실시 형태의 송신 회로 및 수신 회로 모두의 사용이 휴대용 장치에 특히 효과적이라는 것을 의미한다.
본 발명은 상술된 실시 형태들로 제한되지 않고, 본 발명의 범위를 벗어나지 않고 수정 및 변경될 수도 있다는 것이 명백하다.
예를 들어, 도 12는 대안적인 실시 형태의 송신 회로 (210-1) 의 예시적인 구성을 도시한다. 동일한 숫자는 도 2와 도 12에서 동일한 컴포넌트를 나타내고 그 설명은 생략한다. 송신 회로 (210-1) 에서, 도 2에 도시된 송신 회로 (10-1) 와는 상이하게, 송신 신호 라인 (TXBP, TXBN) 에 접속된 홀드 회로 (217) 는 홀드 회로 (16) 와 동일한 구성을 갖는 병렬-직렬 변환 회로를 포함하고 클록 신호 (220) 를 발생시킨다. 출력 버퍼 (18) 와 비슷하게, 홀드 회로 (217) 에 접속된 출력 버퍼 (219) 는 증폭기 회로 (33, 232) 에서의 클록 신호 (220) 와 직렬 출력 신호 (22) 를 증폭하고 증폭된 직렬 출력 신호 (22) 상에 증폭된 클록 신호 (220) 를 중첩하여 신호 라인 (TXBP, TXBN) 상의 클록 임베디드 송신 신호를 전개시킨다.
수신 측에서, 도 8에 도시된 수신 회로 (80-1) 는 클록 임베디드 송신 신호를 수신하도록 사용된다. 이 경우, 수신 회로 (80-1) 는 신호 라인 (RXAP, RXAN) 상에 송신된 수신 신호들 상에 중첩된 클록 신호를 복구하고 이 복구된 클록 신호와 동기하여 신호 라인들 (RXBP, RXBN) 상에 송신된 데이터를 수신하며; 신호 라인들 (RXBP, RXBN) 상에서 송신된 수신 신호들 상에 중첩된 클록 신호는 클록 복구되지 않는다. 이 경우, 복구 회로 (80-1) 내의 홀드 회로 (89) 의 데이터 출력 (D1) 에서 출력된 신호는 클록 신호이고 후속 신호 처리를 위해 사용될 유효 데이터 비트를 전달하지 않는다. 수신 회로 (80-1) 내의 홀드 회로 (89) 의 데이터 출력 (D1) 에서 유효 데이터가 출력되지 않더라도, 이것은 또한, 홀드 회로 (88) 에 인가되지 않고 수신 회로 (80-1) 의 동작에 영향을 미치지 않는다.
클록 신호가 모든 송신 라인들을 통해 송신된 송신 신호들로 임베딩되는지 또는 클록 신호가 송신 라인들 중 특정 라인을 통해 송신된 송신 신호들로 인베딩되는지 관계없이, 도 12에 도시된 송신 회로 구성은 동일한 구성으로 수신 회로를 사용하게 한다. 이것은 시스템 구현의 유연성을 효율적으로 개선시키는 한편, 소형화와 전력 소모 감소를 달성한다.
도 1은 본 발명의 일 실시 형태에서 이미지 디스플레이 장치의 예시적인 구성을 도시하는 블록도.
도 2는 도 1에 도시된 이미지 디스플레이 장치의 이미지 처리 회로에 포함된 송신 회로의 예시적인 구성을 도시하는 상세한 블록도.
도 3은 도 2에 도시된 송신 회로에 포함된 클록 발생 회로의 예시적인 구성을 도시하는 회로도.
도 4는 도 2에 도시된 송신 회로에 포함된 홀드 회로 (병렬-직렬 변환 회로) 의 예시적인 구성을 도시하는 블록도.
도 5는 도 2에 도시된 송신 회로에 포함된 다른 홀드 회로 (병렬-직렬 변환 회로) 의 예시적인 구성을 도시하는 블록도.
도 6은 도 2에 도시된 이미지 처리 회로에 포함된 송신 회로의 예시적인 동작을 도시하는 타이밍 차트.
도 7a는 그레이스케일 데이터의 예시적인 데이터 구조를 도시하는 도표.
도 7b는 송신 라인을 통해 송신된 신호의 파형을 도시하는 타이밍 차트.
도 8은 수신 회로의 예시적인 구성을 도시하는 블록도.
도 9a는 도 8에 도시된 수신 회로에 포함된 홀드 회로 (직렬-병렬 변환 회로) 의 예시적인 구성을 도시하는 블록도.
도 9b는 도 8에 도시된 수신 회로에 포함된 다른 홀드 회로 (직렬-병렬 변환 회로) 의 예시적인 구성을 도시하는 블록도.
도 10은 도 8에 도시된 수신 회로에 포함된 클록 발생 회로의 예시적인 구성을 도시하는 회로도.
도 11은 도 8에 도시된 수신 회로의 예시적인 동작을 도시하는 타이밍 차트.
도 12는 대안적인 실시 형태에서 송신 회로의 예시적인 구성을 도시하는 블록도.
도 13은 종래의 데이터 송신 시스템의 구성을 도시하는 블록도.
*도면의 주요 부분에 대한 부호의 설명*
1 이미지 디스플레이 패널 2 이미지 처리 회로
3 데이터 라인 드라이버 5 송신 라인
10 송신 회로 15 클록 발생 회로
16 홀드 회로 18 출력 버퍼
34 중첩 회로 80 수신 회로

Claims (20)

  1. 복수의 입력 단자들;
    상기 복수의 입력 단자들에 의해 수신된 수신 신호들을 홀딩하는 복수의 홀드 회로;
    상기 수신 신호들 중 선택된 수신 신호에서 클록 비트를 검출하고, 검출된 상기 클록 비트에 응답하여 클록 신호를 복구하는 검출 회로; 및
    상기 검출 회로에 접속되고 상기 클록 신호로부터 적어도 하나의 내부 클록 신호를 발생시키는 클록 회로를 포함하고,
    상기 복수의 홀드 회로는 상기 적어도 하나의 내부 클록 신호를 공통으로 수신하고, 상기 적어도 하나의 내부 클록 신호와 동기하여 공통으로 상기 수신 신호들의 샘플링을 수행하는, 수신 회로.
  2. 제 1 항에 있어서,
    상기 복수의 홀드 회로 각각은, 상기 수신 신호들 중 대응하는 수신 신호의 데이터 비트를 직렬로 수신하고 상기 수신된 데이터 비트를 병렬로 출력하는 직렬-병렬 변환 회로를 포함하는, 수신 회로.
  3. 제 2 항에 있어서,
    상기 검출 회로는 상기 수신 신호들 중 일 수신 신호의 진폭 변조 부분들을 검출하고, 상기 진폭 변조 부분들은 다른 부분들과 상이한 진폭을 갖고,
    상기 검출 회로는 검출된 상기 진폭 변조 부분들에 응답하여 상기 클록 신호를 복구하는, 수신 회로.
  4. 제 3 항에 있어서,
    상기 수신 신호들 중 일 수신 신호의 상기 진폭 변조 부분들은 상기 다른 부분들의 진폭보다 더 큰 진폭을 갖는, 수신 회로.
  5. 제 3 항에 있어서,
    상기 수신 신호들 중 일 수신 신호의 상기 진폭 변조 부분들은 상기 다른 부분들의 진폭보다 더 작은 진폭을 갖는, 수신 회로.
  6. 제 3 항에 있어서,
    상기 클록 회로에 의해 발생된 상기 적어도 하나의 내부 클록 신호는, 동일한 주기 및 서로 상이한 위상들을 갖는 복수의 펄스 신호를 포함하고,
    상기 직렬-병렬 변환 회로 각각은 상기 복수의 펄스 신호에 응답하여 상기 수신 신호들 중 상기 대응하는 수신 신호의 상기 데이터 비트들을 직렬로 수신하고 상기 수신된 데이터 비트를 병렬로 출력하는, 수신 회로.
  7. 제 6 항에 있어서,
    상기 직렬-병렬 변환 회로 각각은, 상기 복수의 펄스 신호 중 몇몇 펄스 신호에 응답하여 상기 데이터 비트들을 직렬로 수신하는, 수신 회로.
  8. 제 7 항에 있어서,
    상기 수신 신호들 중 상기 일 수신 신호 이외에 상기 수신 신호들 중의 일 수신 신호(들)와 연관된 상기 홀드 회로들 중 일 홀드 회로(들)는 상기 복수의 펄스 신호 중 상기 몇몇 펄스 신호 이외의 일 펄스 신호에 응답하여 상기 수신 신호들에서 내부 제어 데이터를 추출하는, 수신 회로.
  9. 복수의 출력 단자들;
    클록 발생 회로;
    상기 클록 발생 회로에 공통으로 접속되며, 복수의 신호를 각각 수신하고, 상기 클록 발생 회로에서 수신된 적어도 하나의 클록 신호에 응답하여 상기 복수의 신호를 출력하는 복수의 홀드 회로; 및
    상기 복수의 홀드 회로에 접속되고 송신 신호들을 상기 복수의 출력 단자로 각각 출력하는 출력 회로를 포함하고,
    상기 출력 회로는, 클록 비트들을 상기 복수의 홀드 회로들에서 출력된 상기 복수의 신호 중 일 신호로 선택적으로 통합시키는 것을 통해 상기 송신 신호들 중 일 송신 신호를 생성하는, 송신 회로.
  10. 제 9 항에 있어서,
    상기 복수의 홀드 회로들 각각은, 상기 송신 신호들 중 대응하는 송신 신호의 데이터 비트들을 직렬로 수신하여 상기 수신된 데이터 비트들을 병렬로 출력하는 병렬-직렬 변환 회로를 포함하는, 송신 회로.
  11. 제 10 항에 있어서,
    상기 출력 회로는, 상기 클록 비트들에 대응하는 위치들에서의 상기 송신 신호들 중 상기 일 송신 신호의 진폭이 다른 위치들에서의 상기 송신 신호들의 진폭과 상이하도록, 상기 송신 신호들 중 상기 일 송신 신호를 생성하는, 송신 회로.
  12. 제 11 항에 있어서,
    상기 클록 비트들에 대응하는 위치들에서의 상기 송신 신호들 중 일 송신 신호의 상기 진폭은 상기 다른 위치들에서의 상기 송신 신호들의 진폭보다 큰, 송신 회로.
  13. 제 11 항에 있어서,
    상기 클록 비트들에 대응하는 위치들에서의 상기 송신 신호들 중 일 송신 신호의 상기 진폭은 상기 다른 위치들에서의 상기 송신 신호들의 진폭보다 작은, 송신 회로.
  14. 제 11 항에 있어서,
    상기 클록 발생 회로에 의해 발생된 상기 적어도 하나의 클록 신호는, 동일한 주기 및 서로 상이한 위상들을 갖는 복수의 펄스 신호를 포함하고,
    상기 클록 발생 회로는 상기 복수의 펄스 신호를 생성하기 위해 기준 클록 신호에 응답하고,
    상기 병렬-직렬 변환 회로들은 상기 복수의 펄스 신호에 응답하여 상기 송신 신호들의 상기 데이터 비트들을 병렬로 출력하는, 송신 회로.
  15. 제 14 항에 있어서,
    상기 병렬-직렬 변환 회로들 각각은, 상기 복수의 펄스 신호 중 몇몇 펄스 신호에 응답하여 상기 데이터 비트들을 직렬로 출력하고,
    상기 출력 회로는, 상기 복수의 펄스 신호 중 상기 몇몇 펄스 신호 이외의 다른 펄스 신호에 응답하여 상기 클록 비트들을 상기 송신 신호들 중 상기 일 송신 신호에 통합시키는, 송신 회로.
  16. 제 15 항에 있어서,
    상기 송신 신호들 중 다른 송신 신호(들)와 연관된 상기 병렬-직렬 변환 회로들 중의 일 병렬-직렬 변환 회로(들)는 상기 복수의 펄스 신호 중 상기 몇몇 펄스 신호 이외의 상기 다른 펄스 신호에 응답하여 상기 출력 회로에 대한 상기 송신 신호들 중 상기 다른 송신 신호(들)로 제어 데이터를 공급하고,
    상기 출력 회로는 상기 제어 데이터를 상기 송신 신호들 중 상기 다른 송신 신호(들)로 통합하는, 송신 회로.
  17. 제 15 항에 있어서,
    상기 데이터 비트들은 이미지 디스플레이 패널의 픽셀들의 그레이스케일 레벨들을 나타내는 그레이스케일 데이터를 포함하는, 송신 회로.
  18. 클록 발생 회로;
    상기 클록 발생 회로에 공통으로 접속되고 서로 동기된 복수의 송신 신호들을 각각 출력하는 복수의 출력 회로들;
    상기 복수의 출력 회로들 중 일 출력 회로에 접속되고 클록 비트들을 상기 복수의 송신 신호들 중 일 송신 신호에 통합시키는 제어 회로로서, 상기 일 송신 신호는 상기 복수의 출력 회로들 중 상기 일 출력 회로에서 출력되는, 상기 제어 회로;
    상기 복수의 송신 신호들을 각각 송신하는 복수의 송신 라인들;
    상기 복수의 송신 라인들과 각각 접속되고 상기 송신 신호들을 각각 수신하는 복수의 입력 회로들; 및
    상기 복수의 입력 회로들 중 일 입력 회로에 접속되고, 상기 송신 신호들 중 상기 일 송신 신호에서 상기 클록 비트들을 검출하며, 검출된 상기 클록 비트에 응 답하여 내부 클록 신호를 발생시키는 클록 회로를 포함하고,
    상기 복수의 입력 회로들은 상기 내부 클록 신호와 동기하여 공통으로 상기 복수의 송신 라인들을 통해 송신된 상기 복수의 송신 신호들을 각각 샘플링하는, 데이터 송신 시스템.
  19. 제 18 항에 있어서,
    상기 복수의 출력 회로들 중 다른 출력 회로에 접속되고 상기 클록 비트들을 상기 복수의 송신 신호들 중 다른 송신 신호로 통합시키는 다른 제어 회로를 더 포함하고, 상기 일 송신 신호는 상기 복수의 출력 회로들 중 상기 다른 출력 회로에서 출력되는, 데이터 송신 시스템.
  20. 제 18 항에 있어서,
    상기 송신 신호들 중 일 송신 신호에 일 클록 비트가 통합되어, 소정 수의 데이터 비트들이 송신되는, 데이터 송신 시스템.
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