JP4416789B2

JP4416789B2 - 信号受信回路及び信号入力検知回路

Info

Publication number: JP4416789B2
Application number: JP2006513806A
Authority: JP
Inventors: 浩一杉本; 徹岩田
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2004-05-28
Filing date: 2005-02-01
Publication date: 2010-02-17
Anticipated expiration: 2025-02-01
Also published as: CN100477750C; US7809084B2; WO2005117421A1; CN1961573A; WO2005117421A8; US20080247492A1; JPWO2005117421A1

Description

本発明は、複数のチャネルから信号を受信して、これ等信号に対して所定の入力信号処理を行う信号受信回路に関する。

近年、急速に普及しつつあるプラズマディスプレイや液晶ディスプレイなどの映像表示機器においては、この映像表示機器に接続されるＤＶＤ、デジタル放送受信機であるセットトップボックス、又はパーソナルコンピュータ等の映像信号供給機器が増えるに従って、これ等の複数個の映像信号供給機器を接続するための複数個の受信インターフェースを持つことが要求されている。

そこで、前記のような複数個の映像信号供給機器から映像信号を受信する単一の映像表示機器の映像インターフェース装置としては、従来、特許文献１に記載の構成が挙げられる。この特許文献１に示される映像インターフェースの要部を図５を用いて説明すると、映像インターフェース装置Ａは、図示しない３種の映像供給機器から３チャネルの映像信号Ｂ-１、Ｂ-２、Ｂ-３を受ける３個の入力信号処理部Ｃ-１、Ｃ-２、Ｃ-３と、これ等３個の入力信号処理部Ｃ-１〜Ｃ-３で入力処理された映像信号Ｄ-１、Ｄ-２、Ｄ-３のうち何れか１つのチャネルの映像信号を選択する映像選択回路Ｅとを備える。この映像選択回路Ｅは、外部から例えば操作者のリモコン操作に基づく映像切り替え信号ＣＨ-ＳＥＬを受けて、この切り替え信号ＣＨ-ＳＥＬに従って、所望の１つのチャネルの映像信号を選択する。
特開２００４−４０２０８号公報

しかしながら、前記特許文献１に示される映像インターフェース装置Ａでは、映像選択回路Ｅで選択される映像信号は１つであるにも拘わらず、入力信号処理部Ｃ-１〜Ｃ-３の数は映像信号のＢ-１〜Ｂ-３のチャネル数に対応した３個が設けられている。これ等の各入力信号処理部Ｃ-１〜Ｃ-３の内部構成は同一構成であって、例えば図６に入力信号処理部Ｃ-１について示すように、映像信号Ｂ-１がクロック信号Ｂ-１Ｃとデータ信号Ｂ-１Ｄとで構成される場合には、クロック信号Ｂ-１Ｃ用のレシーバＣａ及びＰＬＬ回路Ｃｂと、データ信号Ｂ-１Ｄ用のレシーバＣｃと、クロック信号Ｂ-１Ｃ及びデータ信号Ｂ-１Ｄ間の位相同期用の位相同期回路Ｃｄと、位相同期回路Ｃｄからの映像信号についてシリアル/パラレル変換するシリアル/パラレル変換回路Ｃｅと、この変換回路Ｃｅからの映像信号についてデータ列の整列を行う整列回路Ｃｆとを備えている。更に、データ信号Ｂ-１Ｄが複数のデータ信号で構成される場合には、その各データ信号に対応した複数のデータ信号用のレシーバが必要となると共に、前記位相同期回路Ｃｄ、シリアル/パラレル変換回路Ｃｅ及び整列回路Ｃｆの各構成も、複数のデータ信号に対応した大規模のものとなる。

従って、前記従来の映像インターフェース装置では、映像選択回路Ｅで選択されている映像信号に対応する入力信号処理部（例えばＣ-１）以外の入力信号処理部（Ｃ-２及びＣ-３）では、映像信号Ｂ-２、Ｂ-３が共に入力されない状況であっても、図６に示したレシーバＣａ、Ｃｃから整列回路Ｃｆまでの構成機器が待機動作しており、待機電流が流れて、無駄な消費電力が多いという欠点があることが判った。特に、この無駄な消費電力は、各チャネルのデータ信号が複数のデータ信号で構成されている場合には、顕著である。

しかも、前記従来の映像インターフェース装置では、既述の通り、入力される映像信号のチャネルの数に等しい入力信号処理部Ｃ-１〜Ｃ-３が必要であるため、回路規模が膨大であるという欠点もある。

本発明は、前記技術的課題に着目してなされたものであり、その第１の目的は、複数の入力チャネルを有する信号受信回路において、信号入力の無いチャネルでの入力処理回路の待機動作を不要にして、低消費電力化を図ることにある。

更に、本発明の第２の目的は、備える複数の入力処理回路を共有して、少面積化を図ることにある。

前記第１の目的を達成するため、本発明では、チャネルからの信号入力の有無を検出し、これにより、信号入力の有るチャネルに対応する入力処理回路に対しては動作を許容する一方、信号入力の無いチャネルに対応する入力処理回路の待機動作を停止させることを可能にする。

また、前記第２の目的を達成するために、本発明では、前記の通り、信号入力の有るチャネルに対応する入力処理回路のみに対して動作を許容する構成から、複数のチャネルの全てに対応する複数の入力処理回路が不要になる点、すなわち、一部の入力処理回路が不要になる点に着目して、その一部の入力処理回路を共有化することとする。

具体的に、請求項１記載の発明の信号受信回路は、複数チャネルの各チャネル別に信号を受信する信号受信回路であって、前記各チャネルに対応して、対応するチャネルの信号を入力し、この入力した信号の遷移を検出すると共に、この信号の遷移の検出後に前記対応するチャネルの信号が入力されていることを確認して、対応するチャネルの信号の入力を検知する複数の信号入力検知回路と、前記各信号入力検知回路の後段に配置され、各信号入力検知回路が検知したチャネルの信号を受けて、所定の入力信号処理を行う入力処理回路とを備え、前記各チャネルの信号は、クロック信号と、前記クロック信号と所定の関係で同期したデータ信号とから成り、前記複数の信号入力検知回路は、各々、対応するチャネルからのクロック信号を入力し、この元クロック信号を所定逓倍した逓倍クロック信号を出力するＰＬＬ回路と、前記元クロック信号を入力し、この元クロック信号の遷移を検出して遷移検知信号を出力する遷移検知回路と、前記遷移検知回路の遷移検知信号を受けて活性化され、前記元クロック信号と前記ＰＬＬ回路の逓倍クロック信号とに基づいて前記ＰＬＬ回路のロックを判定してロック検知信号を出力するロック検知回路とを備えたことを特徴とする。

請求項２記載の発明は、前記請求項１記載の信号受信回路において、前記ＰＬＬ回路は、逓倍クロック信号を前記入力処理回路に出力することを特徴とする。

請求項３記載の発明は、前記請求項１記載の信号受信回路において、前記ＰＬＬ回路は、前記遷移検知回路の遷移検知信号を受けて初めて活性化することを特徴とする。

請求項４記載の発明は、前記請求項１記載の信号受信回路において、前記複数の信号入力検知回路の後段に配置され、何れかの信号入検知回路が入力を検知したチャネルの信号を選択する選択回路を備え、前記入力処理回路は、前記選択回路の後段に配置され、前記選択回路により選択されたチャネルの信号について所定の入力信号処理を行う１チャネル分の入力処理回路であることを特徴とする。

請求項５記載の発明は、前記請求項４記載の信号受信回路において、前記入力処理回路は、少なくとも、信号のシリアル／パラレル変換処理を行うシリアル／パラレル変換回路を有することを特徴とする。

請求項６記載の発明の信号入力検知回路は、所定のチャネルの信号の入力を検知する信号入力検知回路であって、前記チャネルの信号を入力し、この入力した信号の遷移を検出すると共に、この信号の遷移の検出後に前記対応するチャネルの信号が入力されていることを確認して、対応するチャネルの信号の入力を検知し、前記チャネルの信号は、クロック信号とデータ信号とを含み、前記信号入力検知回路は、前記チャネルの信号に含まれるクロック信号を入力し、この元クロック信号を所定逓倍した逓倍クロック信号を出力するＰＬＬ回路と、前記チャネルの信号に含まれる元クロック信号を入力し、この元クロック信号の遷移を検出して遷移検知信号を出力する遷移検知回路と、前記遷移検知回路の遷移検知信号を受けて活性化され、前記元クロック信号と前記ＰＬＬ回路の逓倍クロック信号とに基づいて前記ＰＬＬ回路のロックを判定してロック検知信号を出力するロック検知回路とを備えたことを特徴とする。

請求項７記載の発明は、前記請求項６記載の信号入力検知回路において、前記ＰＬＬ回路は、逓倍クロック信号を自己の信号入力検知回路の外部に出力することを特徴とする。

請求項８記載の発明は、前記請求項６記載の信号入力検知回路において、前記ＰＬＬ回路は、前記遷移検知回路の遷移検知信号を受けて初めて活性化することを特徴とする。

以上により、本発明の信号受信回路では、複数のチャネルを入力とする信号受信回路において、各チャネル別の信号入力を、対応する信号入力検知回路で検知したので、信号入力の無いチャネルでは、対応する信号入力検知回路の出力に基づいて、対応する入力処理回路の待機動作を停止させることができ、低消費電力化となる。

特に、本発明の信号受信回路では、複数のチャネルのうち１つのチャネルからの信号入力のみが有る場合には、複数のチャネルに対応する複数の入力処理回路を１つの入力処理回路で共有化できるので、他の入力処理回路が不要となり、顕著な省面積化が図られる。

更に、本発明の入力信号検知回路では、その入力信号検知回路が、遷移検知機能及び信号入力の確認機能を備えるので、チャネルの信号にノイズが重畳されていたり、その信号の入力が途絶えた場合であっても、そのノイズを誤って信号入力と誤検知することがないと共に、信号入力の検知が不定とならず、信号入力の検知の確実化が図られる。

以上説明したように、本発明の信号受信回路によれば、複数のチャネルを入力とする信号受信回路において、各チャネル別に信号入力を検知したので、信号入力の無いチャネルに対応する入力処理回路の待機動作を停止させることができ、低消費電力化を図ることができる。

特に、本発明の信号受信回路によれば、複数のチャネルに対応する複数の入力処理回路を１つの入力処理回路で共有化できるので、顕著な省面積化が可能である。

更に、本発明の入力信号検知回路によれば、チャネルの信号にノイズが重畳されていたり、その信号の入力が途絶えた場合であっても、そのノイズを誤って信号入力と誤検知することがないと共に、信号入力の検知が不定とならず、信号入力の検知の確実化を図ることができる。

以下、本発明の実施形態の信号受信回路を図面に基づいて説明する。

（第１の実施形態）
図１は、本発明の第１の実施形態の信号受信回路の全体構成を示す。

同図に示した信号受信回路１において、図示しない例えばＤＶＤ、セットトップボックス（デジタル放送受信機）及びパーソナルコンピュータ等のＮ個の映像信号供給機器からのＮチャネルの信号Ｓ１、Ｓ２…ＳＮが信号受信回路１に入力される。各チャネルの信号Ｓ１〜ＳＮは、クロック信号Ｓ１ｃ〜ＳＮｃと、自己のクロック信号に所定の関係で同期したデータ信号Ｓ１ｄ、Ｓ２ｄ…ＳＮｄとから成り、各データ信号Ｓ１ｄ〜ＳＮｄは各々複数のデータ信号から成る。

前記信号受信回路１の内部には、前記Ｎチャネルの信号Ｓ１〜ＳＮに対応してＮ個の入力検知回路（信号入力検知回路）２ａ〜２ｎが備えられる。この各入力検知回路２ａ〜２ｎは、各々、前記対応するチャネルの信号Ｓ１〜ＳＮのうち、クロック信号Ｓ１ｃ〜ＳＮｃを受け、このクロック信号の遷移を検知すると共に、このクロック信号の遷移を検知した後もこのクロック信号の入力が継続されていることを確認し、この遷移の検知及び確認でもって、対応するチャネルの信号Ｓ１〜ＳＮの入力を検知する。この各入力検知回路２ａ〜２ｎの内部構成は同一であり、以下、入力検知回路２ａを例に図２に示す。

図２において、入力検知回路２ａは、遷移検知回路１０と、ＰＬＬ回路１１と、ロック検知回路１２とを備える。前記遷移検知回路１０は、所定の時定数を持つ積分回路から構成され、対応するクロック信号Ｓ１-ｃが入力されていて、この入力信号の遷移が前記所定時定数以上の遷移であるとき、クロック信号Ｓ１-ｃの遷移であると検知して、遷移検知信号ＭＯＶ-ａを出力する。

また、前記ＰＬＬ回路１１は、対応する映像信号Ｓ１に含まれる元クロック信号Ｓ１-ｃを受け、この元クロック信号Ｓ１-ｃを所定逓倍し、この逓倍クロック信号１１ｃを出力する。更に、前記ロック検知回路１２は、前記遷移検知回路１０からの遷移検知信号ＭＯＶ-ｃを受けて初めて活性化される。そして、このロック検知回路１２は、複数段数のカウンタ（図示せず）を２系統有し、その１系統には、前記対応する映像信号Ｓ１内の元クロック信号Ｓ１-ｃが入力され、他の１系統には前記ＰＬＬ回路１１からの逓倍クロック信号１１ｃが入力されていて、前記遷移検知回路１０からの遷移検知信号ＭＯＶ-ｃを受けた後の活性化状態において、前記元クロック信号Ｓ１-ｃの所定クロック数のカウント後に、前記両系統の最終段のカウンタの出力の値同士が合致するか否かにより、前記ＰＬＬ回路１１がロックしているか否かを判定し、ロック判定時にロック検知信号ＬＯＣ-ｃを出力して、対応するチャネルの映像信号の入力を検知する。このロック検知回路１２の検知精度は、カウンタの段数を多くすれば、高くできる。

次に、図１に示した信号受信回路の残りの構成を説明する。同図において、前記ｎ個の入力検知回路２ａ〜２ｎの後段には、選択回路３が配置される。この選択回路３は、前記ｎ個の入力検知回路２ａ〜２ｎからロック検知信号ＬＯＣ-ａ〜ＬＯＣ-ｎの出力を受け、何れかの入力検知回路２ａ〜２ｎからロック検知信号ＬＯＣ-ａ〜ＬＯＣ-ｎを受けている際、すなわち、対応するチャネルの映像信号の入力が検知された際に、その入力が検知されたチャネルの映像信号のクロック信号及びデータ信号を選択して、後段に出力する。尚、図示しないが、入力が検知されたチャネルが複数ある場合には、選択回路３に対して、操作者のリモコン操作に基づく切り替え信号を入力し、この切り替え信号に基づいて何れか１つの入力検知チャネルの映像信号を選択すれば良い。

前記選択回路３の後段には、入力処理回路として、前段から順に、位相同期回路４と、シリアル/パラレル変換回路５と、整列回路６とが、チャネル数Ｎではなく、各々１個（１チャネル分）のみ配置される。前記位相同期回路４は、前記選択回路３により選択された映像信号のクロック信号ＣＫとデータ信号Ｄとを受けて、このクロック信号ＣＫとデータ信号Ｄとを、例えばこのデータ信号Ｄを良好にラッチ可能となるように、この両信号ＣＫ、Ｄ間の位相を調整する。また、前記シリアル/パラレル変換回路５は、前記位相同期回路４からのシリアルデータのクロック信号ＳＣＫ及びデータ信号Ｑを複数ビット数毎のパラレルデータに変換する。更に、前記整列回路６は、前記シリアル/パラレル変換回路５からのクロック信号ＳＳＣＫ及びデータ信号Ｒを受け、その中からプリアンブルパターン等の固定パターンを検知して、その固定パターンを基準にデータ列を整列させる。

従って、本実施形態では、Ｎチャネルに対応してＮ個の入力検知回路２ａ〜２ｎが設けられて、これ等の入力検知回路２ａ〜２ｎが、対応する映像信号Ｓ１〜ＳＮの入力を検知すると、各々、ロック検知信号ＬＯＣ-ａ〜ＬＯＣ-ｎを出力する。選択回路３は、前記Ｎ個の入力検知回路２ａ〜２ｎのうち何れか１個からロック検知信号（例えばＬＯＣ-ａ）を受けると、このロック検知信号を受けた入力検知回路２ａからの映像信号Ｓ１に含まれるクロック信号Ｓ１-ｃ及びデータ信号Ｓ１-ｄを選択して、後段に出力する。この選択出力されたクロック信号Ｓ１-ｃ及びデータ信号Ｓ１-ｄは、その後、位相同期回路４、シリアル/パラレル変換回路５及び整列回路６で所定の入力処理が施される。

ここに、選択回路３は、Ｎチャネル用のＮ個の入力検知回路２ａ〜２ｎのうち、映像信号の入力を検知した１個の入力検知回路の映像信号を選択し、この選択された映像信号が後段の各１個の位相同期回路４、シリアル/パラレル変換回路５及び整列回路６で順次入力処理されるので、これ等の入力処理回路４、５及び６は、Ｎチャネルに対応したＮ個分を用意する必要がない。従って、従来に比して、（Ｎ−１）個分の入力処理回路４、５及び６で消費されていた待機電流がなく、省消費電力化が可能である。

しかも、入力処理回路４、５及び６をＮチャネルで共用して、Ｎ個から１個に低減できるので、顕著な省面積化が可能である。

尚、本実施形態では、既述の通り、入力処理回路４、５及び６を共用して各１個のみ設けたが、これ等入力処理回路４、５及び６を各チャネル別に自己の入力検知回路２ａ〜２ｎの後段に設けてＮ個づつ配置する場合も、本願発明の範囲に含まれる。この場合には、Ｎ個の入力検知回路２ａ〜２ｎが各々ロック検知信号ＬＯＣ-ａ〜ＬＯＣ-ｎを出力する構成であるので、これ等の入力検知回路２ａ〜２ｎがロック検知信号ＬＯＣ-ａ〜ＬＯＣ-ｎを出力しない場合には、この出力しない状態でもって、対応する自己のチャネルの入力処理回路４、５及び６の待機動作を停止するように構成すれば良い。この場合には、入力処理回路４、５及び６を配置する必要面積は従来と同様であるが、動作を停止している入力処理回路４、５及び６での待機電流を削減できるので、省消費電力化が可能である。

続いて、入力検知回路２ａ〜２ｎの特徴的な動作を説明する。図２に示した入力検知回路２ａにおいて、例えば、ＰＬＬ回路１１及びロック検知回路１２が配置されず、遷移検知回路１０のみが配置される場合には、クロック信号Ｓ１-ｃに例えばノイズ等が一時的に混入した場合には、そのノイズ等の遷移を検知して、クロック信号の入力時と誤検知する場合がある。しかし、本実施形態では、このような場合に、遷移検知回路１０が遷移検知信号ＭＯＶ-ａを誤って出力すると、ロック検知回路１２が活性化されるものの、ＰＬＬ回路１１が入力信号（混入ノイズ）を所定逓倍しても、ロック検知回路１２では、この逓倍ノイズと混入ノイズとが所定サイクル後に値が合致せず、クロック信号Ｓ１-ｃの入力時（正常時）のようにロック検知信号ＬＯＣ-ｃが出力されないので、クロック信号の入力の検知精度が高い。

一方、図２の入力検知回路２ａにおいて、例えば、遷移検知回路１０が配置されない場合には、ロック検知回路１２は、クロック信号Ｓ１-ｃの入力中はカウンタとして動作をしているが、クロック信号Ｓ１-ｃの入力が途絶えた際には、その途絶えた状況に応じて不定状態になることがある。しかし、本実施形態では、ロック検知回路１２がロック検知信号ＬＯＣ-ｃを出力している際に、クロック信号Ｓ１-ｃの入力が途絶えると、遷移検知回路１０が遷移検知信号ＭＯＶ-ａの出力を停止して、ロック検知回路１２がリセット等されるので、不定状態となることが防止される。

従って、図２に示した入力検知回路２ａのように、クロック信号Ｓ１-ｃの遷移を遷移検知回路１０で検出し、この信号の遷移の検出後に、対応するチャネルの映像信号（特に、クロック信号）が入力されていることをロック検知回路１２で確認して、対応するチャネルの映像信号の入力を検知する構成とすれば、ノイズの混入に起因する誤検知や不定状態となることを防止できる。

（第２の実施形態）
次に、本発明の第２の実施形態を図３及び図４に基づいて説明する。

前記第１の実施形態では、選択回路３に入力されるクロック信号は、チャネルに含まれる元クロック信号Ｓ１-ａ〜Ｓ１-ｎであるが、これに代えて、本実施形態では、入力検知回路２ａ〜２ｎのＰＬＬ回路１１で所定逓倍された逓倍クロック信号１１ａ〜１１ｎとしたものである。

一般に、データ送信規格では、クロック信号とデータ信号との転送レートは異なっており、クロック信号は逓倍して使用する必要がある。この観点から、本実施形態では、ＰＬＬ回路１１の逓倍クロック信号１１ａ〜１１ｎを使用することにより、クロック信号を逓倍する機器をＰＬＬ回路１１で共用化している。

尚、前記第１及び第２の実施形態では、図２及び図４に示した入力検知回路２ａにおいて、遷移検知回路１０の遷移検知信号ＭＯＶ-ａはロック検知回路１２にのみ出力されているが、ＰＬＬ回路１１にも出力して、ＰＬＬ回路１１がこの遷移検知信号ＭＯＶ-ａを受け取るまでの間は、ＰＬＬ回路１１が活性化されないように構成すれば、ＰＬＬ回路１１が自励発振することを防止できるので、更に省電力効果が期待できる。

また、以上の説明では、入力検知回路２ａ〜２ｎは、映像信号Ｓ１〜ＳＮに含まれるクロック信号Ｓ１-ｃ〜ＳＮ-ｃを入力して、その映像信号の入力を検知する構成としたが、本願発明はこのクロック信号を入力する入力検知回路２ａ〜２ｎの構成に限定されない。例えば、映像信号にクロック信号が含まれず、データ信号のみである場合には、図２及び図４の入力検知回路の構成に代えて、その映像信号（データ信号）を入力すれば良く、要は、入力検知回路の構成を、入力信号の遷移を検出すると共に、その入力信号の遷移の検出後に、対応するチャネルの信号が入力されていることを確認して、対応するチャネルの信号の入力を検知するようにすれば良い。

以上説明したように、本発明の信号受信回路によれば、信号入力の無いチャネルに対応する入力処理回路の待機動作を停止させることができ、更には、複数の入力処理回路を少ない数の入力処理回路で共有化できるので、低消費電力化や省面積化が可能であり、低消費電力や省面積化が要求されるデータ伝送システム等として、有用である。

また、本発明の入力信号検知回路によれば、チャネルの信号にノイズが重畳されていたり、その信号の入力が途絶えた場合であっても、ノイズを誤って信号入力と検知することがないと共に、信号入力の検知が不定とならず、信号入力の検知の確実化を図ることができるので、データ伝送システム等に備えられる信号検知回路として、有用である。

本発明の第１の実施形態の信号受信回路の構成を示す回路図である。同信号受信回路に備える入力検知回路の内部構成を示す回路図である。本発明の第２の実施形態の信号受信回路の構成を示す回路図である。同信号受信回路に備える入力検知回路の内部構成を示す回路図である。従来の信号受信回路のインターフェース部分の構成を示す図である。同インターフェース部分に備えられる入力信号処理部の内部構成の一例を示す回路図である。

１信号受信回路
２ａ〜２ｎ入力検知回路（信号入力検知回路）
３選択回路
４位相同期回路（入力処理回路）
５シリアル/パラレル変換回路（入力処理回路）
６整列回路（入力処理回路）
Ｓ１〜ＳＮ映像信号
Ｓ１-ｃ〜ＳＮ-ｃクロック信号（元クロック信号）
Ｓ１-ｄ〜ＳＮ-ｄデータ信号
ＬＯＣ-ａ〜ＬＯＣ-ｎロック検知信号
１０遷移検知回路
１１ＰＬＬ回路
１１ａ〜１１ｎ逓倍クロック信号
１２ロック検知回路
ＭＯＶ−ａ遷移検知信号

Claims

複数チャネルの各チャネル別に信号を受信する信号受信回路であって、
前記各チャネルに対応して、対応するチャネルの信号を入力し、この入力した信号の遷移を検出すると共に、この信号の遷移の検出後に前記対応するチャネルの信号が入力されていることを確認して、対応するチャネルの信号の入力を検知する複数の信号入力検知回路と、
前記各信号入力検知回路の後段に配置され、各信号入力検知回路が検知したチャネルの信号を受けて、所定の入力信号処理を行う入力処理回路とを備え、
前記各チャネルの信号は、
クロック信号と、
前記クロック信号と所定の関係で同期したデータ信号とから成り、
前記複数の信号入力検知回路は、各々、
対応するチャネルからのクロック信号を入力し、この元クロック信号を所定逓倍した逓倍クロック信号を出力するＰＬＬ回路と、
前記元クロック信号を入力し、この元クロック信号の遷移を検出して遷移検知信号を出力する遷移検知回路と、
前記遷移検知回路の遷移検知信号を受けて活性化され、前記元クロック信号と前記ＰＬＬ回路の逓倍クロック信号とに基づいて前記ＰＬＬ回路のロックを判定してロック検知信号を出力するロック検知回路とを備えた
ことを特徴とする信号受信回路。
前記請求項１記載の信号受信回路において、
前記ＰＬＬ回路は、逓倍クロック信号を前記入力処理回路に出力する
ことを特徴とする信号受信回路。
前記請求項１記載の信号受信回路において、
前記ＰＬＬ回路は、
前記遷移検知回路の遷移検知信号を受けて初めて活性化する
ことを特徴とする信号受信回路。
前記請求項１記載の信号受信回路において、
前記複数の信号入力検知回路の後段に配置され、何れかの信号入検知回路が入力を検知したチャネルの信号を選択する選択回路を備え、
前記入力処理回路は、
前記選択回路の後段に配置され、前記選択回路により選択されたチャネルの信号について所定の入力信号処理を行う１チャネル分の入力処理回路である
ことを特徴とする信号受信回路。
前記請求項４記載の信号受信回路において、
前記入力処理回路は、少なくとも、信号のシリアル／パラレル変換処理を行うシリアル／パラレル変換回路を有する
ことを特徴とする信号受信回路。
所定のチャネルの信号の入力を検知する信号入力検知回路であって、
前記チャネルの信号を入力し、
この入力した信号の遷移を検出すると共に、
この信号の遷移の検出後に前記対応するチャネルの信号が入力されていることを確認して、対応するチャネルの信号の入力を検知し、
前記チャネルの信号は、クロック信号とデータ信号とを含み、
前記信号入力検知回路は、
前記チャネルの信号に含まれるクロック信号を入力し、この元クロック信号を所定逓倍した逓倍クロック信号を出力するＰＬＬ回路と、
前記チャネルの信号に含まれる元クロック信号を入力し、この元クロック信号の遷移を検出して遷移検知信号を出力する遷移検知回路と、
前記遷移検知回路の遷移検知信号を受けて活性化され、前記元クロック信号と前記ＰＬＬ回路の逓倍クロック信号とに基づいて前記ＰＬＬ回路のロックを判定してロック検知信号を出力するロック検知回路とを備えた
ことを特徴とする信号入力検知回路。
前記請求項６記載の信号入力検知回路において、
前記ＰＬＬ回路は、逓倍クロック信号を自己の信号入力検知回路の外部に出力する
ことを特徴とする信号入力検知回路。
前記請求項６記載の信号入力検知回路において、
前記ＰＬＬ回路は、
前記遷移検知回路の遷移検知信号を受けて初めて活性化する
ことを特徴とする信号入力検知回路。