JP3381938B2 - 入力遷移検知パルス発生回路 - Google Patents
入力遷移検知パルス発生回路Info
- Publication number
- JP3381938B2 JP3381938B2 JP14596792A JP14596792A JP3381938B2 JP 3381938 B2 JP3381938 B2 JP 3381938B2 JP 14596792 A JP14596792 A JP 14596792A JP 14596792 A JP14596792 A JP 14596792A JP 3381938 B2 JP3381938 B2 JP 3381938B2
- Authority
- JP
- Japan
- Prior art keywords
- pulse
- pulse width
- input
- pulses
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
- H03K5/1532—Peak detectors
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
- Pulse Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、入力遷移検知パルス発
生回路に関するものである。
生回路に関するものである。
【０００２】
【従来の技術】入力された信号が変化したことを検知
し、所定のパルス幅を有する信号を出力する回路が、半
導体記憶装置等において広く用いられている。そして、
このような入力遷移検知パルス発生回路は、用途に応じ
て異なる電源電圧で駆動させた場合にも、対応できるも
のが要求されている。即ち、電源電圧Ｖccが例えば１．
５Ｖ以上である場合は、高速化を図るべく一定のパルス
幅よりも広くならない信号を出力する。逆に、例えば
１．５Ｖよりも電源電圧Ｖccが低い場合には、高速化よ
りも誤動作防止を優先させ、電源電圧Ｖccの低下と共に
パルス幅が広い信号を出力する。このように、パルス幅
の電源電圧依存性を設計者が任意に変更できる必要があ
る。
し、所定のパルス幅を有する信号を出力する回路が、半
導体記憶装置等において広く用いられている。そして、
このような入力遷移検知パルス発生回路は、用途に応じ
て異なる電源電圧で駆動させた場合にも、対応できるも
のが要求されている。即ち、電源電圧Ｖccが例えば１．
５Ｖ以上である場合は、高速化を図るべく一定のパルス
幅よりも広くならない信号を出力する。逆に、例えば
１．５Ｖよりも電源電圧Ｖccが低い場合には、高速化よ
りも誤動作防止を優先させ、電源電圧Ｖccの低下と共に
パルス幅が広い信号を出力する。このように、パルス幅
の電源電圧依存性を設計者が任意に変更できる必要があ
る。
【０００３】従来の入力遷移検知パルス発生回路のブロ
ック構成は、図９に示されるようであった。入力遷移検
知パルス発生部・パルス幅設定部１４１に、Ｎ＋１個の
信号Ａ0 ，Ａ1 ，…，ＡN が入力され、これらのうちの
少なくとも一つの信号が変化したことが検知されると、
所定のパルス幅を有するパルス信号が出力される。
ック構成は、図９に示されるようであった。入力遷移検
知パルス発生部・パルス幅設定部１４１に、Ｎ＋１個の
信号Ａ0 ，Ａ1 ，…，ＡN が入力され、これらのうちの
少なくとも一つの信号が変化したことが検知されると、
所定のパルス幅を有するパルス信号が出力される。
【０００４】このように、従来は入力の遷移を検知して
パルス信号を発生する入力遷移検知パルス発生部と、こ
のパルス信号の幅を設定するパルス幅設定部とが一つの
回路１４１で構成されていた。このため、出力パルス幅
の電源電圧依存性を、設計者が用途に応じ任意に設定す
ることは、極めて困難であった。
パルス信号を発生する入力遷移検知パルス発生部と、こ
のパルス信号の幅を設定するパルス幅設定部とが一つの
回路１４１で構成されていた。このため、出力パルス幅
の電源電圧依存性を、設計者が用途に応じ任意に設定す
ることは、極めて困難であった。
【０００５】
【発明が解決しようとする課題】上述したように、従来
は出力パルスのパルス幅の電源電圧依存性を任意に設定
することは困難であり、幅広い電源電圧に対応すること
ができなかった。
は出力パルスのパルス幅の電源電圧依存性を任意に設定
することは困難であり、幅広い電源電圧に対応すること
ができなかった。
【０００６】本発明は上記事情に鑑みてなされたもの
で、出力パルス幅の電源電圧依存性に対する設計の自由
度が大きい入力遷移検知パルス発生回路を提供すること
を目的とする。
で、出力パルス幅の電源電圧依存性に対する設計の自由
度が大きい入力遷移検知パルス発生回路を提供すること
を目的とする。
【０００７】
【課題を解決するための手段】本発明の入力遷移検知パ
ルス発生回路は、単一又は複数の信号を入力され、この
信号の遷移を検知してそれぞれパルス幅の電源電圧依存
性が異なる複数のパルスを発生する複数のパルス発生回
路と、前記複数のパルス発生回路から発生された前記複
数のパルスを入力され、論理演算を行って得られた制御
パルスを出力する論理演算部とを備え、前記論理演算部
は、前記複数のパルスのうちパルス幅が最も広いものに
基づいて前記制御パルスを出力することを特徴とする。
ルス発生回路は、単一又は複数の信号を入力され、この
信号の遷移を検知してそれぞれパルス幅の電源電圧依存
性が異なる複数のパルスを発生する複数のパルス発生回
路と、前記複数のパルス発生回路から発生された前記複
数のパルスを入力され、論理演算を行って得られた制御
パルスを出力する論理演算部とを備え、前記論理演算部
は、前記複数のパルスのうちパルス幅が最も広いものに
基づいて前記制御パルスを出力することを特徴とする。
【０００８】また、本発明の入力遷移検知パルス発生回
路は、単一又は複数の信号を入力され、この信号の遷移
を検知して検知パルスを発生する検知パルス発生回路
と、前記検知パルス発生回路から発生された前記検知パ
ルスを入力され、それぞれパルス幅の電源電圧依存性が
異なる複数のパルスを発生する複数のパルス幅設定回路
と、前記パルス幅設定回路からそれぞれ発生された前記
複数のパルスを入力され、論理演算を行って得られた制
御パルスを出力する論理演算部とを備え、前記論理演算
部は、前記複数のパルスのうちパルス幅が最も広いもの
に基づいて前記制御パルスを出力することを特徴として
いる。
路は、単一又は複数の信号を入力され、この信号の遷移
を検知して検知パルスを発生する検知パルス発生回路
と、前記検知パルス発生回路から発生された前記検知パ
ルスを入力され、それぞれパルス幅の電源電圧依存性が
異なる複数のパルスを発生する複数のパルス幅設定回路
と、前記パルス幅設定回路からそれぞれ発生された前記
複数のパルスを入力され、論理演算を行って得られた制
御パルスを出力する論理演算部とを備え、前記論理演算
部は、前記複数のパルスのうちパルス幅が最も広いもの
に基づいて前記制御パルスを出力することを特徴として
いる。
【０００９】本発明は、単一又は複数の信号を入力さ
れ、この信号の遷移を検知してそれぞれパルス幅の電源
電圧依存性が異なる複数のパルスを発生し得る複数のパ
ルス発生回路と、前記複数のパルス発生回路のうち、い
ずれか一つが前記パルスを外部へ出力する選択制御手段
とを備え、前記選択制御手段は、前記複数のパルス発生
回路のうち、出力するパルスのパルス幅が最も広いもの
を選択することを特徴とする。
れ、この信号の遷移を検知してそれぞれパルス幅の電源
電圧依存性が異なる複数のパルスを発生し得る複数のパ
ルス発生回路と、前記複数のパルス発生回路のうち、い
ずれか一つが前記パルスを外部へ出力する選択制御手段
とを備え、前記選択制御手段は、前記複数のパルス発生
回路のうち、出力するパルスのパルス幅が最も広いもの
を選択することを特徴とする。
【００１０】あるいは本発明は、単一又は複数の信号を
入力され、この信号の遷移を検知して検知パルスを発生
する検知パルス発生回路と、前記検知パルス発生回路か
ら発生された前記検知パルスをそれぞれ入力され、それ
ぞれパルス幅の電源電圧依存性が異なる複数のパルスを
発生し得る複数のパルス幅設定回路と、前記複数のパル
ス幅設定回路のうち、いずれか一つを選択して選択した
前記パルス幅設定回路が発生したパルスを外部へ出力す
る選択制御手段とを備え、前記選択制御手段は、前記複
数のパルス幅設定回路のうち、出力するパルスのパルス
幅が最も広いものを選択することを特徴とする。
入力され、この信号の遷移を検知して検知パルスを発生
する検知パルス発生回路と、前記検知パルス発生回路か
ら発生された前記検知パルスをそれぞれ入力され、それ
ぞれパルス幅の電源電圧依存性が異なる複数のパルスを
発生し得る複数のパルス幅設定回路と、前記複数のパル
ス幅設定回路のうち、いずれか一つを選択して選択した
前記パルス幅設定回路が発生したパルスを外部へ出力す
る選択制御手段とを備え、前記選択制御手段は、前記複
数のパルス幅設定回路のうち、出力するパルスのパルス
幅が最も広いものを選択することを特徴とする。
【００１１】ここで前記パルス発生回路は、前記複数の
パルスのうちの少なくとも１つのパルス幅を、ＲＣ遅延
線を用いて発生させた遅延時間に基づいて設定するもの
であってもよい。
パルスのうちの少なくとも１つのパルス幅を、ＲＣ遅延
線を用いて発生させた遅延時間に基づいて設定するもの
であってもよい。
【００１２】また前記パルス幅設定回路は、前記複数の
パルスのうちの少なくとも１つのパルス幅を、ＲＣ遅延
線を用いて発生させた遅延時間に基づいて設定するもの
であってもよい。
パルスのうちの少なくとも１つのパルス幅を、ＲＣ遅延
線を用いて発生させた遅延時間に基づいて設定するもの
であってもよい。
【００１３】
【作用】複数のパルス発生回路に単一又は複数の信号が
入力され、遷移が検知されてパルス幅の電源電圧依存性
が異なる複数のパルスが発生される。この複数のパルス
が論理演算部に入力されて論理演算が行われ、最もパル
ス幅が広いものに基づいて制御パルスが出力される。こ
れにより、電源電圧が変動した場合にも、発生される制
御パルスは所定のパルス幅を確保することができる。
入力され、遷移が検知されてパルス幅の電源電圧依存性
が異なる複数のパルスが発生される。この複数のパルス
が論理演算部に入力されて論理演算が行われ、最もパル
ス幅が広いものに基づいて制御パルスが出力される。こ
れにより、電源電圧が変動した場合にも、発生される制
御パルスは所定のパルス幅を確保することができる。
【００１４】上記パルス発生回路の替わりに、単一又は
複数の信号を入力され、この信号の遷移を検知して検知
パルスを発生する検知パルス発生回路と、この検知パル
ス発生回路から発生された検知パルスを入力され、それ
ぞれパルス幅の電源電圧依存性が異なる複数のパルスを
発生する複数のパルス幅設定回路とを備える場合にも、
電源電圧変動時にも所定のパルス幅を確保した制御パル
スを得ることができる。
複数の信号を入力され、この信号の遷移を検知して検知
パルスを発生する検知パルス発生回路と、この検知パル
ス発生回路から発生された検知パルスを入力され、それ
ぞれパルス幅の電源電圧依存性が異なる複数のパルスを
発生する複数のパルス幅設定回路とを備える場合にも、
電源電圧変動時にも所定のパルス幅を確保した制御パル
スを得ることができる。
【００１５】また、上記論理演算部に替えて、上記パル
ス発生回路と、複数のパルス発生回路のうち、いずれか
一つがパルスを外部へ出力する選択制御手段とを備え、
選択制御手段が複数のパルス発生回路のうち出力するパ
ルスのパルス幅が最も広いものを選択することで、電源
電圧変動時にも所定のパルス幅を確保した制御パルスを
得ることが可能である。
ス発生回路と、複数のパルス発生回路のうち、いずれか
一つがパルスを外部へ出力する選択制御手段とを備え、
選択制御手段が複数のパルス発生回路のうち出力するパ
ルスのパルス幅が最も広いものを選択することで、電源
電圧変動時にも所定のパルス幅を確保した制御パルスを
得ることが可能である。
【００１６】あるいは、上記検知パルス発生回路と、上
記複数のパルス幅設定回路とを有し、さらに上記論理演
算部に替えて、複数のパルス幅設定回路の最もパルス幅
が広いものを選択して外部へ出力する選択制御手段を備
えることによっても、電源電圧変動時にも所定のパルス
幅を確保した制御パルスを得ることができる。
記複数のパルス幅設定回路とを有し、さらに上記論理演
算部に替えて、複数のパルス幅設定回路の最もパルス幅
が広いものを選択して外部へ出力する選択制御手段を備
えることによっても、電源電圧変動時にも所定のパルス
幅を確保した制御パルスを得ることができる。
【００１７】パルス発生回路が、複数のパルスのうち少
なくとも一つのパルス幅を、ＲＣ遅延線を用いて発生さ
せた遅延時間に基づいて設定する場合には、電源電圧依
存性が低いパルスの出力が可能となる。
なくとも一つのパルス幅を、ＲＣ遅延線を用いて発生さ
せた遅延時間に基づいて設定する場合には、電源電圧依
存性が低いパルスの出力が可能となる。
【００１８】また、パルス幅設定回路が、複数のパルス
のうち少なくとも一つのパルス幅をＲＣ遅延線を用いて
発生させた遅延時間に基づいて設定する場合にも、電源
電圧依存性が低いパルスの出力が可能である。
のうち少なくとも一つのパルス幅をＲＣ遅延線を用いて
発生させた遅延時間に基づいて設定する場合にも、電源
電圧依存性が低いパルスの出力が可能である。
【００１９】
【実施例】以下、本発明の一実施例について図面を参照
し説明する。図１に、本発明の第１の実施例による入力
遷移検知パルス発生回路の構成を示す。この回路は、ｍ
＋１個の入力遷移検知パルス発生部１０〜１ｍと、ＮＡ
ＮＤゲート２１とを備えている。入力遷移検知パルス発
生部１０〜１ｍには、それぞれＮ＋１個の入力信号Ａ0
〜ＡN が入力される入力端子が接続され、それぞれの出
力端子はＮＡＮＤゲート２１の入力端子に接続されてお
り、ＮＡＮＤゲート２１の出力端子はこの回路の出力端
子に接続されている。
し説明する。図１に、本発明の第１の実施例による入力
遷移検知パルス発生回路の構成を示す。この回路は、ｍ
＋１個の入力遷移検知パルス発生部１０〜１ｍと、ＮＡ
ＮＤゲート２１とを備えている。入力遷移検知パルス発
生部１０〜１ｍには、それぞれＮ＋１個の入力信号Ａ0
〜ＡN が入力される入力端子が接続され、それぞれの出
力端子はＮＡＮＤゲート２１の入力端子に接続されてお
り、ＮＡＮＤゲート２１の出力端子はこの回路の出力端
子に接続されている。
【００２０】入力遷移検知パルス発生部１０〜１ｍは、
それぞれ入力信号Ａ0 〜ＡN の遷移を検知する入力遷移
検知部としての機能と、出力する下向きのパルス信号Ｐ
0 〜Ｐm のパルス幅を設定するパルス幅設定部としての
機能を合わせ持っている。
それぞれ入力信号Ａ0 〜ＡN の遷移を検知する入力遷移
検知部としての機能と、出力する下向きのパルス信号Ｐ
0 〜Ｐm のパルス幅を設定するパルス幅設定部としての
機能を合わせ持っている。
【００２１】ここで、各々の入力遷移検知パルス発生部
１０〜１ｍは、出力パルスＰ0 〜Ｐm のパルス幅の電源
電圧依存性がそれぞれ異なっている。この図１に示され
たように、入力遷移検知パルス発生部は、１０，１１，
…，１ｍへ向かうにつれて、出力パルスＰ0 〜Ｐm が立
ち下がりロウレベルにある間のパルス幅が広くなってい
く。このため、各々の出力パルスＰ0 〜Ｐm が立ち下が
るタイミングが同時である場合には、ＮＡＮＤ回路２１
から出力されるパルスＰＰの幅は、出力パルスＰ0 〜Ｐ
m のうち最も幅が広いもので決定される。従って、入力
遷移検知パルス発生部・パルス幅設定部１０〜１ｍにお
ける出力パルスＰ0 〜Ｐm 幅の電源電圧依存性を変える
ことで、最終的にＮＡＮＤゲート２１から出力されるパ
ルスＰＰのパルス幅を、自由に設定することが可能とな
る。
１０〜１ｍは、出力パルスＰ0 〜Ｐm のパルス幅の電源
電圧依存性がそれぞれ異なっている。この図１に示され
たように、入力遷移検知パルス発生部は、１０，１１，
…，１ｍへ向かうにつれて、出力パルスＰ0 〜Ｐm が立
ち下がりロウレベルにある間のパルス幅が広くなってい
く。このため、各々の出力パルスＰ0 〜Ｐm が立ち下が
るタイミングが同時である場合には、ＮＡＮＤ回路２１
から出力されるパルスＰＰの幅は、出力パルスＰ0 〜Ｐ
m のうち最も幅が広いもので決定される。従って、入力
遷移検知パルス発生部・パルス幅設定部１０〜１ｍにお
ける出力パルスＰ0 〜Ｐm 幅の電源電圧依存性を変える
ことで、最終的にＮＡＮＤゲート２１から出力されるパ
ルスＰＰのパルス幅を、自由に設定することが可能とな
る。
【００２２】図２に、本発明の第２の実施例による入力
遷移検知パルス発生回路を示す。第１の実施例は、入力
遷移検知パルス発生部とパルス幅設定部とが一つの回路
で一体となっており、この回路がｍ＋１個設けられてい
る。これに対し、第２の実施例では一つの入力遷移検知
パルス発生部３１と、ｍ＋１個のパルス幅設定部４０〜
４ｍとに分離して設けられている。パルス幅設定部４０
〜４ｍは、電源電圧に対するパルス幅の依存性がそれぞ
れ異なるように設定されている。
遷移検知パルス発生回路を示す。第１の実施例は、入力
遷移検知パルス発生部とパルス幅設定部とが一つの回路
で一体となっており、この回路がｍ＋１個設けられてい
る。これに対し、第２の実施例では一つの入力遷移検知
パルス発生部３１と、ｍ＋１個のパルス幅設定部４０〜
４ｍとに分離して設けられている。パルス幅設定部４０
〜４ｍは、電源電圧に対するパルス幅の依存性がそれぞ
れ異なるように設定されている。
【００２３】入力遷移検知パルス発生部３１に、Ｎ＋１
個の入力信号Ａ0 〜ＡN が入力され、少なくともいずれ
か一つの信号の遷移が検出されると、下向きのパルスＰ
が出力される。このパルスＰが、ｍ個のパルス幅設定部
４０〜４ｍに入力され、それぞれパルス幅の異なるパル
スがＮＡＮＤゲート５１に出力される。この実施例にお
いても、最終的にＮＡＮＤゲート５１より出力されるパ
ルスＰＰの幅は、パルス幅設定部４０〜４ｍから出力さ
れるパルスのうち最も幅の広いものによって決定され
る。
個の入力信号Ａ0 〜ＡN が入力され、少なくともいずれ
か一つの信号の遷移が検出されると、下向きのパルスＰ
が出力される。このパルスＰが、ｍ個のパルス幅設定部
４０〜４ｍに入力され、それぞれパルス幅の異なるパル
スがＮＡＮＤゲート５１に出力される。この実施例にお
いても、最終的にＮＡＮＤゲート５１より出力されるパ
ルスＰＰの幅は、パルス幅設定部４０〜４ｍから出力さ
れるパルスのうち最も幅の広いものによって決定され
る。
【００２４】ここで、第１の実施例における入力遷移検
知パルス発生部１０〜１ｍ、又は第２の実施例における
パルス幅設定部４０〜４ｍからそれぞれ出力されるｍ＋
１個のパルスＰ0 〜Ｐm と、ＮＡＮＤ回路２１又は５１
から出力されるパルスＰＰの電源電圧依存性を図５に概
念として示す。例えば、パルスＰ0 は電源電圧への依存
性が最も低く、電源電圧が変化してもパルス幅にはあま
り影響がない。パルスＰ1 ，Ｐ2 ，…となるにつれて電
源電圧への依存性が高くなり、パルスＰm が最も高い。
知パルス発生部１０〜１ｍ、又は第２の実施例における
パルス幅設定部４０〜４ｍからそれぞれ出力されるｍ＋
１個のパルスＰ0 〜Ｐm と、ＮＡＮＤ回路２１又は５１
から出力されるパルスＰＰの電源電圧依存性を図５に概
念として示す。例えば、パルスＰ0 は電源電圧への依存
性が最も低く、電源電圧が変化してもパルス幅にはあま
り影響がない。パルスＰ1 ，Ｐ2 ，…となるにつれて電
源電圧への依存性が高くなり、パルスＰm が最も高い。
【００２５】このようなパルスＰ0 〜Ｐm がＮＡＮＤゲ
ート２１又は５１に入力されると、図５における太線で
示されたように、最もパルス幅の広いものが合成された
形のパルスＰＰが出力される。そこで、この最終的なパ
ルスＰＰのパルス幅が最適な電源電圧依存性を持つよう
に、第１の実施例の入力遷移検知パルス発生部１０〜１
ｍ、又は第２の実施例のパルス幅設定部４０〜４ｍの依
存性を設定することで、所望のパルス幅を持つパルスＰ
Ｐが得られる。
ート２１又は５１に入力されると、図５における太線で
示されたように、最もパルス幅の広いものが合成された
形のパルスＰＰが出力される。そこで、この最終的なパ
ルスＰＰのパルス幅が最適な電源電圧依存性を持つよう
に、第１の実施例の入力遷移検知パルス発生部１０〜１
ｍ、又は第２の実施例のパルス幅設定部４０〜４ｍの依
存性を設定することで、所望のパルス幅を持つパルスＰ
Ｐが得られる。
【００２６】上述したように、第１及び第２の実施例は
いずれもパルス幅の電源電圧依存性が異なる入力遷移パ
ルス発生部１０〜１ｍ、又はパルス幅設定部４０〜４ｍ
を複数個備え、ＮＡＮＤゲートで論理演算を行い最終的
なパルスＰＰを生成している。
いずれもパルス幅の電源電圧依存性が異なる入力遷移パ
ルス発生部１０〜１ｍ、又はパルス幅設定部４０〜４ｍ
を複数個備え、ＮＡＮＤゲートで論理演算を行い最終的
なパルスＰＰを生成している。
【００２７】これに対し、第３及び第４の実施例では、
ＮＡＮＤゲートの代わりに制御信号により選択され活性
化された回路からパルスが出力されるようにすること
で、出力パルスの幅を任意に設定する。先ず、本発明の
第３の実施例について、図３を用いて説明する。
ＮＡＮＤゲートの代わりに制御信号により選択され活性
化された回路からパルスが出力されるようにすること
で、出力パルスの幅を任意に設定する。先ず、本発明の
第３の実施例について、図３を用いて説明する。
【００２８】パルス幅設定部としての機能を合わせ持つ
入力遷移検知パルス発生部６０〜６ｍが、ｍ＋１個設け
られている。各々の入力遷移検知パルス発生部６０〜６
ｍの出力パルスＰ0 〜Ｐm のパルス幅の電源電圧依存性
は、それぞれ異なって設定されている。
入力遷移検知パルス発生部６０〜６ｍが、ｍ＋１個設け
られている。各々の入力遷移検知パルス発生部６０〜６
ｍの出力パルスＰ0 〜Ｐm のパルス幅の電源電圧依存性
は、それぞれ異なって設定されている。
【００２９】各々の入力遷移検知パルス発生部６０〜６
ｍに、Ｎ個の入力信号Ａ0 〜ＡN が入力される。また、
入力遷移検知パルス発生部６０〜６ｍには、それぞれ異
なるｍ個の制御信号ＣＳ0 ，ＣＳ1 ，…，ＣＳm が入力
される。この制御信号ＣＳ0，ＣＳ1 ，…，ＣＳm は、
電源電圧に応じて活性化するものが異なっている。即
ち、ｍ＋１個の入力遷移検知パルス発生部６０〜６ｍの
うち、そのときの電源電圧に最も適したパルス幅のパル
スを出力する一つのものが選択され活性化されるよう
に、制御信号ＣＳが変化する。
ｍに、Ｎ個の入力信号Ａ0 〜ＡN が入力される。また、
入力遷移検知パルス発生部６０〜６ｍには、それぞれ異
なるｍ個の制御信号ＣＳ0 ，ＣＳ1 ，…，ＣＳm が入力
される。この制御信号ＣＳ0，ＣＳ1 ，…，ＣＳm は、
電源電圧に応じて活性化するものが異なっている。即
ち、ｍ＋１個の入力遷移検知パルス発生部６０〜６ｍの
うち、そのときの電源電圧に最も適したパルス幅のパル
スを出力する一つのものが選択され活性化されるよう
に、制御信号ＣＳが変化する。
【００３０】このように、用いられる電源電圧に最も適
合したパルス幅のパルスＰＰが出力されるように、いず
れか一つの制御信号ＣＳで入力遷移検知パルス発生部６
０〜６ｍを選択することで、パルス幅の電源電圧依存性
を自由に設計することが可能となる。
合したパルス幅のパルスＰＰが出力されるように、いず
れか一つの制御信号ＣＳで入力遷移検知パルス発生部６
０〜６ｍを選択することで、パルス幅の電源電圧依存性
を自由に設計することが可能となる。
【００３１】図４に示された本発明の第４の実施例は、
入力遷移検知パルス発生部１５１とパルス幅設定部７０
〜７ｍが別に設けられている点で第３の実施例と相違す
るが、制御信号ＣＳ0 ，ＣＳ1 ，…，ＣＳm により出力
パルスＰＰのパルス幅を選択する点では同様である。
入力遷移検知パルス発生部１５１とパルス幅設定部７０
〜７ｍが別に設けられている点で第３の実施例と相違す
るが、制御信号ＣＳ0 ，ＣＳ1 ，…，ＣＳm により出力
パルスＰＰのパルス幅を選択する点では同様である。
【００３２】入力遷移検知パルス発生部１５１に、Ｎ＋
１個の入力信号Ａ0 〜ＡN が入力され、少なくともいず
れか一つの信号の遷移が検知されてパルスＰが出力され
る。このパルスＰが、ｍ＋１個のパルス幅設定部７０〜
７ｍに入力される。パルス幅設定部７０〜７ｍは、出力
するパルスＰ0 〜Ｐm のパルス幅の電源電圧への依存性
が、それぞれ異なっている。パルス幅設定部７０〜７ｍ
には、制御信号ＣＳ0〜ＣＳm がそれぞれ入力される。
パルスＰ0 〜Ｐm のうち、用いられる電源電圧に対応し
たパルス幅のものが出力されるように、いずれかの制御
信号ＣＳにより１つのパルス幅設定部７０〜７ｍが選択
され活性化されて、最終的なパルスＰＰとして出力され
る。
１個の入力信号Ａ0 〜ＡN が入力され、少なくともいず
れか一つの信号の遷移が検知されてパルスＰが出力され
る。このパルスＰが、ｍ＋１個のパルス幅設定部７０〜
７ｍに入力される。パルス幅設定部７０〜７ｍは、出力
するパルスＰ0 〜Ｐm のパルス幅の電源電圧への依存性
が、それぞれ異なっている。パルス幅設定部７０〜７ｍ
には、制御信号ＣＳ0〜ＣＳm がそれぞれ入力される。
パルスＰ0 〜Ｐm のうち、用いられる電源電圧に対応し
たパルス幅のものが出力されるように、いずれかの制御
信号ＣＳにより１つのパルス幅設定部７０〜７ｍが選択
され活性化されて、最終的なパルスＰＰとして出力され
る。
【００３３】次に、本発明の第５の実施例について述べ
る。この実施例は、パルス幅設定部にＷＩＲＥＤ−ＯＲ
型回路を用いている。
る。この実施例は、パルス幅設定部にＷＩＲＥＤ−ＯＲ
型回路を用いている。
【００３４】図６に、本実施例の回路構成を示す。ここ
では、Ｎ＋１個の入力信号Ａ0 〜ＡN のうち、一つの入
力信号Ａ0 の遷移を検知しパルスを出力するために設け
られた回路の一部が示されている。ここで図示された回
路の一部分は、入力遷移検知パルス発生部８０と、パル
ス幅設定部９０〜９ｍと、ＮＡＮＤゲート１０１とを有
している。
では、Ｎ＋１個の入力信号Ａ0 〜ＡN のうち、一つの入
力信号Ａ0 の遷移を検知しパルスを出力するために設け
られた回路の一部が示されている。ここで図示された回
路の一部分は、入力遷移検知パルス発生部８０と、パル
ス幅設定部９０〜９ｍと、ＮＡＮＤゲート１０１とを有
している。
【００３５】入力遷移検知パルス発生部８０は、入力信
号Ａ0 〜ＡN のうちの一つの入力信号Ａ0 を入力され、
その遷移を検知してパルスＢ0 を出力するものである。
この実施例では、さらに図示されていないＮ個の入力遷
移検知パルス発生部８１〜８Ｎを有しており、それぞれ
入力信号Ａ1 〜ＡN を入力されて、遷移を検知してパル
スＢ1 〜ＢN を出力する。
号Ａ0 〜ＡN のうちの一つの入力信号Ａ0 を入力され、
その遷移を検知してパルスＢ0 を出力するものである。
この実施例では、さらに図示されていないＮ個の入力遷
移検知パルス発生部８１〜８Ｎを有しており、それぞれ
入力信号Ａ1 〜ＡN を入力されて、遷移を検知してパル
スＢ1 〜ＢN を出力する。
【００３６】入力遷移検知パルス発生部８０〜８Ｎは、
それぞれに遅延回路８１ａとＥＸ−ＯＲゲート８１ｂと
を有している。入力遷移検知パルス発生部８０を例にと
ると、ＥＸ−ＯＲゲート８１ｂの二つの入力端のうち、
一方は一つの入力信号Ａ0 が直接入力され、他方には遅
延回路８１ａを介して所定時間遅延された入力信号Ａ0
が入力される。これにより、入力信号Ａ0 が変化すると
入力遷移検知パルス発生部８１において検知され、パル
スＢ0 が出力される。
それぞれに遅延回路８１ａとＥＸ−ＯＲゲート８１ｂと
を有している。入力遷移検知パルス発生部８０を例にと
ると、ＥＸ−ＯＲゲート８１ｂの二つの入力端のうち、
一方は一つの入力信号Ａ0 が直接入力され、他方には遅
延回路８１ａを介して所定時間遅延された入力信号Ａ0
が入力される。これにより、入力信号Ａ0 が変化すると
入力遷移検知パルス発生部８１において検知され、パル
スＢ0 が出力される。
【００３７】パルス幅設定部９０〜９ｍは、Ｎ＋１個の
入力遷移検知パルス発生部８０〜８Ｎが出力したパルス
Ｂ0 〜ＢN の全てをそれぞれに入力される。各々のパル
ス幅設定部９０〜９ｍは、図示されたパルス幅設定部９
０に示されるようにノードＮ１に、Ｎ個のＮチャネルト
ランジスタＮＴ1 〜ＮＴN のドレインが並列に接続され
ている。各々のＮチャネルトランジスタＮＴ1 〜ＮＴN
のソースは接地され、ゲートにはそれぞれＮ個のパルス
Ｂ0 〜ＢN が入力される。また、電源電圧Ｖccとノード
Ｎ１との間には、三つのＰチャネルトランジスタＰＴ1
〜ＰＴ3 が直列に接続されている。各々のＰチャネルト
ランジスタＰＴ1 〜ＰＴ3 のゲートは、全て接地されて
いる。ＰチャネルトランジスタＰＴ1 のソース・ドレイ
ン間にはヒューズＦＳ１が並列に接続され、Ｐチャネル
トランジスタＰＴ2 のソース・ドレイン間にはヒューズ
ＦＳ２が並列に接続されている。
入力遷移検知パルス発生部８０〜８Ｎが出力したパルス
Ｂ0 〜ＢN の全てをそれぞれに入力される。各々のパル
ス幅設定部９０〜９ｍは、図示されたパルス幅設定部９
０に示されるようにノードＮ１に、Ｎ個のＮチャネルト
ランジスタＮＴ1 〜ＮＴN のドレインが並列に接続され
ている。各々のＮチャネルトランジスタＮＴ1 〜ＮＴN
のソースは接地され、ゲートにはそれぞれＮ個のパルス
Ｂ0 〜ＢN が入力される。また、電源電圧Ｖccとノード
Ｎ１との間には、三つのＰチャネルトランジスタＰＴ1
〜ＰＴ3 が直列に接続されている。各々のＰチャネルト
ランジスタＰＴ1 〜ＰＴ3 のゲートは、全て接地されて
いる。ＰチャネルトランジスタＰＴ1 のソース・ドレイ
ン間にはヒューズＦＳ１が並列に接続され、Ｐチャネル
トランジスタＰＴ2 のソース・ドレイン間にはヒューズ
ＦＳ２が並列に接続されている。
【００３８】ここで、ＰチャネルトランジスタＰＴ1 〜
ＰＴN は、ＮチャネルトランジスタＮＴ1 〜ＮＴN より
も駆動能力が小さい。通常は、ノードＮ１はＰチャネル
トランジスタＰＴ1 〜ＰＴN によって充電されている。
そして、パルスＢ0 〜ＢN のうち少なくとも一つがハイ
レベルになると、そのパルスＢがゲートに入力されたＮ
チャネルトランジスタＮＴがオンし、ノードＮ１の電位
が下降する。そして、全てのパルスＢ0 〜ＢN がロウレ
ベルに戻ると、ＮチャネルトランジスタＮＴ1〜ＮＴN
がオフしてノードＮ１の電位がハイレベルに戻る。
ＰＴN は、ＮチャネルトランジスタＮＴ1 〜ＮＴN より
も駆動能力が小さい。通常は、ノードＮ１はＰチャネル
トランジスタＰＴ1 〜ＰＴN によって充電されている。
そして、パルスＢ0 〜ＢN のうち少なくとも一つがハイ
レベルになると、そのパルスＢがゲートに入力されたＮ
チャネルトランジスタＮＴがオンし、ノードＮ１の電位
が下降する。そして、全てのパルスＢ0 〜ＢN がロウレ
ベルに戻ると、ＮチャネルトランジスタＮＴ1〜ＮＴN
がオフしてノードＮ１の電位がハイレベルに戻る。
【００３９】ここで、ノードＮ１を充電する速度は、ヒ
ューズＦＳ１，ＦＳ２を溶断することで遅くなり、パル
ス幅設定部９０〜９ｍから出力されるパルスの幅は広く
なる。このように、各パルス幅設定部９０〜９ｍ毎にヒ
ューズＦＳ１，ＦＳ２を溶断するか否かを変えること
で、パルス幅の電源依存性を変えることができる。
ューズＦＳ１，ＦＳ２を溶断することで遅くなり、パル
ス幅設定部９０〜９ｍから出力されるパルスの幅は広く
なる。このように、各パルス幅設定部９０〜９ｍ毎にヒ
ューズＦＳ１，ＦＳ２を溶断するか否かを変えること
で、パルス幅の電源依存性を変えることができる。
【００４０】ＮＡＮＤゲート１０１は、パルス幅設定部
９０〜９ｍから出力されたパルスＰ0 〜Ｐm を入力され
て論理演算を行い、最終的なパルスＰＰを出力する。
９０〜９ｍから出力されたパルスＰ0 〜Ｐm を入力され
て論理演算を行い、最終的なパルスＰＰを出力する。
【００４１】このように、パルス幅の異なるパルスＰ0
〜ＰN がパルス幅設定部９０〜９ｍよりそれぞれ出力さ
れ、ＮＡＮＤゲート１０１に入力される。ＮＡＮＤゲー
ト１０１から、最もパルス幅が広く合成された形で、最
終的なパルスＰＰが出力される。
〜ＰN がパルス幅設定部９０〜９ｍよりそれぞれ出力さ
れ、ＮＡＮＤゲート１０１に入力される。ＮＡＮＤゲー
ト１０１から、最もパルス幅が広く合成された形で、最
終的なパルスＰＰが出力される。
【００４２】本発明の第６の実施例は、パルス幅設定部
にＲＣ遅延線を用いた点に特徴がある。第５の実施例の
場合と同様に、入力信号Ａ0 ＋ＡN のうち一つの信号Ａ
0 の遷移を検知しパルスを発生する一部の回路構成を図
７に示す。
にＲＣ遅延線を用いた点に特徴がある。第５の実施例の
場合と同様に、入力信号Ａ0 ＋ＡN のうち一つの信号Ａ
0 の遷移を検知しパルスを発生する一部の回路構成を図
７に示す。
【００４３】本実施例は、図示された入力遷移検知パル
ス発生部１１０と、図示されていない入力遷移検知パル
ス発生部１１１〜１１Ｎと、ｍ＋１個のパルス幅設定部
１２０〜１２ｍと、ＮＡＮＤゲート１３１とを備えてい
る。
ス発生部１１０と、図示されていない入力遷移検知パル
ス発生部１１１〜１１Ｎと、ｍ＋１個のパルス幅設定部
１２０〜１２ｍと、ＮＡＮＤゲート１３１とを備えてい
る。
【００４４】入力遷移検知パルス発生部１１０〜１１Ｎ
は、第５の実施例における入力遷移検知パルス発生部８
０〜８Ｎと同様に、遅延回路１１１ａとＥＸ−ＯＲ回路
１１１ｂとを有している。入力遷移検知パルス発生部１
１０を例にとると、入力信号Ａ0 が入力され、レベルが
変化するとパルスＢ0 が出力される。
は、第５の実施例における入力遷移検知パルス発生部８
０〜８Ｎと同様に、遅延回路１１１ａとＥＸ−ＯＲ回路
１１１ｂとを有している。入力遷移検知パルス発生部１
１０を例にとると、入力信号Ａ0 が入力され、レベルが
変化するとパルスＢ0 が出力される。
【００４５】パルス幅設定部１２０〜１２ｍは、図示さ
れたパルス幅設定部１２０と同様にＮＯＲゲート１２０
ａ、容量Ｃ１及びＣ２と抵抗Ｒ１とを有するＲＣ遅延線
１２０ｂ、ＮＡＮＤゲート１２０ｃ及びインバータ１２
０ｄを有している。ＮＯＲゲート１２０ａに、入力遷移
検知パルス発生部１１０〜１１Ｎが出力した信号Ｂ0〜
ＢN が入力され、少なくとも一つがハイレベルにある間
ロウレベルを維持する信号が出力されて、ＲＣ遅延線１
２０ｂに入力される。この信号がＮＡＮＤゲート１２０
ｃの一方の入力端に直接入力され、またＲＣ遅延線１２
０ｂにより遅延されて他方の入力端に入力される。ＮＡ
ＮＤゲート１０２ｃから、パルス幅がＲＣ遅延線１２０
ｂの遅延時間に相当するパルスが出力され、インバータ
１２０ｄで反転された後パルスＰ0 として出力される。
れたパルス幅設定部１２０と同様にＮＯＲゲート１２０
ａ、容量Ｃ１及びＣ２と抵抗Ｒ１とを有するＲＣ遅延線
１２０ｂ、ＮＡＮＤゲート１２０ｃ及びインバータ１２
０ｄを有している。ＮＯＲゲート１２０ａに、入力遷移
検知パルス発生部１１０〜１１Ｎが出力した信号Ｂ0〜
ＢN が入力され、少なくとも一つがハイレベルにある間
ロウレベルを維持する信号が出力されて、ＲＣ遅延線１
２０ｂに入力される。この信号がＮＡＮＤゲート１２０
ｃの一方の入力端に直接入力され、またＲＣ遅延線１２
０ｂにより遅延されて他方の入力端に入力される。ＮＡ
ＮＤゲート１０２ｃから、パルス幅がＲＣ遅延線１２０
ｂの遅延時間に相当するパルスが出力され、インバータ
１２０ｄで反転された後パルスＰ0 として出力される。
【００４６】ここでｍ＋１個のパルス幅設定部１２０〜
１２ｍは、ＲＣ遅延線１２０ｂの遅延時間がそれぞれ異
なって設定されている。これにより、それぞれのパルス
幅設定部１２０〜１２ｍから出力されるパルスＰ0 〜Ｐ
m のパルス幅は、電源電圧依存性が全て異なっている。
パルス幅設定部１２０〜１２０ｍから出力されたｍ＋１
個のパルスＰ0 〜Ｐm はＮＡＮＤゲート１３１に入力さ
れ、最もパルス幅の広いパルスＰＰが生成されて外部へ
出力される。
１２ｍは、ＲＣ遅延線１２０ｂの遅延時間がそれぞれ異
なって設定されている。これにより、それぞれのパルス
幅設定部１２０〜１２ｍから出力されるパルスＰ0 〜Ｐ
m のパルス幅は、電源電圧依存性が全て異なっている。
パルス幅設定部１２０〜１２０ｍから出力されたｍ＋１
個のパルスＰ0 〜Ｐm はＮＡＮＤゲート１３１に入力さ
れ、最もパルス幅の広いパルスＰＰが生成されて外部へ
出力される。
【００４７】この第６の実施例は、パルス幅の設定にＲ
Ｃ遅延線を用いている。このため、ＷＩＲＥＤ−ＯＲ回
路を用いた第５の実施例と比較し、パルス幅の電源電圧
依存性が低いパルスを出力することが可能である。第５
及び第６の実施例の出力パルスのパルス幅の電源電圧依
存性を、図８に示す。線ｌ１に示された第５の実施例に
よる出力パルスＰＰよりも、線ｌ２に示された第６の実
施例による出力パルスＰＰの幅の方が、電源電圧依存性
が低い。特に、３Ｖ以下の低い電源電圧においてその傾
向が顕著である。よって、低電源圧側においてパルス幅
があまり広くならないような特性が要求される場合に
は、ＲＣ遅延線を用いた第６の実施例による回路が有効
である。
Ｃ遅延線を用いている。このため、ＷＩＲＥＤ−ＯＲ回
路を用いた第５の実施例と比較し、パルス幅の電源電圧
依存性が低いパルスを出力することが可能である。第５
及び第６の実施例の出力パルスのパルス幅の電源電圧依
存性を、図８に示す。線ｌ１に示された第５の実施例に
よる出力パルスＰＰよりも、線ｌ２に示された第６の実
施例による出力パルスＰＰの幅の方が、電源電圧依存性
が低い。特に、３Ｖ以下の低い電源電圧においてその傾
向が顕著である。よって、低電源圧側においてパルス幅
があまり広くならないような特性が要求される場合に
は、ＲＣ遅延線を用いた第６の実施例による回路が有効
である。
【００４８】上述した実施例はいずれも一例であり、本
発明を限定するものではない。例えば、上述の実施例は
いずれも複数の入力信号Ａ0 〜ＡN を入力され、少なく
ともいずれか一つが変化した場合にはこの変化の検知を
行っている。しかし、複数の入力信号のうち、特定の入
力信号が変化したことを検知するものであってよく、あ
るいは入力信号の全てが変化したことを検知するもので
あってもよい。さらに、一つの信号を入力されその遷移
を検知しパルスを出力するものであってもよい。また、
第１及び第２の実施例では、論理演算部としてＮＡＮＤ
ゲートを有しているが、他の論理演算手段を用いてもよ
い。
発明を限定するものではない。例えば、上述の実施例は
いずれも複数の入力信号Ａ0 〜ＡN を入力され、少なく
ともいずれか一つが変化した場合にはこの変化の検知を
行っている。しかし、複数の入力信号のうち、特定の入
力信号が変化したことを検知するものであってよく、あ
るいは入力信号の全てが変化したことを検知するもので
あってもよい。さらに、一つの信号を入力されその遷移
を検知しパルスを出力するものであってもよい。また、
第１及び第２の実施例では、論理演算部としてＮＡＮＤ
ゲートを有しているが、他の論理演算手段を用いてもよ
い。
【００４９】
【発明の効果】以上説明したように、本発明の入力遷移
検知パルス発生回路は、複数のパルス発生回路に入力さ
れた信号の遷移が検知されてそれぞれパルスが発生され
る際に、パルス幅の電源電圧依存性がそれぞれ異なって
いる。これらのパルスに対し、論理演算を行って制御パ
ルスを出力する際に、最もパルス幅が広いものに基づい
て制御パルスを出力することで、電源電圧に変動があっ
た場合にも制御パルスは所定のパルス幅を維持すること
ができるので、この制御パルスで制御される回路の電源
電圧の変動に対する制御マージンが確保され、電源電圧
依存性に対する設計の自由度を大きくすることが可能で
ある。
検知パルス発生回路は、複数のパルス発生回路に入力さ
れた信号の遷移が検知されてそれぞれパルスが発生され
る際に、パルス幅の電源電圧依存性がそれぞれ異なって
いる。これらのパルスに対し、論理演算を行って制御パ
ルスを出力する際に、最もパルス幅が広いものに基づい
て制御パルスを出力することで、電源電圧に変動があっ
た場合にも制御パルスは所定のパルス幅を維持すること
ができるので、この制御パルスで制御される回路の電源
電圧の変動に対する制御マージンが確保され、電源電圧
依存性に対する設計の自由度を大きくすることが可能で
ある。
【００５０】同様に、検知パルス発生回路、パルス幅設
定回路、論理演算部を備える場合にも、検知パルス発生
回路が発生した検知パルスを複数のパルス幅設定回路が
それぞれ電源電圧依存性が異なるパルスを発生し、論理
演算部が最もパルス幅の広いものに基づいて制御パルス
を発生することで、電源電圧変動時にも制御パルスが所
定のパルス幅を維持することができ、この制御パルスで
制御される回路の電源電圧の変動に対する制御マージン
が確保される。
定回路、論理演算部を備える場合にも、検知パルス発生
回路が発生した検知パルスを複数のパルス幅設定回路が
それぞれ電源電圧依存性が異なるパルスを発生し、論理
演算部が最もパルス幅の広いものに基づいて制御パルス
を発生することで、電源電圧変動時にも制御パルスが所
定のパルス幅を維持することができ、この制御パルスで
制御される回路の電源電圧の変動に対する制御マージン
が確保される。
【００５１】ここで、論理演算部により複数のパルスに
対して論理演算を行う替わりに、複数のパルス発生回路
又はパルス幅設定回路を選択していずれか一つのパルス
を出力することによっても、同様に電源電圧変動時にも
制御パルスが所定のパルス幅を維持することができ、こ
の制御パルスで制御される回路の電源電圧の変動に対す
る制御マージンが確保される。
対して論理演算を行う替わりに、複数のパルス発生回路
又はパルス幅設定回路を選択していずれか一つのパルス
を出力することによっても、同様に電源電圧変動時にも
制御パルスが所定のパルス幅を維持することができ、こ
の制御パルスで制御される回路の電源電圧の変動に対す
る制御マージンが確保される。
【図１】本発明の第１の実施例による入力遷移検知パル
ス発生回路の構成を示したブロック図。
ス発生回路の構成を示したブロック図。
【図２】本発明の第２の実施例による入力遷移検知パル
ス発生回路の構成を示したブロック図。
ス発生回路の構成を示したブロック図。
【図３】本発明の第３の実施例による入力遷移検知パル
ス発生回路の構成を示したブロック図。
ス発生回路の構成を示したブロック図。
【図４】本発明の第４の実施例による入力遷移検知パル
ス発生回路の構成を示したブロック図。
ス発生回路の構成を示したブロック図。
【図５】同第１及び第２の実施例による入力遷移検知パ
ルス発生回路におけるパルス幅の電源電圧への依存性を
示す説明図。
ルス発生回路におけるパルス幅の電源電圧への依存性を
示す説明図。
【図６】本発明の第５の実施例による入力遷移検知パル
ス発生回路の構成を示したブロック図。
ス発生回路の構成を示したブロック図。
【図７】本発明の第６の実施例による入力遷移検知パル
ス発生回路の構成を示したブロック図。
ス発生回路の構成を示したブロック図。
【図８】同第５及び第６の実施例による入力遷移検知パ
ルス発生回路におけるパルス幅の電源電圧への依存性を
示す説明図。
ルス発生回路におけるパルス幅の電源電圧への依存性を
示す説明図。
【図９】従来の入力遷移検知パルス発生回路の構成を示
したブロック図。
したブロック図。
１０〜１ｍ，３１，６０〜６ｍ，１５１，８１，１１１
入力遷移検知パルス発生部 ４０〜４ｍ，７０〜７ｍ，９０〜９ｍ，１２０〜１２ｍ
パルス幅設定部 ５１，１０１，１２０ｃ，１３１ ＮＡＮＤゲート ８１ａ，１１１ａ 遅延回路 ８１ｂ，１１１ｂ ＥＸ−ＯＲ回路 １２０ａ ＮＯＲゲート １２０ｂ ＲＣ遅延線 １２０ｄ インバータ ＰＴ1 〜ＰＴ3 Ｐチャネルトランジスタ ＮＴ0 〜ＮＴN Ｎチャネルトランジスタ ＦＳ１，ＦＳ２ ヒューズ
入力遷移検知パルス発生部 ４０〜４ｍ，７０〜７ｍ，９０〜９ｍ，１２０〜１２ｍ
パルス幅設定部 ５１，１０１，１２０ｃ，１３１ ＮＡＮＤゲート ８１ａ，１１１ａ 遅延回路 ８１ｂ，１１１ｂ ＥＸ−ＯＲ回路 １２０ａ ＮＯＲゲート １２０ｂ ＲＣ遅延線 １２０ｄ インバータ ＰＴ1 〜ＰＴ3 Ｐチャネルトランジスタ ＮＴ0 〜ＮＴN Ｎチャネルトランジスタ ＦＳ１，ＦＳ２ ヒューズ
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 佐 藤 項 一
神奈川県川崎市幸区小向東芝町１ 株式
会社東芝 総合研究所内
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 5/00 - 5/26
Claims (6)
- 【請求項１】単一又は複数の信号を入力され、この信号
の遷移を検知してそれぞれパルス幅の電源電圧依存性が
異なる複数のパルスを発生する複数のパルス発生回路
と、 前記複数のパルス発生回路から発生された前記複数のパ
ルスを入力され、論理演算を行って得られた制御パルス
を出力する論理演算部とを備え、 前記論理演算部は、前記複数のパルスのうちパルス幅が
最も広いものに基づいて前記制御パルスを出力すること
を特徴とする入力遷移検知パルス発生回路。 - 【請求項２】単一又は複数の信号を入力され、この信号
の遷移を検知して検知パルスを発生する検知パルス発生
回路と、 前記検知パルス発生回路から発生された前記検知パルス
を入力され、それぞれパルス幅の電源電圧依存性が異な
る複数のパルスを発生する複数のパルス幅設定回路と、 前記パルス幅設定回路からそれぞれ発生された前記複数
のパルスを入力され、論理演算を行って得られた制御パ
ルスを出力する論理演算部とを備え、 前記論理演算部は、前記複数のパルスのうちパルス幅が
最も広いものに基づいて前記制御パルスを出力すること
を特徴とする入力遷移検知パルス発生回路。 - 【請求項３】単一又は複数の信号を入力され、この信号
の遷移を検知してそれぞれパルス幅の電源電圧依存性が
異なる複数のパルスを発生し得る複数のパルス発生回路
と、 前記複数のパルス発生回路のうち、いずれか一つを選択
して選択した前記パルス発生回路が発生したパルスを外
部へ出力する選択制御手段とを備え、 前記選択制御手段は、前記複数のパルス発生回路のう
ち、出力するパルスのパルス幅が最も広いものを選択す
ることを特徴とする入力遷移検知パルス発生回路。 - 【請求項４】単一又は複数の信号を入力され、この信号
の遷移を検知して検知パルスを発生する検知パルス発生
回路と、 前記検知パルス発生回路から発生された前記検知パルス
をそれぞれ入力され、それぞれパルス幅の電源電圧依存
性が異なる複数のパルスを発生する複数のパルス幅設定
回路と、 前記複数のパルス幅設定回路のうち、いずれか一つを選
択して選択した前記パルス幅設定回路が発生したパルス
を外部へ出力する選択制御手段とを備え、 前記選択制御手段は、前記複数のパルス幅設定回路のう
ち、出力するパルスのパルス幅が最も広いものを選択す
ることを特徴とする入力遷移検知パルス発生回路。 - 【請求項５】前記パルス発生回路は、前記複数のパルス
のうちの少なくとも１つのパルス幅を、ＲＣ遅延線を用
いて発生させた遅延時間に基づいて設定するものである
ことを特徴とする請求項１又は３記載の入力遷移検知パ
ルス発生回路。 - 【請求項６】前記パルス幅設定回路は、前記複数のパル
スのうちの少なくとも１つのパルス幅を、ＲＣ遅延線を
用いて発生させた遅延時間に基づいて設定するものであ
ることを特徴とする請求項２又は４記載の入力遷移検知
パルス発生回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14596792A JP3381938B2 (ja) | 1992-06-05 | 1992-06-05 | 入力遷移検知パルス発生回路 |
| KR1019930009942A KR970001698B1 (ko) | 1992-06-02 | 1993-06-03 | 입력천이 검지펄스 발생회로 |
| US08/323,570 US5426390A (en) | 1992-06-05 | 1994-10-17 | Circuit for generating input transition detection pulse |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14596792A JP3381938B2 (ja) | 1992-06-05 | 1992-06-05 | 入力遷移検知パルス発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05343959A JPH05343959A (ja) | 1993-12-24 |
| JP3381938B2 true JP3381938B2 (ja) | 2003-03-04 |
Family
ID=15397147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14596792A Expired - Lifetime JP3381938B2 (ja) | 1992-06-02 | 1992-06-05 | 入力遷移検知パルス発生回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5426390A (ja) |
| JP (1) | JP3381938B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5696463A (en) * | 1993-11-02 | 1997-12-09 | Hyundai Electronics Industries Co., Ltd. | Address transition detecting circuit which generates constant pulse width signal |
| US5869996A (en) * | 1994-09-20 | 1999-02-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor composite element, and method of detecting abnormal conditions in an inverter device having the element |
| US5532622A (en) * | 1995-04-24 | 1996-07-02 | International Business Machines Corporation | Multi-input transition detector with a single delay |
| US5550500A (en) * | 1995-06-23 | 1996-08-27 | Alliance Semiconductor Corporation | Timing delay modulation scheme for integrated circuits |
| US6707320B2 (en) * | 2001-11-30 | 2004-03-16 | Sun Microsystems, Inc. | Clock detect indicator |
| CN100477750C (zh) * | 2004-05-28 | 2009-04-08 | 松下电器产业株式会社 | 信号接收电路和信号输入检测电路 |
| US7295057B2 (en) * | 2005-01-18 | 2007-11-13 | International Business Machines Corporation | Methods and apparatus for characterizing electronic fuses used to personalize an integrated circuit |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3675133A (en) * | 1971-06-21 | 1972-07-04 | Ibm | Apparatus and method independently varying the widths of a plurality of pulses |
| US4583008A (en) * | 1983-02-25 | 1986-04-15 | Harris Corporation | Retriggerable edge detector for edge-actuated internally clocked parts |
| US4820944A (en) * | 1983-08-01 | 1989-04-11 | Schlumberger Systems & Services, Inc. | Method and apparatus for dynamically controlling the timing of signals in automatic test systems |
| JPS60204121A (ja) * | 1984-03-29 | 1985-10-15 | Fujitsu Ltd | 位相同期回路 |
| US4805195A (en) * | 1984-06-08 | 1989-02-14 | Amdahl Corporation | Selectable timing delay circuit |
| JPS6154098A (ja) * | 1984-08-23 | 1986-03-18 | Fujitsu Ltd | パルス発生回路 |
| US4675612A (en) * | 1985-06-21 | 1987-06-23 | Advanced Micro Devices, Inc. | Apparatus for synchronization of a first signal with a second signal |
| US5118975A (en) * | 1990-03-05 | 1992-06-02 | Thinking Machines Corporation | Digital clock buffer circuit providing controllable delay |
| US5210450A (en) * | 1990-04-16 | 1993-05-11 | Tektronix, Inc. | Active selectable digital delay circuit |
-
1992
- 1992-06-05 JP JP14596792A patent/JP3381938B2/ja not_active Expired - Lifetime
-
1994
- 1994-10-17 US US08/323,570 patent/US5426390A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05343959A (ja) | 1993-12-24 |
| US5426390A (en) | 1995-06-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5446418A (en) | Ring oscillator and constant voltage generation circuit | |
| US5220216A (en) | Programmable driving power of a CMOS gate | |
| US4714839A (en) | Control circuit for disabling or enabling the provision of redundancy | |
| US6125069A (en) | Semiconductor memory device with redundancy circuit having a reference resistance | |
| US5532620A (en) | Input buffer circuit capable of corresponding to variation of operating voltage in semiconductor integrated circuit | |
| JP3238526B2 (ja) | 基準電位発生回路とそれを用いた半導体集積回路 | |
| US4967399A (en) | Erasable and programmable read-only memory system | |
| US4873458A (en) | Voltage level detecting circuit having a level converter | |
| JPH03190416A (ja) | Ｃｍｏｓクロック発生器 | |
| KR970003810B1 (ko) | 어드레스 천이 검출회로를 내장하는 불휘발성 반도체 집적회로 | |
| JP3381938B2 (ja) | 入力遷移検知パルス発生回路 | |
| EP0368328B1 (en) | Address transition detector circuit | |
| US5914624A (en) | Skew logic circuit device | |
| US5802009A (en) | Voltage compensating output driver circuit | |
| US4815036A (en) | Programmable logic array having an on/off sense function | |
| JPH09180452A (ja) | メモリのアドレス遷移検出回路 | |
| KR960006376B1 (ko) | 어드레스 천이 검출회로 | |
| US5378950A (en) | Semiconductor integrated circuit for producing activation signals at different cycle times | |
| KR970001698B1 (ko) | 입력천이 검지펄스 발생회로 | |
| US5600599A (en) | Data signal output circuit and semiconductor memory device including the same | |
| US5559456A (en) | Sensing circuit unit for a dynamic circuit | |
| JP3313383B2 (ja) | 読み出し専用記憶装置 | |
| JP3359618B2 (ja) | 遅延時間補正機能を備えた半導体集積回路及び電源回路 | |
| JP2000201058A (ja) | 半導体装置 | |
| US5780942A (en) | Input circuit and semiconductor integrated circuit device including same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071220 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081220 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091220 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091220 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101220 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111220 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121220 Year of fee payment: 10 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121220 Year of fee payment: 10 |