JP4581970B2 - サンプリング周波数変換装置及び信号切換え装置 - Google Patents

Description

本発明は、複数チャンネルのサンプリング周波数変換回路を有するサンプリング周波数変換装置、及び、各チャンネルにサンプリング周波数変換回路を設けた信号切換え装置に関し、特に、様々なチャンネル数のマルチチャンネル信号を入力するのに適したものに関する。

マルチチャンネルのデジタルオーディオ信号に対してサンプリング周波数変換処理を施すサンプリング周波数変換装置（サンプルレートコンバーター）が、従来から存在している。

図１は、そうしたサンプルレートコンバーターの構成の一例（後述するMatched-Phase モードを使用しないもの）を示す図である。このサンプルレートコンバーターは、ＡＥＳ／ＥＢＵフォーマットのデジタルオーディオ信号（以下ＡＥＳ信号と呼ぶ）をサンプリング周波数変換するものであり、各チャンネルの入力ＡＥＳ信号（ＡＥＳＩ１，ＡＥＳＩ２，ＡＥＳＩ３）に対応して、ＡＥＳ入力処理回路１−１，１−２，１−３と、ＳＲＣ（サンプルレートコンバーターＩＣ）２−１，２−２，２−３と、ＡＥＳ出力処理回路３−１，３−２，３−３とが設けられている。（以下、各チャンネルの回路を総称する際にはＡＥＳ入力処理回路１，ＳＲＣ２，ＡＥＳ出力処理回路３等と表記する。）

ＡＥＳ入力処理回路１は、次の(1)〜(3)の回路ブロックで構成されている。
(1)入力したＡＥＳ信号の波形からクロックを抽出する回路
(2)入力したＡＥＳ信号からオーディオデータを復調する回路
(3)入力したＡＥＳ信号からオーディオチャンネルステータスビット等の補助データ（Ancillary Data）を抽出する回路

ＡＥＳ入力処理回路１からは、復調したオーディオデータＳ１と、抽出したクロック信号Ｓ２（ＳＣＬＫ_Ｉ，ＬＲＣＬＫ_Ｉ）とがＳＲＣ２に供給される。また、ＡＥＳ入力処理回路１からは、抽出した補助データＳ５がＡＥＳ出力処理回路３に供給される。図２は、クロック信号ＳＣＬＫ_Ｉ，ＬＲＣＬＫ_Ｉの波形を、１フレーム分（１／ｆｓの期間）のＡＥＳ信号中のオーディオデータ（左チャンネル用のオーディオデータ及び右チャンネル用のオーディオデータ）とともに示す図である。

図１に示すように、ＳＲＣ２は、クロック信号Ｓ２（ＳＣＬＫ_Ｉ，ＬＲＣＬＫ_Ｉ）と、装置内部のサンプリング周波数変換用リファレンスクロックＳ４（ＳＣＬＫ_Ｏ，ＬＲＣＬＫ_Ｏ）とを用いて、オーディオデータＳ１をサンプリング周波数変換する。ＳＲＣ２によってサンプリング周波数変換されたオーディオデータＳ３は、ＡＥＳ出力処理回路３に供給される。

ＡＥＳ出力処理回路３は、このオーディオデータＳ３及び補助データＳ５を元のＡＥＳ信号に変換し、そのＡＥＳ信号（ＡＥＳＯ１，ＡＥＳＯ２，ＡＥＳＯ３）を出力する。

ところで、図１の構成のサンプルレートコンバーターでは、各チャンネルのＳＲＣ２の処理遅延量の差異を原因として、オーディオの定位（位相・バランス）がずれるという問題が生じる。

この対策として、従来から、例えば次の（１）や（２）のような手法がとられている。
（１）入力データ又は入力データをオーバーサンプリングしたデータを連続的に書込み、書込みアドレスに対して所定のアドレス差で書込まれたデータを連続的に読出す記憶手段と、記憶手段から読出されたデータを補間処理する補間処理手段とを備えてサンプリング周波数の変換を行う場合に、記憶手段の書込みアドレスと読出しアドレスのアドレス差を最適化させる制御を行い、入力データが供給され始めてから所定期間、制限をつけずにアドレス差の最適化を実行させ、所定期間が経過した後、所定の制限を設定してアドレス差の最適化を実行させるという手法（特許文献１参照）。

（２）サンプリング周波数変換処理のパラメータを、各ＳＲＣ間で共通にする手法（以下、「Matched-Phase mode処理」あるいは「ＭＰ処理」と呼ぶ）（非特許文献１参照）。

図３は、このうちのMatched-Phase mode処理を使用するサンプルレートコンバーターの構成の一例を示す図であり、図１と共通する部分には同一符号を付している。このサンプルレートコンバーターでは、図１のＳＲＣ２−１，２−２，２−３に替えて、１チャンネル目にはＳＲＣ４−１（Phase-Master）が設けられ、２チャンネル目，３チャンネル目にはそれぞれＳＲＣ４−２（Slave１），ＳＲＣ４−３（Slave２）が設けられている。

ＳＲＣ４−１のＴＤＭ_ＩＮ端子は接地され、ＳＲＣ４−１のＭＭＯＤＥ端子にはコード３’ｂ０００（Phase-Masterであることを示す設定コード）が供給される。ＳＲＣ４−１は、このコード３’ｂ０００に基づき、ＡＥＳ入力処理回路１−１からのオーディオデータＳ１を、そのオーディオデータＳ１から検出した位相に同期してサンプリング周波数変換する。そして、このサンプリング周波数変換したオーディオデータに、図４に示すようにして、検出した位相情報（Matched-Phaseデータ）を多重化して出力する。図３に示すように、このMatched-PhaseデータＳ６は、ＳＲＣ４−２，ＳＲＣ４−３のＴＤＭ_ＩＮ端子にそれぞれ供給される。

ＳＲＣ４−２，ＳＲＣ４−３のＭＭＯＤＥ端子には、それぞれコード３’ｂ１００（Slaveであることを示す設定コード）が供給される。ＳＲＣ４−２，ＳＲＣ４−３は、このコード３’ｂ１００に基づき、ＡＥＳ入力処理回路１−２，１−３からのオーディオデータＳ１を、ＴＤＭ_ＩＮ端子に入力したMatched-PhaseデータＳ６に同期してそれぞれサンプリング周波数変換する。

これにより、ＳＲＣ４−１とＳＲＣ４−２とＳＲＣ４−３とが、共通の位相（ＳＲＣ４−１が検出した位相）に同期して動作する。

特開２００２−１５８６１９号公報（段落００４９，００６７〜６９、図１〜２，６） 「192kHz Stereo Asynchronous Sample Rate Converter ＡＤ１８９６」 ＡＮＡＬＯＧ ＤＥＶＩＣＥＳ ［平成１７年１１月７日検索］、 インターネット＜ＵＲＬ：http://www.analog.com/UploadedFiles/Data_Sheets/71654447AD1896_a.pdf ＞

この図３の構成のサンプルレートコンバーターは、ＳＲＣ４−１に入力するオーディオデータの位相と、ＳＲＣ４−２や４−３に入力するオーディオデータの位相とが一致している場合には、十分な位相同期性能が得られる。しかし、この両者の位相が互いにずれている場合（例えば、ＡＥＳ信号ＡＥＳＩ１を伝送するケーブルとＡＥＳ信号ＡＥＳＩ２やＡＥＳＩ３を伝送するケーブルとの長さが相違する場合や、各ＡＥＳ入力処理回路１の処理遅延量が相違する場合）には、互いに位相のずれたオーディオデータを共通の位相に同期してサンプリング周波数変換することになるので、十分な位相同期性能が得られない。

図５は、この点を改善したサンプルレートコンバーターの構成の一例を示す図であり、図３と共通する部分には同一符号を付している。ＳＲＣ４−１，４−２，４−３の前段に、それぞれＦＩＦＯメモリ５−１，５−２，５−３が設けられている。

ＡＥＳ入力処理回路１−１，１−２，１−３で抽出されたクロック信号Ｓ２（ＳＣＬＫ_Ｉ，ＬＲＣＬＫ_Ｉ）が、それぞれＦＩＦＯメモリ５−１，５−２，５−３に書込み用クロックとして供給される。

また、ＡＥＳ入力処理回路１−１で抽出されたクロック信号Ｓ２（ＳＣＬＫ_Ｉ，ＬＲＣＬＫ_Ｉ）が、ＦＩＦＯメモリ５−１，５−２及び５−３に読出し用クロックとして供給される。

ＳＲＣ４−１，４−２及び４−３にも、ＡＥＳ入力処理回路１−１で抽出されたクロック信号Ｓ２（ＳＣＬＫ_Ｉ，ＬＲＣＬＫ_Ｉ）が供給される。

これらのＦＩＦＯメモリ５は、各チャンネルのケーブルの長さや各ＡＥＳ入力処理回路１の処理遅延量の相違を吸収して、各ＳＲＣ４に入力するオーディオデータの位相を揃える役割を果たす。

図６は、これらのＦＩＦＯメモリ５の動作タイミングを示す図である。図の上側の３段は、入力ＡＥＳ信号ＡＥＳＩ１，ＡＥＳＩ２，ＡＥＳＩ３から検出された各フレームのオーディオデータをＦＩＦＯメモリ５−１，５−２，５−３がそれぞれ書き込むタイミングを示す。ＦＩＦＯメモリ５−１，５−２，５−３は、これらの入力オーディオデータを、入力時そのままのタイミングで書き込む。

図の下側の３段は、ＦＩＦＯメモリ５−１，５−２，５−３がそれぞれオーディオデータを読み出すタイミングを示す。ＦＩＦＯメモリ５−１，５−２，５−３は、全てＡＥＳ入力処理回路１−１からのクロック信号Ｓ２のタイミングで（すなわち、Phase-Master側のチャンネルのタイミングで）オーディオデータを読み出す。

この読出し位置は、Phase-Master側のチャンネルの入力オーディオデータ（図の最上段）の位相を１／２フレーム期間＝１／２ｆｓ（入力ＡＥＳ信号のサンプリング周波数が４８ｋＨｚの場合には１０．４μｓｅｃ）だけ遅らせた位相としている。

こうしたＦＩＦＯメモリ５の動作により、入力ＡＥＳ信号ＡＥＳＩ１から検出されたオーディオデータの位相と入力ＡＥＳ信号ＡＥＳＩ２やＡＥＳＩ３から検出されたオーディオデータの位相とが±１／２ｆｓの範囲内でずれている場合に、各ＳＲＣ４に入力するオーディオデータの位相を揃えることが可能になる。

このように、図３や図５に示したようなMatched-Phase mode処理を使用するサンプルレートコンバーターにより、一定チャンネル数（図３や図５では３チャンネル）のマルチチャンネルオーディオ信号に対して、位相同期動作によって各チャンネルの位相を合わせてサンプリング周波数変換処理を施すことができる。

ところが、近年は、デジタル放送等の分野において、例えば５．１ｃｈ（Dolby Digital）や７．１ｃｈ（Dolby Digital Plus）（ＤＯＬＢＹは登録商標）といった様々なサラウンド方式が用いられるようになっている。そのため、１台のサンプルレートコンバーターにも、チャンネル数が一定ではなく、様々なチャンネル数のマルチチャンネルオーディオ信号が入力されるようになる。

このように様々なチャンネル数のマルチチャンネルオーディオ信号をサンプリング周波数変換するためには、入力するマルチチャンネルオーディオ信号のチャンネル数に応じて、どのチャンネルのＳＲＣを位相同期動作させるかの割り当て（マルチチャンネルアサイン）を変更することが必要になる。

しかし、図３や図５の構成のサンプルレートコンバーターでは、位相同期動作するＳＲＣのチャンネルが固定（１番目のチャンネルのＳＲＣ４−１がPhase-Master、２番目，３番目のチャンネルのＳＲＣ４−２，４−３がSlaveというように固定）されており、マルチチャンネルアサインをフレキシブルに変更することはできなかった。

本発明は、上述の点に鑑み、複数チャンネルのサンプリング周波数変換回路を有するサンプリング周波数変換装置において、どのチャンネルのサンプリング周波数変換回路を位相同期させるかの割り当てを、入力するマルチチャンネル信号のチャンネル数に応じてフレキシブルに変更できるようにすることを課題とする。

上記課題を解決するため、本発明に係るサンプリング周波数変換装置は、
複数チャンネルのサンプリング周波数変換回路を有するサンプリング周波数変換装置において、
各チャンネルの前記サンプリング周波数変換回路に入力したデジタル信号の位相情報を検出する位相検出部と、
前記複数チャンネルのうちのいずれかの２以上のチャンネルを、位相同期させるチャンネルとして設定する設定情報を入力する入力部と、
前記入力部に入力した設定情報で指定された２以上のチャンネルのうちの特定の１つのチャンネルの位相情報を、前記２以上のチャンネルの残りのチャンネルのサンプリング周波数変換回路に供給する位相情報供給部と、
前記特定の１つのチャンネルについて、当該チャンネルの位相情報に同期してサンプリング周波数変換作動を行い、前記位相情報供給部から位相情報が供給されたチャンネルについて、供給される位相情報に同期してサンプリング周波数変換作動を行うサンプリング周波数変換部と、
を備えたことを特徴とする。

このサンプリング周波数変換装置では、複数チャンネルのうちのいずれかの２以上のチャンネルを位相同期させるチャンネルとして設定する設定情報が入力されたことに基づき、各チャンネルのサンプリング周波数変換回路への入力デジタル信号から検出した位相情報のうち、その２以上のチャンネルのうちの特定の１つのチャンネルの位相情報が、その２以上のチャンネルのうちの残りのチャンネルのサンプリング周波数変換回路に供給される。そして、その特定の１つのチャンネルで当該チャンネルの位相情報に同期してサンプリング周波数変換作動が行われ、その残りのチャンネルでもその特定の１つのチャンネルの位相情報に同期してサンプリング周波数変換作動が行われる。その結果、その２以上のチャンネルのサンプリング周波数変換回路が位相同期動作する。

そして、どのチャンネルのサンプリング周波数変換回路を位相同期動作させるかの割り当て（マルチチャンネルアサイン）は、供給する設定情報の内容を変えることのみによって容易に変更することが可能である。

これにより、複数チャンネルのサンプリング周波数変換回路を有するサンプリング周波数変換装置において、どのチャンネルのサンプリング周波数変換回路を位相同期動作させるかの割り当てを、入力するマルチチャンネル信号のチャンネル数に応じてフレキシブルに変更することができる。

次に、本発明に係る信号切換え装置は、
それぞれデジタル信号を入力する複数チャンネルの入力処理回路と、
それぞれデジタル信号を出力する複数チャンネルの出力処理回路と、
各チャンネルの前記入力処理回路と各チャンネルの前記出力処理回路との接続を切換える切換え回路と
を有する信号切換え装置において、
各チャンネルの前記入力処理回路に入力したデジタル信号をそれぞれサンプリング周波数変換するサンプリング周波数変換回路を備え、
各チャンネルの前記サンプリング周波数変換回路として、
入力したデジタル信号から位相情報を検出する位相検出部と、
前記複数チャンネルのサンプリング周波数変換回路のうちのいずれかの２以上のチャンネルを位相同期させるチャンネルとして設定する操作部と、
前記操作部による設定結果を示す設定情報を生成する設定情報生成部と、
前記設定情報生成部からの前記設定情報で指定された２以上のチャンネルのうちの特定の１つのチャンネルの位相情報を、前記２以上のチャンネルの残りのチャンネルのサンプリング周波数変換回路に供給する位相情報供給部と、
前記特定の１つのチャンネルについて、当該チャンネルの位相情報に同期してサンプリング周波数変換作動を行い、前記位相情報供給部から位相情報が供給されたチャンネルについて、供給される位相情報に同期してサンプリング周波数変換作動を行うサンプリング周波数変換部と、
を備えたことを特徴とする。

この信号切換え装置では、各入力チャンネルにサンプリング周波数変換回路が備えられる。また、この複数チャンネルのサンプリング周波数変換回路のうちのいずれかの２以上のチャンネルを位相同期させるチャンネルとして設定するための操作部が備えられる。

ユーザーが、この操作部によっていずれかの２以上のチャンネルを設定すると、その設定結果を示す設定情報が生成される。そして、その設定情報に基づき、各チャンネルのサンプリング周波数変換回路への入力デジタル信号から検出した位相情報のうち、その２以上のチャンネルのうちの特定の１つのチャンネルの位相情報が、その２以上のチャンネルのうちの残りのチャンネルのサンプリング周波数変換回路に供給される。そして、その特定の１つのチャンネルで当該チャンネルの位相情報に同期してサンプリング周波数変換作動が行われ、その残りのチャンネルでもその特定の１つのチャンネルの位相情報に同期してサンプリング周波数変換作動が行われる。その結果、その２以上のチャンネルのサンプリング周波数変換回路が位相同期動作する。

そして、どのチャンネルのサンプリング周波数変換回路を位相同期動作させるかの割り当て（マルチチャンネルアサイン）は、ユーザーが操作部による設定内容を変えることによって容易に変更することが可能である。

これにより、信号切換え装置の各入力チャンネルにサンプリング周波数変換回路を設ける場合に、どのチャンネルのサンプリング周波数変換回路を位相同期動作させるかの割り当てを、ユーザーの操作により、入力するマルチチャンネル信号のチャンネル数に応じてフレキシブルに変更することができる。

発明に係るサンプリング周波数変換装置によれば、複数チャンネルのサンプリング周波数変換回路を有するサンプリング周波数変換装置において、どのチャンネルのサンプリング周波数変換回路を位相同期動作させるかの割り当てを、入力するマルチチャンネル信号のチャンネル数に応じてフレキシブルに変更できるという効果が得られる。

発明に係る信号切換え装置によれば、信号切換え装置の各入力チャンネルにサンプリング周波数変換回路を設ける場合に、どのチャンネルのサンプリング周波数変換回路を位相同期動作させるかの割り当てを、ユーザーの操作により、入力するマルチチャンネル信号のチャンネル数に応じてフレキシブルに変更できるという効果が得られる。

以下、本発明を図面を用いて具体的に説明する。図７は、発明を適用したサンプリング周波数変換装置（サンプルレートコンバーター）の構成の一例を示す図である。図５と共通する部分には同一符号を付しているが、共通部分も含めて全体構成を説明する。

このサンプルレートコンバーターは、ＡＥＳ／ＥＢＵフォーマットのデジタルオーディオ信号（以下ＡＥＳ信号と呼ぶ）をサンプリング周波数変換するものであり、各チャンネルの入力ＡＥＳ信号（ＡＥＳＩ１，ＡＥＳＩ２，…ＡＥＳＩＮ（Ｎは例えば３２のような整数））に対応して、ＡＥＳ入力処理回路１−１，１−２，…１−Ｎと、ＦＩＦＯメモリ５−１，５−２，…５−Ｎと、ＳＲＣ（サンプルレートコンバーターＩＣ）４−１，４−２，…４−Ｎと、ＡＥＳ出力処理回路３−１，３−２，…３−Ｎとが設けられている。（以下、各チャンネルの回路を総称する際にはＡＥＳ入力処理回路１，ＦＩＦＯメモリ５，ＳＲＣ４，ＡＥＳ出力処理回路３等と表記する。）

また、サンプルレートコンバーターには、ＭＰ（Matched-Phase mode）動作設定回路６が設けられている。ＭＰ動作設定回路６は、Ｎ入力（Ｎ−１）出力のセレクタ７と、（Ｎ＋１）入力（Ｎ−１）出力のセレクタ８と、ＭＭＯＤＥ設定コード生成回路９とで構成されている。

ＡＥＳ入力処理回路１は、次の(1)〜(3)の回路ブロックで構成されている。
(1)入力したＡＥＳ信号の波形からクロックを抽出する回路
(2)入力したＡＥＳ信号からオーディオデータを復調する回路
(3)入力したＡＥＳ信号からオーディオチャンネルステータスビット等の補助データ（Ancillary Data）を抽出する回路

ＡＥＳ入力処理回路１−１，１−２，…１−Ｎからは、復調されたオーディオデータＳ１がそれぞれＦＩＦＯメモリ５−１，５−２，…５−Ｎに供給されるとともに、抽出したクロック信号Ｓ２（ＳＣＬＫ_Ｉ，ＬＲＣＬＫ_Ｉ）（図２参照）がそれぞれＦＩＦＯメモリ５−１，５−２，…５−Ｎに書込み用クロックとして供給される。

また、ＡＥＳ入力処理回路１−１，１−２，…１−Ｎからは、抽出した補助データＳ５がそれぞれＡＥＳ出力処理回路３−１，３−２，…３−Ｎに供給される。

ＡＥＳ入力処理回路１−１で抽出されたクロック信号Ｓ２（ＳＣＬＫ_Ｉ，ＬＲＣＬＫ_Ｉ）は、ＦＩＦＯメモリ５−１に読出し用クロックとして供給されるとともに、ＳＲＣ４−１に供給される。

さらに、ＡＥＳ入力処理回路１−１，１−２，…１−Ｎが抽出したクロック信号Ｓ２（ＳＣＬＫ_Ｉ，ＬＲＣＬＫ_Ｉ）が、全てＭＰ動作設定回路６内のセレクタ７のＮ本の入力端子に入力する。

セレクタ７の（Ｎ−１）本の出力端子の出力信号は、２チャンネル目〜Ｎチャンネル目のＦＩＦＯメモリ５−２，…５−Ｎに読出し用クロックとして供給されるとともに、２チャンネル目〜Ｎチャンネル目のＳＲＣ４−２，…４−Ｎに供給される。

ＦＩＦＯメモリ５−１，５−２，…５−Ｎは、それぞれＡＥＳ入力処理回路１−１，１−２，…１−Ｎからのクロック信号Ｓ２（ＳＣＬＫ_Ｉ，ＬＲＣＬＫ_Ｉ）を書込み用クロックとして用いてオーディオデータＳ１を書き込む。

そして、ＦＩＦＯメモリ５−１は、ＡＥＳ入力処理回路１−１からのクロック信号Ｓ２（ＳＣＬＫ_Ｉ，ＬＲＣＬＫ_Ｉ）を読出し用クロックとして用いてオーディオデータを読み出し、ＦＩＦＯメモリ５−２，…５−Ｎは、セレクタ７から後述のようにして供給されるクロック信号を読出し用クロックとして用いてオーディオデータを読み出す。

ＦＩＦＯメモリ５−１，５−２，…５−Ｎから読み出されたオーディオデータは、それぞれＳＲＣ４−１，４−２，…４−Ｎに供給される。

ＳＲＣ４−１のＴＤＭ_ＩＮ端子は接地されており、ＳＲＣ４−１のＭＭＯＤＥ端子には常にコード３’ｂ０００（Phase-Masterであることを示す設定コード）が供給される。ＳＲＣ４−１は、Matched-Phase mode処理におけるPhase-Masterとして固定されている。

ＳＲＣ４−１は、ＡＥＳ入力処理回路１−１からのクロック信号Ｓ２（ＳＣＬＫ_Ｉ，ＬＲＣＬＫ_Ｉ）と、装置内部のサンプリング周波数変換用リファレンスクロックＳ４（ＳＣＬＫ_Ｏ，ＬＲＣＬＫ_Ｏ）とを用いて、ＦＩＦＯメモリ５−１から供給されたオーディオデータを、そのオーディオデータから検出した位相情報に同期してサンプリング周波数変換する。そして、サンプリング周波数変換したオーディオデータに、その位相情報（Matched-Phaseデータ）を多重化（図４参照）して出力する。

これに対し、ＳＲＣ４−２，…４−ＮのＴＤＭ_ＩＮ端子には、ＭＰ動作設定回路６内のセレクタ８から、後述するようにして、Matched-PhaseデータまたはＧＮＤ（グラウンド）のレベルのデータが供給される。また、ＳＲＣ４−２，…４−ＮのＭＭＯＤＥ端子には、ＭＰ動作設定回路６内のＭＭＯＤＥ設定コード生成回路９から、後述するようにして、コード３’ｂ０００（Phase-Masterであることを示す設定コード），コード３’ｂ１００（Slaveであることを示す設定コード）のうちのいずれかが供給される。

ＳＲＣ４−２，…４−Ｎは、コード３’ｂ１００が供給された場合には、それぞれ、セレクタ７から後述のようにして供給されるクロック信号と、装置内部のサンプリング周波数変換用リファレンスクロックＳ４（ＳＣＬＫ_Ｏ，ＬＲＣＬＫ_Ｏ）とを用いて、ＦＩＦＯメモリ５−２，…５−Ｎから供給されたオーディオデータを、ＴＤＭ_ＩＮ端子に供給されるMatched-Phaseデータに同期してそれぞれサンプリング周波数変換する。そして、サンプリング周波数変換したオーディオデータに、ＦＩＦＯメモリ５−２，…５−Ｎから供給されたオーディオデータから検出した位相情報（Matched-Phaseデータ）を多重化（図４参照）して出力する。

他方、ＳＲＣ４−２，…４−Ｎは、コード３’ｂ０００が供給された場合には、それぞれ、セレクタ７から後述のようにして供給されるクロック信号と、装置内部のサンプリング周波数変換用リファレンスクロックＳ４（ＳＣＬＫ_Ｏ，ＬＲＣＬＫ_Ｏ）とを用いて、ＦＩＦＯメモリ５−２，…５−Ｎから供給されたオーディオデータを、そのオーディオデータから検出した位相情報に同期してそれぞれサンプリング周波数変換する。そして、サンプリング周波数変換したオーディオデータに、その位相情報（Matched-Phaseデータ）を多重化して出力する。

ＳＲＣ４−１，４−２，…４−Ｎによってサンプリング周波数変換されたオーディオデータＳ３は、それぞれＡＥＳ出力処理回路３−１，３−２，…３−Ｎに供給される。

ＡＥＳ出力処理回路３−１，３−２，…３−Ｎは、このオーディオデータＳ３及び補助データＳ５を元のＡＥＳ信号に変換し、そのＡＥＳ信号（ＡＥＳＯ１，ＡＥＳＯ２，…ＡＥＳＯＮ）を出力する。

ＳＲＣ４−１，４−２，…４−Ｎから出力されたMatched-PhaseデータＳ６は、全てＭＰ動作設定回路６内のセレクタ８の（Ｎ＋１）本の入力端子のうちのＮ本に入力する。セレクタ８の残りの１本の入力端子には、ＧＮＤ（グラウンド）のレベルのデータが入力する。

セレクタ８の（Ｎ−１）本の出力端子の出力信号は、２チャンネル目〜Ｎチャンネル目のＳＲＣ４−２，…４−ＮのＴＤＭ_ＩＮ端子に供給される。

ＭＰ動作設定回路６は、「位相同期チャンネル設定情報」が供給されることに基づいて動作する。この位相同期チャンネル設定情報は、１番目〜Ｎ番目のチャンネルのＳＲＣ４−１〜４−Ｎのうちのいずれかの２以上のチャンネルを、位相同期させるチャンネルとして設定する情報である。

セレクタ７は、この位相同期チャンネル設定情報によって設定された２以上のチャンネルのうちチャンネル番号の一番小さいチャンネルのＡＥＳ入力処理回路１からのクロック信号Ｓ２（ＳＣＬＫ_Ｉ，ＬＲＣＬＫ_Ｉ）を選択して、そのクロック信号をその２以上のチャンネルのＳＲＣ４及びＦＩＦＯメモリ５（１チャンネル目のＳＲＣ４−１及びＦＩＦＯメモリ５−１を除く）に供給する。

セレクタ８は、位相同期チャンネル設定情報によって設定された２以上のチャンネルのうちチャンネル番号の一番小さいチャンネルのＳＲＣ４からのMatched-PhaseデータＳ６を選択して、そのMatched-Phaseデータを、その２以上のチャンネルのうちの残りのチャンネルのＳＲＣ４のＴＤＭ_ＩＮ端子に供給する。またセレクタ８は、ＧＮＤ（グラウンド）のレベルのデータを選択して、そのデータをこの一番小さいチャンネルのＳＲＣ４（１チャンネル目のＳＲＣ４−１を除く）のＴＤＭ_ＩＮ端子に供給する。

ＭＭＯＤＥ設定コード生成回路９は、位相同期チャンネル設定情報によって設定された２以上のチャンネルのうち、チャンネル番号の一番小さいチャンネルのＳＲＣ４（１チャンネル目のＳＲＣ４−１を除く）のＭＭＯＤＥ端子にコード３’ｂ０００（Phase-Masterであることを示す設定コード）を供給し、残りのチャンネルのＳＲＣ４のＭＭＯＤＥ端子にコード３’ｂ１００（Slaveであることを示す設定コード）を供給する。

これにより、位相同期チャンネル設定情報によって設定された２以上のチャンネルのうち、チャンネル番号の一番小さいチャンネルのＳＲＣ４（Phase-Masterとして固定されたＳＲＣ４−１を含む）は、そのＳＲＣ４自身が検出した位相情報に同期してサンプリング周波数変換処理を行い、残りのチャンネルのＳＲＣ４も、この一番小さいチャンネルのＳＲＣ４が検出した位相情報（Matched-Phaseデータ）に同期してサンプリング周波数変換処理を行う。その結果、その２以上のチャンネルのＳＲＣ４が位相同期動作する。

そして、どのチャンネルのＳＲＣ４を位相同期動作させるかの割り当て（マルチチャンネルアサイン）は、ＭＰ動作設定回路６に供給する位相同期チャンネル設定情報の内容を変えることのみによって容易に変更することが可能である。

すなわち、例えば１番目〜３番目のチャンネルを設定した位相同期チャンネル設定情報を供給すれば、１番目〜３番目の３つのチャンネルのＳＲＣ４を位相同期動作させる（ＳＲＣ４−１をPhase-Masterとし、ＳＲＣ４−２及び４−３をSlaveとする）ことができる。

また、例えば３番目〜８番目の６つのチャンネルを設定した位相同期チャンネル設定情報を供給すれば、３番目〜８番目の６つのチャンネルのＳＲＣ４を位相同期動作させる（ＳＲＣ４−３をPhase-Masterとし、ＳＲＣ４−４〜４−８をSlaveとする）ことができる。

これにより、Ｎチャンネル（例えば３２チャンネル）のＳＲＣ４を有するサンプルレートコンバーターにおいて、どのチャンネルのＳＲＣ４を位相同期動作させるかの割り当てを、入力するマルチチャンネルオーディオ信号のチャンネル数に応じて（例えば５．１ｃｈサラウンドであるか７．１ｃｈサラウンドであるか等に応じて）フレキシブルに変更することができる。

さらに、位相同期チャンネル設定情報によって設定された２以上のチャンネルのうちチャンネル番号の一番小さいチャンネル（ＳＲＣ４がPhase-Masterとなるチャンネル）のＡＥＳ入力処理回路１で抽出されたクロック信号Ｓ２を読出し用クロックとして、その２以上のチャンネルのＦＩＦＯメモリ５から図６のようにしてオーディオデータが読み出される。

したがって、各ＡＥＳ信号ＡＥＳＩ１〜ＡＥＳＩＮを伝送するケーブルの長さが相違する場合や、各ＡＥＳ入力処理回路１の処理遅延量が相違する場合にも、こうしたケーブルの長さや処理遅延量の相違を吸収して、その２以上のチャンネルのＳＲＣ４に入力するオーディオデータの位相を揃えることができる。これにより、十分な位相同期性能が得られる。

次に、図７のサンプルレートコンバーターを、放送業務用の機器の一種であるオーディオ信号用のルーティングスイッチャーに適用した例について説明する。ルーティングスイッチャーは、複数チャンネルの信号（ここではマイクロホンやＶＴＲ等からのオーディオ信号）を入力して、それらのオーディオ信号をそれぞれどの機器（番組送出装置や編集装置等）に対して出力するかを切換える装置である。

図８は、図７のサンプルレートコンバーターを搭載したルーティングスイッチャーの構成例を示す図である。この図８において、図７と共通する部分には同一符号を付して重複説明を省略する。

このルーティングスイッチャーでは、図７に示した各チャンネルのＳＲＣ４−１，４−２，…４−ＮとＡＥＳ出力処理回路３−１，３−２，…３−Ｎとの間に、次の(1)〜(3)の回路が設けられている。
(1)各チャンネルの補助データ結合回路１２−１，１２−２，…１２−Ｎ
(2)マトリックススイッチ回路１３
(3)各チャンネルのオーディオプロセス回路１４−１，１４−２，…１４−Ｎ

ここでは、ＡＥＳ入力処理回路１が抽出した補助データＳ５は、ＡＥＳ出力処理回路３ではなくこの補助データ結合回路１２に供給される。補助データ結合回路１２は、ＳＲＣ４から供給されたオーディオデータにこの補助データを結合して、そのオーディオデータをマトリックススイッチ回路１３に送る。

マトリックススイッチ回路１３は、複数本の入力信号線と複数本の出力信号線とを交差させ、各交差箇所に接続スイッチ（半導体素子）を設けたものであり、この接続スイッチのオン／オフによって各チャンネルのＡＥＳ入力処理回路１と各チャンネルのＡＥＳ出力処理回路３との接続関係（ＡＥＳ信号の出力先）を切換える。入力信号線には各チャンネルの補助データ結合回路１２からのオーディオデータが入力する。出力信号線から出力されたオーディオデータは、各チャンネルのオーディオプロセス回路１４に供給される。

オーディオプロセス回路１４は、オーディオデータに対して、レベル調整，フィルター，エンファシス，ソフトスイッチング（マトリックススイッチ回路１３での切換えの直前に音をフェードアウトし、この切換えの直後にフェードインすることにより、切換え時のノイズを低減する処理），データ補間等のデジタル信号処理を施す。オーディオプロセス回路１４によってこれらの処理を施されたオーディオデータは、ＡＥＳ出力処理回路３に供給される。

なお、図８にはＮチャンネルのルーティングスイッチャーを示しているが、実際には、ＮチャンネルのＡＥＳ入力処理回路１，ＦＩＦＯメモリ５，ＳＲＣ４及び補助データ結合回路１２を搭載した入力スロットと、Ｎチャンネルのオーディオプロセス回路１４及びＡＥＳ出力処理回路３を搭載した出力スロットとをそれぞれ複数個（例えば８個）ずつ設けた構成になっている。そして、それらの入力スロット内の全チャンネルとそれらの出力スロット内の全チャンネルとの接続関係（全ての入力スロットに入力したＡＥＳ信号の出力先）が、１個のマトリックススイッチ回路１３によって切換えられる。

このルーティングスイッチャーには、ＧＵＩ部１１も設けられている。ＧＵＩ部１１は、ユーザーがルーティングスイッチャーに対する各種の設定をＧＵＩ（グラフィカルユーザーインタフェース）画面上で行うための操作部であり、ディスプレイと、キーボード及びマウス等の入力デバイスとで構成されている。

ＧＵＩ部１１での設定項目には、位相同期チャンネル設定（図８の１番目〜Ｎ番目のチャンネルのＳＲＣ４−１，４−２，…４−Ｎのうちのいずれかの２以上のチャンネルを、位相同期させるチャンネルとする設定）も含まれている。図９は、この位相同期チャンネル設定用のＧＵＩ画面を示す図である。

このＧＵＩ画面の左側の縦列のＩＮＰＵＴ ＳＬＯＴ３，ＳＬＯＴ４，ＳＬＯＴ７，ＳＬＯＴ８，ＳＬＯＴ１１，ＳＬＯＴ１２，ＳＬＯＴ１５，ＳＬＯＴ１６は、ルーティングスイッチャーに設けられた８個の入力スロットのスロット番号を表している（出力スロットのほうのスロット番号は、１，２，５，６，９，１０，１３，１４になっている）。

ＳＬＯＴ３の右側の（１−１６），（１７−３２）は、スロット番号３の入力スロット内の３２のチャンネルのチャンネル番号１〜３２を表している。ＳＬＯＴ４の右側の（３３−４８），（４９−６４）は、スロット番号４の入力スロット内の３２のチャンネルのチャンネル番号３３〜６４を表している。以下同様にして各スロット番号の入力スロットのチャンネル番号が表されており、最後のＳＬＯＴ１６の右側の（２２５−２４０），（２４１−２５６）が、スロット番号１６の入力スロット内の３２のチャンネルのチャンネル番号２２５〜２５６を表している。

このチャンネル（１−１６），（１７−３２）〜（２２５−２４０），（２４１−２５６）の右側には、位相同期させるチャンネルを設定するための設定欄が設けられている。この設定欄の上端には１，２，…１６の数字が横方向に並べられている。各数字１，２，…１６の真下の位置のうち、（１−１６）の行の位置はそれぞれチャンネル番号１，２，…１６の位置であり、（１７−３２）の行の位置はそれぞれチャンネル番号１７，１８，…３２の位置であり、（３３−４８）の行の位置はそれぞれチャンネル番号３３，３４，…４８の位置であり、…（２４１−２５６）の行の位置はそれぞれチャンネル番号２４１，２４２，…２５６の位置である。

このＧＵＩ画面での位相同期チャンネルの設定方法は、次の通りである。まず、８個の入力スロットの合計２５６のチャンネルのうち、ＳＲＣ４（図８）を動作させたい（オーディオ信号のサンプリング周波数を変換したい）チャンネル番号を指定するために、この設定欄のうち、そのチャンネル番号の位置をマウスでクリックする。すると、その位置に＊が表示される。（別の操作方法として、キーボードでその位置に＊を入力するようにしてもよい。）

図９では、ＳＬＯＴ３の３〜５番目，９〜１１番目，２１番目のチャンネル（チャンネル番号３〜５，９〜１１，２１）の位置と、ＳＬＯＴ４の１５〜１８番目のチャンネル（チャンネル番号４７〜５０）の位置と、ＳＬＯＴ７の６〜８番目，１１〜１２番目のチャンネル（チャンネル番号７０〜７２，７５〜７６）の位置とに＊が表示されている。

続いて、同じスロット番号のスロット内の隣り合うチャンネル番号の位置であって、それぞれ＊を表示させた位置のうち、位相同期させたい２以上のチャンネルのチャンネル番号の位置に亘ってマウスをドラッグする。すると、それらの位置を結ぶようにして＊と＊との間に＝＝が表示される。（別の操作方法として、キーボードで＊と＊との間に＝＝を入力するようにしてもよい。）

図９では、ＳＬＯＴ３の３〜５番目のチャンネル（チャンネル番号３〜５）の位置を結ぶようにして＝＝が表示されている。また、ＳＬＯＴ４の１５〜１８番目のチャンネル（チャンネル番号４７〜５０）の位置を結ぶようにして＝＝が表示されている。また、ＳＬＯＴ７の１１〜１２番目のチャンネル（チャンネル番号７５〜７６）の位置を結ぶようにして＝＝が表示されている。

これにより、チャンネル番号３〜５のＳＲＣ４を位相同期動作させる設定と、チャンネル番号４７〜５０のＳＲＣ４を位相同期動作させる設定と、チャンネル番号７５〜７６のＳＲＣ４を位相同期動作させる設定とが完了する。

なお、この設定欄の下側のＦＲＥＱの欄は、各入力スロット毎に、ＳＲＣ４でのサンプリング周波数変換後のサンプリング周波数を４８ｋＨｚ，９６ｋＨｚ，１９２ｋＨｚの中から選択する欄である。この欄のうち、横方向に並べられたＳＬＯＴ３，ＳＬＯＴ４，ＳＬＯＴ７，ＳＬＯＴ８，ＳＬＯＴ１１，ＳＬＯＴ１２，ＳＬＯＴ１５，ＳＬＯＴ１６のうちの所望のスロット番号の真下の位置をマウスでクリックする毎に、そのスロット番号の入力スロットについてのサンプリング周波数の選択結果の表示が、トグル動作によって４８ｋＨｚ，９６ｋＨｚ，１９２ｋＨｚ，４８ｋＨｚ，…というように順番に切り換わる。

このようにして、動作させるＳＲＣ４の指定や、位相同期チャンネルの設定や、サンプリング周波数の選択を行った後、キーボードで「Ｓ」キーを押すと、その指定結果や設定結果や選択結果を示す信号が、ＧＵＩ部１１から、ルーティングスイッチャー全体を制御するＣＰＵ１０（図８）に送られる。

ＣＰＵ１０は、この位相同期チャンネルの設定結果に基づき、前述のような位相同期チャンネル設定情報を作成して、その位相同期チャンネル設定情報をＭＰ動作設定回路６に供給する。

また、ＣＰＵ１０は、このＳＲＣ４の指定結果やサンプリング周波数の選択結果に基づき、各ＳＲＣ４の動作の有無や、動作させる各ＳＲＣ４におけるサンプリング周波数変換後のサンプリング周波数を制御する（図８ではＣＰＵ１０からＳＲＣ４への制御信号は図示を省略している）。

このルーティングスイッチャーによれば、どのチャンネルのＳＲＣ４を位相同期動作させるかの割り当て（マルチチャンネルアサイン）は、ユーザーが図９のＧＵＩ画面での設定内容を変えることによって容易に変更することが可能である。したがって、ルーティングスイッチャーの各入力チャンネルにサンプリング周波数変換回路を設ける場合に、どのチャンネルのサンプリング周波数変換回路を位相同期動作させるかの割り当てを、ＧＵＩ画面でのユーザーの操作により、入力するマルチオーディオチャンネル信号のチャンネル数に応じて（例えば５．１ｃｈサラウンドであるか７．１ｃｈサラウンドであるか等に応じて）フレキシブルに変更することができる。

最後に、本発明を適用したサンプルレートコンバーターの別の構成例として、図７のサンプルレートコンバーターに、不適切な入力オーディオ信号からの保護回路を追加した例を図１０に示す。この図１０において、図７と共通する部分には同一符号を付して重複説明を省略する。

このサンプルレートコンバーターでは、各チャンネルのＡＥＳ入力処理回路１内に、それぞれ入力したＡＥＳ信号中のオーディオデータのサンプリング周波数を測定する周波数測定回路１５が追加されている。

また、ＭＰ動作設定回路６内において、セレクタ７，８及びＭＭＯＤＥ設定コード生成回路９に位相同期チャンネル設定情報を伝送する信号経路上に、マスク回路１６が設けられている。そして、各チャンネルのＡＥＳ入力処理回路１内の周波数測定回路１５から、サンプリング周波数の測定結果を示す信号がこのマスク回路１６に供給される。

マスク回路１６は、これらの測定結果のうち、位相同期チャンネル設定情報によって位相同期させることが設定されているチャンネルの周波数測定回路１５同士の測定結果を比較する。そして、それらの測定結果が一致する場合には、入力した位相同期チャンネル設定情報をそのまま出力してセレクタ７，８及びＭＭＯＤＥ設定コード生成回路９に供給する。

他方、それらの測定結果が一致しない場合には、マスク回路１６は、それらのチャンネルのＳＲＣ４を独立して動作させる独立動作設定情報（それらのチャンネルのＦＩＦＯメモリ５及びＳＲＣ４に、それぞれそのチャンネル自身のＡＥＳ入力処理回路１からのクロック信号Ｓ２（ＳＣＬＫ_Ｉ，ＬＲＣＬＫ_Ｉ）をセレクタ７を介して供給させ、それらのチャンネルのＳＲＣ４に、それぞれそのＳＲＣ４自身が出力したMatched-Phaseデータをセレクタ８を介して供給させ、それらのチャンネルのＳＲＣ４に、コード３’ｂ０００（Phase-Masterであることを示す設定コード）をＭＭＯＤＥ設定コード生成回路９から供給させる設定情報）を作成する。そして、入力した位相同期チャンネル設定情報をこの独立動作設定情報でマスキングし（覆い隠し）、この独立動作設定情報をセレクタ７，８及びＭＭＯＤＥ設定コード生成回路９に供給する。

このような周波数測定回路１５及びマスク回路１６を追加する理由は、次の通りである。Matched-Phase mode処理は、入力オーディオ信号のサンプリング周波数が互いに等しいサンプルレートコンバーター同士を位相同期動作させるためのものであり、入力オーディオ信号のサンプリング周波数が異なるサンプルレートコンバーター同士を位相同期動作させると、誤ったパラメータでサンプリング周波数変換処理が行われてしまう。

したがって、仮にユーザーが、図９の位相同期チャンネル設定用ＧＵＩ画面で、入力オーディオ信号のサンプリング周波数が異なる２以上のチャンネルを誤って設定してしまった場合には、図７の構成のままでは、それらのチャンネルのＳＲＣ４において誤ったパラメータでサンプリング周波数変換処理が行われてしまう。

これに対し、この周波数測定回路１５及びマスク回路１６を追加することにより、そうした誤設定があった場合にMatched-Phase mode処理そのものを停止してそれらのチャンネルのＳＲＣ４を独立して動作させることができるので、誤ったパラメータによるサンプリング周波数変換処理を防止することができる。

なお、図１０の例では、各チャンネルの入力オーディオ信号のサンプリング周波数を測定し、位相同期させることが設定されたチャンネル同士の測定結果が一致しない場合に、それらのチャンネルのＳＲＣ４を独立して動作させている。しかし、これに替えて、あるいはこれに加えて、サンプリング周波数以外の要素から、位相同期させることが設定されたチャンネルに不適切なオーディオ信号が入力していないかどうかを検知して、不適切なオーディオ信号が入力している場合にはそれらのチャンネルのＳＲＣ４を独立して動作させるようにしてもよい。

サンプリング周波数以外の要素の例としては、オーディオ信号そのものの入力の有無（オーディオ信号を伝送するケーブルが外れたり、オーディオ信号を供給する側の装置の電源がオフになっていないか）や、ＡＥＳ入力処理回路１でのオーディオデータの復調結果（ＰＬＬがロックしなかったため正常に復調できなかったなど）や、ＡＥＳ入力処理回路１でのパリティチェック結果等を挙げることができる。

また、以上の例では、ＭＰ動作設定回路６は、位相同期チャンネル設定情報によって設定された２以上のチャンネルのうち、チャンネル番号の一番小さいチャンネルのＳＲＣ４をPhase-Masterとしている（そして、そのことを前提として、１チャンネル目のＳＲＣ４−１をPhase-Masterとして固定している）。しかし、これに限らず、それらの２以上のチャンネルのうちの適宜の１つのチャンネルのＳＲＣ４をPhase-Masterとする（そして、１チャンネル目についても、２チャンネル目〜Ｎチャンネル目と同様に、セレクタ７からＦＩＦＯメモリ５及びＳＲＣ４にクロック信号（ＳＣＬＫ_Ｉ，ＬＲＣＬＫ_Ｉ）を供給し、ＭＭＯＤＥ設定コード生成回路９からコードを供給する）ようにしてもよい。

また、図９に示した位相同期チャンネル設定用ＧＵＩ画面では、同じスロット番号のスロット内の隣り合うチャンネル番号のチャンネルを、位相同期させるチャンネルとして設定するようになっている。しかし、これに限らず、同じスロット番号のスロット内で、互いに離れたチャンネル番号の２以上のチャンネルを、位相同期させるチャンネルとして設定するようなＧＵＩ画面をＧＵＩ部１１で表示するようにしてもよい。

また、図８の例ではルーティングスイッチャーに図７のサンプルレートコンバーターを搭載しているが、ルーティングスイッチャー以外の装置であって複数チャンネルのオーディオ信号を入力する装置（例えばオーディオミキサー）にも図７のサンプルレートコンバーターを搭載してよい。

また、図７にはＡＥＳ信号用のサンプルレートコンバーターを示したが、本発明に係るサンプリング周波数変換装置は、複数チャンネルのサンプリング周波数変換回路を有するサンプリング周波数変換装置であれば、ＡＥＳ信号以外のデジタルオーディオ信号を入力するものや、デジタルオーディオ信号以外のデジタル信号を入力するものにも適用することができる。

従来のサンプルレートコンバーターの構成例を示す図である。 ＡＥＳ信号から抽出したクロック信号ＳＣＬＫ_Ｉ，ＬＲＣＬＫ_Ｉを示す図である。 従来のサンプルレートコンバーターの構成例を示す図である。 Matched-Phaseデータを多重化したオーディオデータを示す図である。 図３のサンプルレートコンバーターの構成を改善した例を示す図である。 図５のＦＩＦＯメモリの動作タイミングを示す図である。 本発明を適用したサンプルレートコンバーターの構成例を示す図である。 図７のサンプルレートコンバーターを搭載したルーティングスイチャーの構成例を示す図である。 図８のＧＵＩ部の位相同期チャンネル設定用のＧＵＩ画面を示す図である。 本発明を適用したサンプルレートコンバーターの別の構成例を示す図である。

符号の説明

１−１，１−２，…１−Ｎ ＡＥＳ入力処理回路、 ３−１，３−２，…３−Ｎ ＡＥＳ出力処理回路、 ４−１，４−２，…４−Ｎ ＳＲＣ（サンプルレートコンバーターＩＣ）、 ５−１，５−２，…５−Ｎ ＦＩＦＯメモリ、 ６ ＭＰ動作設定回路、 ７ セレクタ、 ８ セレクタ、 ９ ＭＭＯＤＥ設定コード生成回路、 １５ 周波数測定回路、 １６ マスク回路

Claims (11)

1. 複数チャンネルのサンプリング周波数変換回路を有するサンプリング周波数変換装置において、
   各チャンネルの前記サンプリング周波数変換回路に入力したデジタル信号の位相情報を検出する位相検出部と、
   前記複数チャンネルのうちのいずれかの２以上のチャンネルを、位相同期させるチャンネルとして設定する設定情報を入力する入力部と、
   前記入力部に入力した設定情報で指定された２以上のチャンネルのうちの特定の１つのチャンネルの位相情報を、前記２以上のチャンネルの残りのチャンネルのサンプリング周波数変換回路に供給する位相情報供給部と、
   前記特定の１つのチャンネルについて、当該チャンネルの位相情報に同期してサンプリング周波数変換作動を行い、前記位相情報供給部から位相情報が供給されたチャンネルについて、供給される位相情報に同期してサンプリング周波数変換作動を行うサンプリング周波数変換部と、を備えた
   サンプリング周波数変換装置。
2. 請求項１に記載のサンプリング周波数変換装置において、
   各チャンネルの前記位相検出部が検出した位相情報が入力されて、前記特定の１つのチャンネルの位相情報を選択して、選択した位相情報を前記残りのチャンネルのサンプリング周波数変換回路に供給する選択部と、
   前記特定の１つのチャンネルのサンプリング周波数変換回路に、前記位相検出部が検出した、当該チャンネルの位相情報に同期して動作することを指示する第１のコード生成部と、
   前記残りのチャンネルのサンプリング周波数変換回路に、前記選択部から供給された位相情報に同期して動作することを指示する第２のコード生成部と、を備えた
   サンプリング周波数変換装置。
3. 請求項２に記載のサンプリング周波数変換装置において、
   前記位相情報は、マッチドフェーズモード（Matched-Phase mode）処理におけるマッチドフェーズ（Matched-Phase）データであり、
   前記第１のコード生成部は、前記１つのチャンネルのサンプリング周波数変換回路に、フェーズマスター（Phase-Master）であることを示すコードを供給し、
   前記第２のコード生成部は、前記残りのチャンネルのサンプリング周波数変換回路に、スレーブ（Slave）であることを示すコードを供給する
   サンプリング周波数変換装置。
4. 請求項１に記載のサンプリング周波数変換装置において、
   各チャンネルの前記サンプリング周波数変換回路の前段に接続されて、入力信号を一時記憶するメモリと、
   各チャンネルの入力信号から抽出したクロック信号を、各チャンネルの前記メモリへの書込みクロックとして供給する書込みクロック供給部と、
   各チャンネルの入力信号から抽出した前記クロック信号のうちの、前記設定情報によって設定された前記特定の１つのチャンネルのクロック信号を選択して、選択したクロック信号を、前記２以上のチャンネルの前記メモリに読出しクロックとして供給する読出しクロック供給部と、
   前記２以上のチャンネルの前記サンプリング周波数変換回路に、前記読出しクロックをサンプリング周波数変換用クロックとして供給する変換用クロック供給部と、を備えた
   サンプリング周波数変換装置。
5. 請求項１に記載のサンプリング周波数変換装置において、
   各チャンネルの前記サンプリング周波数変換回路の前段で、それぞれ入力したデジタル信号の周波数を測定する周波数測定回路と、
   前記設定情報によって設定された前記２以上のチャンネルの前記周波数測定回路の測定結果が一致しない場合に、前記２以上のチャンネルの前記サンプリング周波数変換回路を独立して動作させる制御部と、を備えた
   サンプリング周波数変換装置。
6. それぞれデジタル信号を入力する複数チャンネルの入力処理回路と、
   それぞれデジタル信号を出力する複数チャンネルの出力処理回路と、
   各チャンネルの前記入力処理回路と各チャンネルの前記出力処理回路との接続を切換える切換え回路と
   を有する信号切換え装置において、
   各チャンネルの前記入力処理回路に入力したデジタル信号をそれぞれサンプリング周波数変換するサンプリング周波数変換回路を備え、
   各チャンネルの前記サンプリング周波数変換回路として、
   入力したデジタル信号から位相情報を検出する位相検出部と、
   前記複数チャンネルのサンプリング周波数変換回路のうちのいずれかの２以上のチャンネルを位相同期させるチャンネルとして設定する操作部と、
   前記操作部による設定結果を示す設定情報を生成する設定情報生成部と、
   前記設定情報生成部からの前記設定情報で指定された２以上のチャンネルのうちの特定の１つのチャンネルの位相情報を、前記２以上のチャンネルの残りのチャンネルのサンプリング周波数変換回路に供給する位相情報供給部と、
   前記特定の１つのチャンネルについて、当該チャンネルの位相情報に同期してサンプリング周波数変換作動を行い、前記位相情報供給部から位相情報が供給されたチャンネルについて、供給される位相情報に同期してサンプリング周波数変換作動を行うサンプリング周波数変換部と、を備えた
   信号切換え装置。
7. 請求項６に記載の信号切換え装置において、
   前記操作部は、前記複数チャンネルのチャンネル番号を画面上に表示し、該画面上で、位相同期させる２以上のチャンネルのチャンネル番号を選択する操作を行う
   信号切換え装置。
8. 請求項６に記載の信号切換え装置において、
   各チャンネルの前記位相検出部が検出した位相情報が入力されて、前記特定の１つのチャンネルの位相情報を選択して、選択した位相情報を前記残りのチャンネルのサンプリング周波数変換回路に供給する選択部と、
   前記特定の１つのチャンネルのサンプリング周波数変換回路に、前記位相検出部が検出した、当該チャンネルの位相情報に同期して動作することを指示する第１のコード生成部と、
   前記残りのチャンネルのサンプリング周波数変換回路に、前記選択部から供給された位相情報に同期して動作することを指示する第２のコード生成部と、を備える
   信号切換え装置。
9. 請求項８に記載の信号切換え装置において、
   前記位相情報は、マッチドフェーズモード（Matched-Phase mode）処理におけるマッチドフェーズ（Matched-Phase）データであり、
   前記第１のコード生成部は、前記１つのチャンネルのサンプリング周波数変換回路に、フェーズマスター（Phase-Master）であることを示すコードを供給し、
   前記第２のコード生成部は、前記残りのチャンネルのサンプリング周波数変換回路に、スレーブ（Slave）であることを示すコードを供給する
   信号切換え装置。
10. 請求項６に記載の信号切換え装置において、
    各チャンネルの前記サンプリング周波数変換回路の前段に接続されて、入力信号を一時記憶するメモリと、
    各チャンネルの入力信号から抽出したクロック信号を、各チャンネルの前記メモリへの書込みクロックとして供給する書込みクロック供給部と、
    各チャンネルの入力信号から抽出した前記クロック信号のうちの、前記設定情報によって設定された前記特定の１つのチャンネルのクロック信号を選択して、選択したクロック信号を、前記２以上のチャンネルの前記メモリに読出しクロックとして供給する読出しクロック供給部と、
    前記２以上のチャンネルの前記サンプリング周波数変換回路に、前記読出しクロックをサンプリング周波数変換用クロックとして供給する変換用クロック供給部と、を備えた
    信号切換え装置。
11. 請求項６に記載の信号切換え装置において、
    各チャンネルの前記入力処理回路内で、それぞれ入力したデジタル信号の周波数を測定する周波数測定回路と、
    前記設定情報によって設定された前記２以上のチャンネルの前記周波数測定回路の測定結果が一致しない場合に、前記２以上のチャンネルの前記サンプリング周波数変換回路を独立して動作させる制御部と、を備えた
    信号切換え装置。

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