CN110162854B - 一种高速自适应判决反馈均衡器 - Google Patents
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Abstract
本发明公开了一种高速自适应判决反馈均衡器，该高速自适应判决反馈均衡器包括以下框图结构：偶通道Out‑even、奇通道Out‑odd、触发器DFF1、触发器DFF2、数据选择器MUX1、数据选择器MUX2、采样器Dp‑0、采样器Dp‑1、采样器Dn‑0和采样器Dn‑1。有益效果：在保证信号和噪声能够有效分离的前提条件下，判决反馈器用超高速的线性加法器大大提升了数据传输的效率，不仅减小了芯片设计的面积，而且能够有效的降低码间干扰的影响，保证了数据传输过程中的准确性，极大的提升了均衡器的性能，符合通信电路对信号传输的高速率要求。
Description
技术领域
本发明涉及集成电路设计领域，具体来说，涉及一种高速自适应判决反馈均衡器。
背景技术
随着时代的发展，物联网、5G系统和云计算等技术的兴起和发展，人们对电路系统的功耗和面积提出了越来越严苛的要求，尤其是对通信系统中的数据传输速率的期望与日俱增。自适应判决反馈均衡器能够处理由信道的有限带宽、串扰等非理想特性所造成的码间干扰。串行链接以其价格低廉、占用面积小、串扰小、时钟信号被嵌入到数据信息中而减小或消除了时钟与数据之间的不同步等优点逐渐成为了芯片之间通信的主要链接方式。
由于电路PCB板连线的非理想性，一旦传输的数据速率大幅的提高时，传输线阻抗非连续造成的信号反射以及趋肤效应、电介质损耗等因素从而导致所传送的数据出现严重的失真，即我们常说的码间干扰(ISI)，数据在线路传输过程中如果不进行有效的处理，将在接收端产生严重的数据误码。
传统的解决方法通常是在发送端芯片中引入预加重电路进行修正消除误码，但是预加重电路存在两个缺点：其一是预加重电路需要在发送机和接收机之间引入一条低损耗的反馈通路来保证自适应功能的正常工作，然而这种方式的引入不仅增加了硬件的消耗，而且将线路变得更加的复杂，反而没有可取性；其二是预加重电路是通过减小低频信号的幅度来增加高频分量的相对幅度，但由于发送机驱动电路摆幅的限制，这样便导致在接收端接收到的信号幅度减小，并且同时由于噪声功率并没有减小，进而降低了接收信号的性噪比。
传统的均衡技术可以划分为发送端均衡和接收端均衡，其中接收端主要包括连续时间均衡器(CTLE)，前馈均衡器(FFE)以及判决反馈均衡器(DFE)。CTLE通过对信号的高频分量进行补偿，以此与信道的高频衰减特性形成互补达到均衡效果；FFE可以实现对信号的高通滤波，从而消除信道冲击响应的前后标。CTLE与FFE均属于线性均衡器，存在的缺点是在的缺点是在一定程度上无法有效的区分噪声和数据并且会对信号和噪声进行等量的放大与衰减(即也包括串扰的影响)，作为非线性的判决反馈均衡器(DFE)因其不会放大噪声信号而得到广泛的应用。
针对相关技术中的问题，目前尚未提出有效的解决方案。
发明内容
本发明针对传统均衡器设计复杂，难以实现通信系统中数据传输速率的要求，本发明提出一种高速自适应判决反馈均衡器，能够实现速率要求且电路稳定、简单的判决反馈均衡器，同时判决反馈均衡器能够弥补传统CTLE均衡器、FFE均衡器在处理信号时对噪声的放大的缺点，通过使用判决反馈均衡器提升信号传输的高效性，以较高的速率实现信号的传输，符合通信系统对电路的要求，以克服现有相关技术所存在的上述技术问题。
为此，本发明采用的具体技术方案如下：
一种高速自适应判决反馈均衡器，该高速自适应判决反馈均衡器包括以下框图结构：偶通道Out-even、奇通道Out-odd、触发器DFF1、触发器DFF2、数据选择器MUX1、数据选择器MUX2、采样器Dp-0、采样器Dp-1、采样器Dn-0和采样器Dn-1；
其中，所述偶通道Out-even依次与所述触发器DFF1及所述数据选择器MUX2连接，所述奇通道Out-odd依次与所述触发器DFF2及所述数据选择器MUX1连接，所述触发器DFF1依次与所述数据选择器MUX1及时钟信号clk270连接，所述触发器DFF2依次与所述数据选择器MUX2及时钟信号clk90连接，所述数据选择器MUX1的0号引脚与所述采样器Dp-0连接，所述数据选择器MUX1的1号引脚与所述采样器Dn-0连接，所述数据选择器MUX2的0号引脚与所述采样器Dn-1连接，所述数据选择器MUX2的1号引脚与所述采样器Dp-1连接。
进一步的，所述采样器Dp-0上设置有引脚In1、引脚dfe1及引脚clk1，所述引脚In1与端口VIN连接，所述引脚dfe1与端口+h1连接，所述引脚clk1与端口clk90连接。
进一步的，所述采样器Dn-0上设置有引脚In2、引脚dfe2及引脚clk2，所述引脚In2与所述端口VIN连接，所述引脚dfe2与端口-h1连接，所述引脚clk2与所述端口clk90连接。
进一步的，所述采样器Dp-1上设置有引脚In3、引脚dfe3及引脚clk3，所述引脚In3与所述端口VIN连接，所述引脚dfe3与端口-h1连接，所述引脚clk3与所述端口clk270连接。
进一步的，所述采样器Dn-1上设置有引脚In4、引脚dfe4及引脚clk4，所述引脚In4与所述端口VIN连接，所述引脚dfe4与端口+h1连接，所述引脚clk4与所述端口clk270连接。
进一步的，所述框图结构由以下电子元器件组成：MOS管M0、MOS管M1、MOS管M2、MOS管M3、MOS管M4、MOS管M5、MOS管M6、MOS管M7、MOS管M8、MOS管M9、MOS管M10、MOS管M11、MOS管M12、MOS管M13、MOS管M14、MOS管M15、MOS管M16、MOS管M17、非门F1、非门F2、非门F3及非门F4。
进一步的，所述MOS管M0的源极接地，所述MOS管M0的栅极与所述时钟信号clk连接，所述MOS管M0的漏极依次与所述MOS管M1的源极及所述MOS管M2的源极连接，所述MOS管M1的栅极与信号端DS-in连接，所述MOS管M2的栅极与信号端DS-in-n连接，所述MOS管M1的漏极依次与所述MOS管M3的源极及所述MOS管M4的源极连接，所述MOS管M2的漏极依次与所述MOS管M5的源极及所述MOS管M5的源极连接，所述MOS管M3的栅极与信号端in0-n连接，所述MOS管M4的栅极与信号端in0-p连接，所述MOS管M5的栅极与信号端in1-n连接，所述MOS管M6的栅极与信号端in1-p连接，所述MOS管M3的漏极依次与所述MOS管M5的漏极、所述MOS管M9的栅极、所述MOS管M10的栅极、所述MOS管M8的漏极、所述MOS管M11的漏极、所述MOS管M16的漏极及所述非门F1的输入端连接，所述MOS管M4的漏极依次与所述MOS管M6的漏极、所述MOS管M11的栅极、所述MOS管M8的栅极、所述MOS管M9的漏极、所述MOS管M10的漏极、所述MOS管M17的漏极及所述非门F2的输入端连接，所述MOS管M7的漏极依次与所述MOS管M8的源极及所述MOS管M9的源极连接，所述MOS管M16的栅极和所述MOS管M17的栅极均与信号端clk-n连接，所述非门F1的输出端依次与所述MOS管M12的源极及所述MOS管M13的漏极连接，所述MOS管M12的栅极与信号端clk-n连接，所述MOS管M13的栅极与信号端clk连接，所述MOS管M12的漏极与所述MOS管M13的源极分别均依次与所述非门F3的输入端及所述非门F4的输出端连接，所述非门F2的输出端依次与所述MOS管M14的源极及所述MOS管M15的漏极连接，所述MOS管M15的栅极与信号端clk-n连接，所述MOS管M14的栅极与信号端clk连接，所述MOS管M14的漏极与所述MOS管M15的源极分别均依次与所述非门F3的输出端、所述非门F4的输入端及信号端DS-out连接。
本发明的有益效果为：
(1)、本发明针对传统均衡器设计复杂，难以实现通信系统中数据传输速率的要求，本发明提出一种高速自适应判决反馈均衡器，能够实现速率要求且电路稳定、简单的判决反馈均衡器。
(2)、本发明在保证信号和噪声能够有效分离的前提条件下，判决反馈器用超高速的线性加法器大大提升了数据传输的效率，不仅减小了芯片设计的面积，而且能够有效的降低码间干扰的影响，保证了数据传输过程中的准确性，极大的提升了均衡器的性能，符合通信电路对信号传输的高速率要求。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是根据本发明实施例的一种高速自适应判决反馈均衡器的原理框图；
图2是根据本发明实施例的一种高速自适应判决反馈均衡器的电路原理图；
图3是根据本发明实施例的一种高速自适应判决反馈均衡器的采样器的电路原理图；
图4是传统均衡器结构原理图；
图5是传统的反馈均衡调制器原理图。
具体实施方式
为进一步说明各实施例，本发明提供有附图，这些附图为本发明揭露内容的一部分，其主要用以说明实施例，并可配合说明书的相关描述来解释实施例的运作原理，配合参考这些内容，本领域普通技术人员应能理解其他可能的实施方式以及本发明的优点，图中的组件并未按比例绘制，而类似的组件符号通常用来表示类似的组件。
根据本发明的实施例，提供了一种高速自适应判决反馈均衡器。
现结合附图和具体实施方式对本发明进一步说明，如图1所示，根据本发明实施例的高速自适应判决反馈均衡器，该高速自适应判决反馈均衡器包括以下框图结构：偶通道Out-even、奇通道Out-odd、触发器DFF1、触发器DFF2、数据选择器MUX1、数据选择器MUX2、采样器Dp-0、采样器Dp-1、采样器Dn-0和采样器Dn-1；
其中，所述偶通道Out-even依次与所述触发器DFF1及所述数据选择器MUX2连接，所述奇通道Out-odd依次与所述触发器DFF2及所述数据选择器MUX1连接，所述触发器DFF1依次与所述数据选择器MUX1及时钟信号clk270连接，所述触发器DFF2依次与所述数据选择器MUX2及时钟信号clk90连接，所述数据选择器MUX1的0号引脚与所述采样器Dp-0连接，所述数据选择器MUX1的1号引脚与所述采样器Dn-0连接，所述数据选择器MUX2的0号引脚与所述采样器Dn-1连接，所述数据选择器MUX2的1号引脚与所述采样器Dp-1连接。
借助于上述技术方案，该高速自适应判决反馈均衡器在保证信号和噪声能够有效分离的前提条件下，判决反馈器用超高速的线性加法器大大提升了数据传输的效率，不仅减小了芯片设计的面积，而且能够有效的降低码间干扰的影响，保证了数据传输过程中的准确性，极大的提升了均衡器的性能，符合通信电路对信号传输的高速率要求。
如图1所示，在一个实施例中，所述采样器Dp-0上设置有引脚In1、引脚dfe1及引脚clk1，所述引脚In1与端口VIN连接，所述引脚dfe1与端口+h1连接，所述引脚clk1与端口clk90连接。
如图1所示，在一个实施例中，所述采样器Dn-0上设置有引脚In2、引脚dfe2及引脚clk2，所述引脚In2与所述端口VIN连接，所述引脚dfe2与端口-h1连接，所述引脚clk2与所述端口clk90连接。
如图1所示，在一个实施例中，所述采样器Dp-1上设置有引脚In3、引脚dfe3及引脚clk3，所述引脚In3与所述端口VIN连接，所述引脚dfe3与端口-h1连接，所述引脚clk3与所述端口clk270连接。
如图1所示，在一个实施例中，所述采样器Dn-1上设置有引脚In4、引脚dfe4及引脚clk4，所述引脚In4与所述端口VIN连接，所述引脚dfe4与端口+h1连接，所述引脚clk4与所述端口clk270连接。
如图2所示，在一个实施例中，所述框图结构由以下电子元器件组成：MOS管M0、MOS管M1、MOS管M2、MOS管M3、MOS管M4、MOS管M5、MOS管M6、MOS管M7、MOS管M8、MOS管M9、MOS管M10、MOS管M11、MOS管M12、MOS管M13、MOS管M14、MOS管M15、MOS管M16、MOS管M17、非门F1、非门F2、非门F3及非门F4。
如图2所示，在一个实施例中，所述MOS管M0的源极接地，所述MOS管M0的栅极与所述时钟信号clk连接，所述MOS管M0的漏极依次与所述MOS管M1的源极及所述MOS管M2的源极连接，所述MOS管M1的栅极与信号端DS-in连接，所述MOS管M2的栅极与信号端DS-in-n连接，所述MOS管M1的漏极依次与所述MOS管M3的源极及所述MOS管M4的源极连接，所述MOS管M2的漏极依次与所述MOS管M5的源极及所述MOS管M5的源极连接，所述MOS管M3的栅极与信号端in0-n连接，所述MOS管M4的栅极与信号端in0-p连接，所述MOS管M5的栅极与信号端in1-n连接，所述MOS管M6的栅极与信号端in1-p连接，所述MOS管M3的漏极依次与所述MOS管M5的漏极、所述MOS管M9的栅极、所述MOS管M10的栅极、所述MOS管M8的漏极、所述MOS管M11的漏极、所述MOS管M16的漏极及所述非门F1的输入端连接，所述MOS管M4的漏极依次与所述MOS管M6的漏极、所述MOS管M11的栅极、所述MOS管M8的栅极、所述MOS管M9的漏极、所述MOS管M10的漏极、所述MOS管M17的漏极及所述非门F2的输入端连接，所述MOS管M7的漏极依次与所述MOS管M8的源极及所述MOS管M9的源极连接，所述MOS管M16的栅极和所述MOS管M17的栅极均与信号端clk-n连接，所述非门F1的输出端依次与所述MOS管M12的源极及所述MOS管M13的漏极连接，所述MOS管M12的栅极与信号端clk-n连接，所述MOS管M13的栅极与信号端clk连接，所述MOS管M12的漏极与所述MOS管M13的源极分别均依次与所述非门F3的输入端及所述非门F4的输出端连接，所述非门F2的输出端依次与所述MOS管M14的源极及所述MOS管M15的漏极连接，所述MOS管M15的栅极与信号端clk-n连接，所述MOS管M14的栅极与信号端clk连接，所述MOS管M14的漏极与所述MOS管M15的源极分别均依次与所述非门F3的输出端、所述非门F4的输入端及信号端DS-out连接。
工作原理：
1、传统反馈均衡器结构：
传统的判决反馈均衡器结构如图4所示，判决反馈器电路实现的主要优化目标是降低DFE的时钟频率，如图4所示虚线部分表明了预测式DFE的核心路径，通过半速时钟将数据通路分为奇、偶两路，根据选择器得到的反馈信号进行选择输出修改调理后的信号，由此得到最有效的输出数据。
如图5所示，通过一对钟控差分管来分别接收奇通道odd的数据与偶通道even的数据，奇偶通道交替导通。当输入时钟信号clk为正时，即偶通道的钟控差分管导通，奇通道的钟控差分管关闭，此时尾电流全部流入到偶通道之路中，输出数据为偶通道的数据；反之，当输入时钟信号为负时，即奇通道的钟控晶体管导通，偶通道的钟控晶体管关断，此时尾电流全部流入到奇通道中，此时电路输出的数据为奇通道的数据。
2、本发明提出高速自适应判决反馈均衡器：
传统的反馈均衡调制器都是将D触发器和选择器分别设计，这样不仅使得电路结构变得复杂而且对于数据的高效传输并没有太大的改善。本设计电路针对这一问题提出了将选择器和D触发器组合到一块芯片中的解决方案，其结构框图如图1所示，这样的电路不仅简化了电路本身的设计而且也能够节约芯片面积，集成电路设计中我们追求的就是占用面积小、集成度高、传输速率快的电路结构。
反馈均衡器工作原理：在通信系统中由于存在高频衰减、趋肤效应、介质损耗等非理性因素的影响，使得信号在传输过程中会产生严重的衰减，使得传输的数据变成非理想数据，引起在时域上的信号拖尾延展，由此产生了码间干扰。DFE(触发器)就是要消除由此产生的码间干扰的影响，工作原理：由于信号在传输过程中会受到前一个信号的影响，假设在多0后的下一位为数据1，则数据1将会受到前面0的影响，使得电位被拉低。给出我们的参考电平为0.6V，数据1的电位由于衰减变成了0.7V，而又由于受到0电位的影响，使得电位被拉低到0.6V，则此时传输出的数据可能为1也可能为0，使得产生了不确定性或者错误的结果。因此在此时我们需要调节我们的参考电平，由于多0的影响使得我们的电平被拉低了，我们需要把此时的参考电平也调低即减去h值，例如此时的参考电平值为0.5V，这时候便能准确的判断出我们的输出信号0.6V为高电平1。
在图1中具体的工作原理如下：通过信道衰减以后的数据input经过采样器Dn、Dp将数据分成奇偶两个通道，用两个相位相差180度的D触发器的采样时钟进行采样，通过这样的两个D触发器便能同时对奇数位的数据和偶数位的数据进行判决均衡。而又因为奇通道或者偶通道的每一位数据都会受到其前面一位电平的影响，为了消除由此产生的码间干扰参考电平可能需要加h值或者减去h值，所以分成了D90-P0、D90-P1和D270-P0、D270-P1。从奇通道中选择出来的数据再经过D触发器反馈到偶通道，由此再来判断偶通道中的数据是受0还是1的影响，进而对参考电平进行加h值或者减h值。
如图2示为其电路内部具体的设计结构，图3为采样器的电路原理图，本电路设计的亮点在于运用传输门来构造D触发器，使得传输速率极大提升并且能够有效的降低码间干扰。通过DS-in和DS-in-n分别控制M3、M4和M5、M6的通断，此时的M1和M2正是图1中的Out-even和Out-odd，用来调节下一位输出数据，M7-M11为电路中的负载电路，通过M9和M10，M8和M11构成两个反相器，调节从奇偶通道中传出的数据，近似对得到的电平进行放大处理；本设计的亮点就在于用两个传输门M12、M13和M14、M15来构成D触发器，使得传输速率极大提升并且能够有效的降低码间干扰。
综上所述，借助于本发明的上述技术方案，针对传统均衡器设计复杂，难以实现通信系统中数据传输速率的要求，本发明提出一种高速自适应判决反馈均衡器，能够实现速率要求且电路稳定、简单的判决反馈均衡器。在保证信号和噪声能够有效分离的前提条件下，判决反馈器用超高速的线性加法器大大提升了数据传输的效率，不仅减小了芯片设计的面积，而且能够有效的降低码间干扰的影响，保证了数据传输过程中的准确性，极大的提升了均衡器的性能，符合通信电路对信号传输的高速率要求。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (1)
1.一种高速自适应判决反馈均衡器，其特征在于，该高速自适应判决反馈均衡器包括以下框图结构：偶通道Out-even、奇通道Out-odd、触发器DFF1、触发器DFF2、数据选择器MUX1、数据选择器MUX2、采样器Dp-0、采样器Dp-1、采样器Dn-0和采样器Dn-1；
其中，所述偶通道Out-even依次与所述触发器DFF1及所述数据选择器MUX2连接，所述奇通道Out-odd依次与所述触发器DFF2及所述数据选择器MUX1连接，所述触发器DFF1依次与所述数据选择器MUX1及时钟信号clk270连接，所述触发器DFF2依次与所述数据选择器MUX2及时钟信号clk90连接，所述数据选择器MUX1的0号引脚与所述采样器Dp-0连接，所述数据选择器MUX1的1号引脚与所述采样器Dn-0连接，所述数据选择器MUX2的0号引脚与所述采样器Dn-1连接，所述数据选择器MUX2的1号引脚与所述采样器Dp-1连接；
所述采样器Dp-0上设置有引脚In1、引脚dfe1及引脚clk1，所述引脚In1与端口VIN连接，所述引脚dfe1与端口+h1连接，所述引脚clk1与端口clk90连接；
所述采样器Dn-0上设置有引脚In2、引脚dfe2及引脚clk2，所述引脚In2与所述端口VIN连接，所述引脚dfe2与端口-h1连接，所述引脚clk2与所述端口clk90连接；
所述采样器Dp-1上设置有引脚In3、引脚dfe3及引脚clk3，所述引脚In3与所述端口VIN连接，所述引脚dfe3与端口-h1连接，所述引脚clk3与所述端口clk270连接；
所述采样器Dn-1上设置有引脚In4、引脚dfe4及引脚clk4，所述引脚In4与所述端口VIN连接，所述引脚dfe4与端口+h1连接，所述引脚clk4与所述端口clk270连接；
所述框图结构由以下电子元器件组成：MOS管M0、MOS管M1、MOS管M2、MOS管M3、MOS管M4、MOS管M5、MOS管M6、MOS管M7、MOS管M8、MOS管M9、MOS管M10、MOS管M11、MOS管M12、MOS管M13、MOS管M14、MOS管M15、MOS管M16、MOS管M17、非门F1、非门F2、非门F3及非门F4；
所述MOS管M0的源极接地，所述MOS管M0的栅极与所述时钟信号clk连接，所述MOS管M0的漏极依次与所述MOS管M1的源极及所述MOS管M2的源极连接，所述MOS管M1的栅极与信号端DS-in连接，所述MOS管M2的栅极与信号端DS-in-n连接，所述MOS管M1的漏极依次与所述MOS管M3的源极及所述MOS管M4的源极连接，所述MOS管M2的漏极依次与所述MOS管M5的源极及所述MOS管M5的源极连接，所述MOS管M3的栅极与信号端in0-n连接，所述MOS管M4的栅极与信号端in0-p连接，所述MOS管M5的栅极与信号端in1-n连接，所述MOS管M6的栅极与信号端in1-p连接，所述MOS管M3的漏极依次与所述MOS管M5的漏极、所述MOS管M9的栅极、所述MOS管M10的栅极、所述MOS管M8的漏极、所述MOS管M11的漏极、所述MOS管M16的漏极及所述非门F1的输入端连接，所述MOS管M4的漏极依次与所述MOS管M6的漏极、所述MOS管M11的栅极、所述MOS管M8的栅极、所述MOS管M9的漏极、所述MOS管M10的漏极、所述MOS管M17的漏极及所述非门F2的输入端连接，所述MOS管M7的漏极依次与所述MOS管M8的源极及所述MOS管M9的源极连接，所述MOS管M16的栅极和所述MOS管M17的栅极均与信号端clk-n连接，所述非门F1的输出端依次与所述MOS管M12的源极及所述MOS管M13的漏极连接，所述MOS管M12的栅极与信号端clk-n连接，所述MOS管M13的栅极与信号端clk连接，所述MOS管M12的漏极与所述MOS管M13的源极分别均依次与所述非门F3的输入端及所述非门F4的输出端连接，所述非门F2的输出端依次与所述MOS管M14的源极及所述MOS管M15的漏极连接，所述MOS管M15的栅极与信号端clk-n连接，所述MOS管M14的栅极与信号端clk连接，所述MOS管M14的漏极与所述MOS管M15的源极分别均依次与所述非门F3的输出端、所述非门F4的输入端及信号端DS-out连接。
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