TW202418765A - 接收器及控制等化的方法 - Google Patents

Abstract

提供一種接收器及一種控制等化的方法。所述接收器包括：第一等化器，經由通訊通道接收輸入資料訊號且基於第一控制碼對輸入資料訊號進行等化以產生第一等化訊號；第二等化器，基於時脈訊號及第二控制碼對第一等化訊號進行等化以產生第二等化訊號；時脈資料恢復電路，基於第二等化訊號來恢復時脈訊號，對第二等化訊號進行解串，且輸出經解串第二等化訊號；以及控制器，基於經解串第二等化訊號來調整第一控制碼及第二控制碼。

Description

接收器及控制等化的方法

[相關申請案的交叉參考]

本申請案主張優先於2022年10月25日在韓國智慧財產局提出申請的韓國專利申請案第10-2022-0138424號及2023年3月21日在韓國智慧財產局提出申請的韓國專利申請案第10-2023-0036789號，該些韓國專利申請案中的每一者的全部內容全文併入本案供參考。

本揭露是有關於一種接收器及一種控制等化的方法。

近年來，已使用了各種類型的電子裝置。電子裝置可根據電子裝置中所包括的各種電子電路的操作來實行獨特的功能。電子裝置可獨立操作或者與另一電子裝置進行通訊。

隨著在電子裝置之間交換的資料量增加，採用能夠以高速度發射及接收訊號的通訊電路。電子裝置經由通訊通道彼此連接，且通訊通道傳遞在電子裝置之間發射及接收的訊號。

然而，由於例如皮膚效應（skin effect）、介電損耗等各種因素，通訊通道的頻寬可能會受到限制。該些因素可能會導致藉由通訊通道傳遞的訊號發生畸變，且因此，可能會使以高速度發射的訊號的品質劣化。

一個態樣是提供一種能夠藉由對電子裝置所接收到的訊號實行適應性等化（adaptive equalization）來提高訊號的品質的接收器及控制等化的方法。

根據一或多個實施例的一個態樣，提供一種接收器，所述接收器包括：第一等化器，被配置成經由通訊通道接收輸入資料訊號且基於第一控制碼對輸入資料訊號進行等化以產生第一等化訊號；第二等化器，被配置成基於時脈訊號及第二控制碼對第一等化訊號進行等化以產生第二等化訊號；時脈資料恢復（clock data recovery，CDR）電路，被配置成基於第二等化訊號來恢復時脈訊號，對第二等化訊號進行解串，且輸出經解串第二等化訊號；以及控制器，被配置成基於經解串第二等化訊號來調整第一控制碼及第二控制碼。

根據一或多個實施例的另一態樣，提供一種接收器，所述接收器包括：第一等化器，被配置成藉由自資料訊號消除相對於主標記（main cursor）定位於-1單位間隔（unit interval，UI）處的前標記（pre-cursor）的干擾及相對於主標記定位於+1 UI與+1.5 UI之間的一個後標記（post-cursor）的干擾來輸出第一等化訊號；以及第二等化器，被配置成藉由自第一等化訊號消除殘留後標記的干擾來輸出第二等化訊號。

根據一或多個實施例的又一態樣，提供一種控制等化的方法，所述方法包括：獲得用於確定等化狀態的多個累加值；基於所述多個累加值之中的與第一分接頭係數（tap coefficient）對應的第一累加值及所述多個累加值之中的與第二分接頭係數對應的第二累加值來產生用於控制連續時間線性等化器（continuous time linear equalizer，CTLE）的第一控制碼；以及基於所述多個累加值之中的除第一累加值及第二累加值以外的其餘累加值來產生用於控制決策回饋等化器（decision feedback equalizer，DFE）的多個第二控制碼。

在下文中，將參照附圖詳細闡述各種實施例，使得熟習此項技術者可容易地施行該些實施例。然而，本揭露的各態樣可以諸多不同的形式實施且不限於本文中所闡述的實施例。

此外，為了提供更清楚的闡釋，在圖式中省略與說明無關的部件，且在本說明書通篇中相似的參考編號用於相似的部件。在參照圖式闡述的流程圖中，可改變操作的次序，可對若干操作進行合併，可對某一操作進行劃分且可不實行特定的操作。

另外，除非使用例如「一個」或「單個」等明確表達，否則以單數書寫的表達可被解釋為單數或複數。包括例如「第一」及「第二」等序數的用語可用來闡述各種組件，但該些組件不受該些用語的限制。該些用語可用於區分各個組件。

根據一些實施例的接收器可包括：第一等化器，被配置成基於第一控制碼對經由通訊通道接收到的輸入資料訊號進行等化以產生第一等化訊號；第二等化器，被配置成基於時脈訊號及第二控制碼對第一等化訊號進行等化以產生第二等化訊號；時脈資料恢復電路，被配置成基於第二等化訊號來恢復時脈訊號，對第二等化訊號進行解串且輸出第二等化訊號；以及控制器，被配置成基於經解串第二等化訊號來調整第一控制碼及第二控制碼。

在一些實施例中，第一等化器可為連續時間線性等化器（CTLE）。

在一些實施例中，第二等化器可為決策回饋等化器（DFE）。

在一些實施例中，時脈訊號可包括多個資料時脈訊號及多個邊緣時脈訊號，且第二等化器可包括：多個資料等化器，被配置成基於所述多個資料時脈訊號對第一等化訊號進行等化以輸出多個資料位元；以及多個邊緣等化器，被配置成基於所述多個邊緣時脈訊號對第一等化訊號進行等化以輸出多個邊緣位元。

在一些實施例中，所述多個資料等化器的數目及所述多個邊緣等化器的數目可各自等於n，時脈資料恢復電路可以1/n的速率輸出時脈訊號，且n可為大於1的整數。

在一些實施例中，第二等化器可更包括誤差取樣器，誤差取樣器被配置成基於所述多個資料時脈訊號之中的一個資料時脈訊號對第一等化訊號進行等化以輸出誤差位元，且控制器可基於所述多個資料位元、所述多個邊緣位元及誤差位元來調整第一控制碼及第二控制碼。

在一些實施例中，控制器可藉由對經解串第二等化訊號利用符號對符號最小均方（sign-sign least mean square，SSLMS）演算法來調整第一控制碼及第二控制碼中的每一者。

在一些實施例中，控制器可藉由對經解串第二等化訊號利用SSLMS演算法來獲得第一累加值及第二累加值，且基於將第一權重值應用於第一累加值及將第二權重值應用於第二累加值的運算結果來調整第一控制碼，並且第一累加值及第二累加值可分別對應於不同的後標記。

在一些實施例中，控制器可獲得與相對於主標記的+1 UI的後標記的干擾對應的第一累加值，且獲得與相對於主標記的+1.5 UI的後標記的干擾對應的第二累加值。

在一些實施例中，控制器可當運算結果高於前一運算結果時減小第一控制碼的值，當運算結果低於前一運算結果時增大第一控制碼的值，且當運算結果等於前一運算結果時維持第一控制碼的值。

在一些實施例中，控制器可獲得與前標記的干擾對應的權重偏移且基於權重偏移來調整第一權重值及第二權重值。

在一些實施例中，控制器可將權重偏移添加至第一權重值且自第二權重值減去權重偏移。

在一些實施例中，控制器可藉由對經解串第二等化訊號利用SSLMS演算法來獲得多個累加值，且基於所述多個累加值來調整第二控制碼，並且所述多個累加值可分別對應於不同的後標記。

根據一些實施例的接收器可包括：第一等化器，被配置成藉由自資料訊號消除相對於主標記定位於-1 UI處的前標記的干擾及相對於主標記定位於+1 UI與+1.5 UI之間的一個後標記的干擾來輸出第一等化訊號；以及第二等化器，被配置成藉由自第一等化訊號消除殘留後標記的干擾來輸出第二等化訊號。

在一些實施例中，第一等化器可為在頻域（frequency domain）中實行等化的CTLE，且第二等化器可為在時域（time domain）中實行等化的DFE。

在一些實施例中，第二等化器可包括：差動輸入單元，被配置成將第一等化訊號與基於第二等化器的控制碼而確定的參考電壓進行比較；以及放大單元，被配置成對差動輸入單元的比較結果進行放大並輸出比較結果。

在一些實施例中，差動輸入單元可包括：第一接收電路，被配置成接收第一等化訊號；以及第二接收電路，被配置成接收不同的參考電壓並根據第二等化器的內部選擇訊號進行操作。

在一些實施例中，第二接收電路可被實施為四個第二接收電路，第二接收電路可接收四個不同的參考電壓及四個不同的選擇訊號，並且第二接收電路中的僅一者可根據所述四個不同的選擇訊號被接通且與第一接收電路一起進行操作。

根據一些實施例的控制等化的方法可包括：獲得用於確定等化狀態的多個累加值；基於所述多個累加值之中的與第一分接頭係數對應的第一累加值及與第二分接頭係數對應的第二累加值來產生用於控制連續時間線性等化器（CTLE）的第一控制碼；以及基於所述多個累加值之中的其餘累加值來產生用於控制決策回饋等化器（DFE）的第二控制碼。

在一些實施例中，產生第一控制碼可包括：藉由對將第一累加值乘以第一權重值而獲得的第一值與將第二累加值乘以第二權重值而獲得的第二值進行求和來獲得第三值；以及調整第一控制碼以將第三值最小化

圖1是根據一些實施例的電子系統的示意性方塊圖。圖2是示出訊號的頻率與增益之間的關係的曲線圖。圖3是用於闡釋經由通訊通道傳遞的訊號的符碼間干擾（inter symbol interference，ISI）的圖。圖4是根據一些實施例的接收器的方塊圖。

參照圖1，電子系統10可包括發射器100及接收器300。發射器100及接收器300可被實施為分別包括於不同的電子裝置中或者被實施為包括於一個電子裝置中。

電子系統10可包括位於發射器100與接收器300之間的通訊通道200。發射器100可經由通訊通道200向接收器300發射資料。

在理想情形中，自發射器100至接收器300的資料以無損狀態發射，但此種理想發射實質上並不存在。由於通訊通道200的相對長的長度引起的傳遞函數（transfer function）及/或由於通訊通道200的材料特性等而在發射器100中清除數位脈波訊號當到達接收器300時可以高斯（Gaussian）形式散佈或展佈。因此，接收器300可恢復經由通訊通道200傳送的資料並使用所述資料。

在實施例中，發射器100可為主機，且接收器300可為記憶體裝置。主機可包括中央處理單元（central processing unit，CPU）、圖形處理單元（graphics processing unit，GPU）或應用處理器（application processor，AP）等。記憶體裝置可包括揮發性記憶體裝置或非揮發性記憶體裝置等。

在實施例中，發射器100可為主機，且接收器300可為周邊裝置。周邊裝置可包括顯示裝置、通訊裝置、儲存裝置等。

在實施例中，通訊通道200可被實施為用於有線通訊的有線通道（例如印刷電路板（printed circuit board，PCB）上的銅配線）或者可被實施為用於無線通訊的無線通道。

參照圖2，當自圖1所示發射器100輸出的訊號經由通訊通道200傳送並到達接收器300時，示出訊號的特性。在曲線圖中，X軸代表頻率且Y軸代表增益。

如圖2中所示，可看出高頻訊號的增益明顯低於低頻訊號的增益。此種差異乃因例如直流（direct current，DC）分量（DC component）等低頻訊號可具有良好的傳遞特性，但當發射高頻訊號時，由於符碼間干擾（ISI）可能會出現訊號衰減現象。

如上所述，在例如電子系統10等發射/接收系統中，等化器可用作消除訊號的ISI的方法之一。舉例而言，等化器可包括連續時間線性等化器（CTLE）、決策回饋等化器（DFE）等。接收器300可藉由基於由等化器輸出的資料位元及邊緣位元而數位地實行適應性等化來最佳地打開訊號的眼圖（eye diagram）。因此，可提高電子系統10的效能。

參照圖3，單位間隔（UI）對應於輸入資料訊號的資料位元的兩個相鄰的轉變之間的時間。UI可對應於資料時脈訊號的循環週期及邊緣時脈訊號的循環週期。

在圖3中，tdn-3、tdn-2及tdn-1分別表示資料位元DBn-3、DBn-2及DBn-1的資料取樣時間點，且ten表示邊緣取樣時間。換言之，資料取樣時間點tdn-3、tdn-2及tdn-1對應於資料時脈訊號的邊緣（例如，上升邊緣），且邊緣取樣時間點ten可對應於邊緣時脈訊號的邊緣。

分別在邊緣取樣時間點ten之前1.5 UI、2.5 UI及3.5 UI的資料符碼或資料位元DBn-3、DBn-2及DBn-1的位準會由於ISI而影響邊緣取樣時間點ten的邊緣EG1。

在欠等化狀態（under-equalized state）下，當前一資料位元的值為0時，原始邊緣EG1移動至延遲邊緣EG2，且當前一資料位元的值為1時，原始邊緣EG1移動至前一邊緣EG3。相反，在過等化狀態（over-equalized state）下，當前一資料位元的值為1時，原始邊緣EG1移動至延遲邊緣EG2，且當前一資料位元的值為0時，原始邊緣EG1移動至前一邊緣EG3。

圖1所示接收器300可將前面的資料位元DBn-3、DBn-2及DBn-1分別與邊緣位元進行比較，以確定等化狀態。換言之，接收器300可將每一資料位元與每一邊緣位元進行比較以確定輸入資料訊號的等化狀態。作為比較對象的邊緣位元可為較資料位元晚w倍單位間隔UI進行取樣的位元。此處，w可為1、1.5、2、2.5、3等。舉例而言，當w為1.5時，接收器300可將資料位元DBn-1與邊緣取樣時間點ten處的邊緣位元進行比較以確定等化狀態。

接收器300可基於等化狀態來適應性地調整等化器的等化強度。舉例而言，接收器300可在欠等化狀態下增大控制碼的值以使等化器的等化強度提高。接收器300可在過等化狀態下減小控制碼的值以使等化器的等化強度降低。因此，輸入資料訊號的眼圖被最佳地打開，且可提高電子系統10的效能。

參照圖4，根據一些實施例的接收器300可包括等化器組310、時脈資料恢復（CDR）電路320及控制器CTRL 330。

等化器組310可包括第一等化器EQZ1 311及第二等化器EQZ2 312。第一等化器EQZ1 311可對自發射器接收到的資料進行等化以產生第一等化訊號EQF。第一等化器EQZ1 311可接收資料訊號DAT。第一等化器EQZ1 311可在頻域中基於第一控制碼CTR1對資料訊號DAT實行等化。舉例而言，第一等化器EQZ1 311可為連續時間線性等化器（CTLE）。

在實施例中，第一等化器EQZ1 311可消除與資料訊號DAT的長尾（long tail）對應的後標記的影響。後標記是暫時定位於主標記之後的標記，其為在取樣時間處進行取樣的當前資料。舉例而言，第一等化器EQZ1 311可消除相對於主標記定位於+1 UI至+1.5 UI之間的一個後標記的影響。

根據一些實施例，第一等化器EQZ1 311可更消除前標記的影響。前標記是暫時定位於主標記之前的標記。舉例而言，第一等化器EQZ1 311可消除相對於主標記定位於-1 UI處的前標記的影響。下面將參照圖5至圖10闡述第一等化器EQZ1 311的操作。

第二等化器EQZ2 312可對第一等化訊號EQF進行等化以產生第二等化訊號EQS。第二等化器EQZ2 312可在時域中基於第二控制碼CTR2實行等化。舉例而言，第二等化器EQZ2 312可為決策回饋等化器（DFE）。

第二等化器EQZ2 312可消除第一等化訊號EQF的後標記的影響。第二等化器EQZ2 312包括g個DFE組，且第二等化器EQZ2 312可被表達為g個分接頭等化器。此處，g代表第二等化器EQZ2 312的分接頭的數目且可為大於1的整數。一個DFE組可包括資料等化器及邊緣等化器。第二等化器EQZ2 312可消除相對於主標記的+2 UI至+g UI的後標記的影響。亦即，第二等化器EQZ2 312可消除未被第一等化器311處理的其餘後標記的影響。

第二等化器EQZ2 312可包括資料等化器、邊緣等化器、誤差取樣器、數位類比轉換器（digital-analog converter，DAC）等。資料等化器可與資料時脈訊號同步以對第一等化訊號EQF進行等化並輸出資料位元。邊緣等化器可與邊緣時脈訊號同步以對第一等化訊號EQF進行等化並輸出邊緣位元。誤差取樣器可使用特定的時脈訊號對第一等化訊號EQF進行取樣並產生用於適應性等化的誤差值。DAC可基於第二控制碼CTR2產生類比訊號且將類比訊號輸出至資料等化器、邊緣等化器及誤差取樣器中的每一者。下面將參照圖11至圖15闡述第二等化器EQZ2 312的操作。

儘管在圖4中未特別指出，但第一等化器EQZ1 311及第二等化器EQZ2 312可接收差動訊號。亦即，第一等化器EQZ1 311及第二等化器EQZ2 312可接收輸入訊號及輸入訊號的互補訊號（例如，反相訊號）。第一等化器EQZ1 311可接收資料訊號DAT的互補訊號以及資料訊號DAT。資料訊號DAT的互補訊號可被表達為/DAT。第一等化器EQZ1 311可對資料訊號DAT及互補訊號/DAT實行等化以產生第一等化訊號EQF及第一等化訊號EQF的互補訊號。相似地，第一等化訊號EQF的互補訊號可被表達為/EQF。第二等化器EQZ2 312可對第一等化訊號EQF及互補訊號/EQF實行等化以產生第二等化訊號EQS。

CDR電路320可使用第二等化訊號EQS來恢復時脈訊號CLK並輸出恢復後的時脈訊號CLK。CDR電路320可將恢復後的時脈訊號CLK固定。恢復後的時脈訊號CLK可包括資料時脈訊號及邊緣時脈訊號。CDR電路320可將恢復後的時脈訊號CLK輸出至第二等化器EQZ2 312。亦即，CDR電路320可將資料時脈訊號輸出至第二等化器EQZ2 312中的資料等化器並將邊緣時脈訊號輸出至第二等化器EQZ2 312中的邊緣等化器。

CDR電路320可被實施為包括經由例如鎖相迴路（phase-locked loop，PLL）或延遲鎖定迴路（delay-locked loop，DLL）等回饋迴路對時脈訊號的相位及頻率進行搜尋及固定的組件。CDR電路320可包括用於恢復時脈訊號CLK的相位偵測器。CDR電路320可對第二等化訊號EQS進行解串以將所獲得的訊號DSD、DSE及DSR輸出至控制器CTRL 330。下面將參照圖16闡述CDR電路320的操作。

控制器CTRL 330可基於經解串訊號DSD、DSE及DSR來產生及調整第一控制碼CTR1及第二控制碼CTR2。舉例而言，控制器CTRL 330可以位元為單位對資料位元DSD、邊緣位元DSE及誤差位元DSR實行運算以產生累加值。控制器CTRL 330可對資料位元DSD、邊緣位元DSE及誤差位元DSR利用符號對符號最小均方（SSLMS）演算法。換言之，控制器CTRL 330可對資料位元DSD、邊緣位元DSE及誤差位元DSR應用SSLMS。控制器CTRL 330可對SSLMS運算結果值進行累加以產生累加值。控制器CTRL 330可基於累加值來調整第一控制碼CTR1及第二控制碼CTR2。下面將參照圖17至圖28闡述控制器CTRL 330的操作。

根據一些實施例，接收器300可更包括用於量測接收器300的時序餘裕的眼圖餘裕測試（eye margin test，EMT）電路。EMT電路可量測眼圖是否被最佳地打開。在完成接收器300的等化之後，EMT電路可向時脈訊號CLK施加雜訊。EMT電路可量測根據時脈訊號CLK的相位調整產生的位元誤差。舉例而言，EMT電路可自在向時脈訊號CLK施加雜訊時接收到的資料位元DSD及邊緣位元DSE偵測位元誤差。EMT電路可基於偵測到位元誤差時的時脈訊號CLK的相位調整程度來量測餘裕。EMT電路可根據餘裕向CDR電路320輸出第三控制碼。CDR電路320可基於第三控制碼來調整時脈訊號CLK。在併入本案供參考的美國專利申請公開案第2023/0143912號中闡述了EMT電路的配置及功能的實例。

圖5是根據一些實施例的第一等化器的方塊圖。圖6是根據一些實施例的CTLE的電路圖。圖7是示出根據一些實施例的根據等化狀態的第一等化器的頻率響應的曲線圖。

參照圖5，根據一些實施例的第一等化器311a可包括連續時間線性等化器（CTLE）350。CTLE 350可基於第一控制碼CTR1對資料訊號DAT進行等化以產生第一等化訊號EQF。舉例而言，CTLE 350可對資料訊號DAT進行等化，使得當第一控制碼CTR1增大時DC增益增大，且可對資料訊號DAT進行等化，使得當第一控制碼CTR1減小時DC增益減小。第一等化訊號EQF可為藉由自資料訊號DAT消除前標記及/或後標記的影響而獲得的訊號。舉例而言，第一等化器311a可消除相對於主標記定位於+1 UI至+1.5 UI之間的一個後標記的影響。根據一些實施例，第一等化器311a可消除相對於主標記的-1 UI的前標記的影響。

參照圖6，根據一些實施例的CTLE 350a可被實施為至少一個頻率相關源極劣化型放大器（frequency-dependent source-degeneration type amplifier）。CTLE 350a的配置可適用於等化強度的一維控制。

CTLE 350a包括一對電晶體M1及M2，所述一對電晶體M1及M2各自經由電阻器R _D連接至電源電壓V _DD且分別經由電流源CS1及CS2接地。電阻器R _D、電容器C _P及電晶體M1可連接於節點L1處，且電阻器R _D、電容器C _P及電晶體M2可連接於節點L2處。CTLE 350a可經由節點L1及L2輸出第一等化訊號EQF。

電晶體M1及M2可經由可變電阻器陣列R _S及可變電容器陣列C _S進行連接，且可變電阻器陣列R _S與可變電容器陣列C _S彼此並聯連接。電晶體M1、可變電阻器陣列R _S、可變電容器陣列C _S及電流源CS1可連接於節點L3處，且電晶體M2、可變電阻器陣列R _S、可變電容器陣列C _S及電流源CS2可連接於節點L4處。CTLE 350a可經由節點L3及L4接收資料訊號DAT。

可變電阻器陣列R _S可包括多個電阻器，所述多個電阻器可藉由開關彼此並聯連接，且開關可分別與電阻器串聯連接。可變電阻器陣列R _S中所包括的開關的斷開及閉合可由上述第一控制碼CTR1的數位值控制。

可變電容器陣列C _S可包括多個電容器，該些電容器可藉由開關彼此並聯連接，且開關可分別與電容器串聯連接。同樣，可變電容器陣列C _S中所包括的開關的斷開及閉合可由第一控制碼CTR1的數位值控制。

電阻器R _D的電阻值、可變電阻器陣列R _S的電阻值及可變電容器陣列C _S的電容可決定CTLE 350a的DC增益、極位（position of a pole）及零位（zero position）。

參照圖7以及圖5至圖6，可看出等化器增益或等化強度如何根據由CTLE 350a確定的等化狀態適應性地改變。在圖7中，橫軸代表頻率且縱軸代表等化器增益。CTLE 350a具有由方程式（1）定義的特性。

（方程式1）

A _O= R _D/R _Sf _Z= 1/(C _S*R _S) f ₁= gm/C _Sf ₂= 1/(C _S*R _D)

此處，A _O表示CTLE 350a的DC增益，f _Z表示CTLE 350a的零位，f ₁及f ₂表示CTLE 350a的極位，且gm表示電晶體M1及M2的跨導（transconductance）。

零位f _Z確定由放大級（amplifier stage）提升的頻帶，且DC增益A _O控制等化強度。當資料速率確定時，可藉由手動控制或藉由自動頻帶選擇電路來設定零位f _Z。上述控制器330可藉由調整第一控制碼CTR1來調整DC增益A _O，藉此在不歸零（non-return to zero，NRZ）資料型樣中獲得最大眼圖打開度（eye opening）。

CTLE 350a可藉由基於第一控制碼CTR1調整可變電阻器陣列R _S的電阻值來控制DC增益A _O。可變電阻器陣列R _S可具有其中DC增益A _O由於第一控制碼CTR1減小而減小的電阻響應R _SRESPONSE（如圖7中所示）。舉例而言，可變電阻器陣列R _S中的開關可被配置成當第一控制碼CTR1減小時增大電阻值，藉此減小DC增益A _O。

可變電阻器陣列R _S可具有其中DC增益A _O由於第一控制碼CTR1增大而增大的電阻響應R _SRESPONSE。舉例而言，可變電阻器陣列R _S中的開關可被配置成當第一控制碼CTR1增大時增大電阻值，藉此增大DC增益A _O。

圖8是根據一些實施例的CTLE的電路圖。

參照圖8，根據一些實施例的CTLE 350b可被實施為至少一個源極劣化型放大器。

CTLE 350b包括一對電晶體M5及M6，所述一對電晶體M5及M6分別經由電晶體M3及M4連接至電源電壓V _DD且分別經由電阻器R _L及電容器C _L接地。電晶體M3及M5、可變電阻器陣列R _T及可變電容器陣列C _T可連接於節點P1處，且電晶體M4及M6、可變電阻器陣列R _T及可變電容器陣列C _T可連接於節點P2處。電晶體M3及M4可經由其閘極接收偏壓V _BIAS。電晶體M5及M6可經由其閘極接收資料訊號DAT且經由其汲極輸出第一等化訊號EQF。電晶體M5及M6的汲極可在節點P3及P4處連接至電阻器R _L及電容器C _L。

可變電阻器陣列R _T包括多個電阻器，所述多個電阻器可藉由開關彼此並聯連接，且開關可分別串聯連接至電阻器。可變電阻器陣列R _T中所包括的開關的斷開及閉合可由上述第一控制碼CTR1的數位值控制。

可變電容器陣列C _T包括多個電容器，所述多個電容器可藉由開關彼此並聯連接，且開關可分別串聯連接至電容器。同樣，可變電容器陣列C _T中所包括的開關的斷開及閉合可由第一控制碼CTR1的數位值控制。

電阻器R _L的電阻值、電容器C _L的電容、可變電阻器陣列R _T的電阻值及可變電容器陣列C _T的電容可決定CTLE 350b的DC增益、極位及零位。

圖9是根據一些實施例的第一等化器的方塊圖。圖10是根據一些實施例的被動等化器的電路圖。

參照圖9，根據一些實施例的第一等化器311b可包括被動等化器PEQ 410及CTLE 420。被動等化器PEQ 410可接收資料訊號DAT。被動等化器PEQ 410可藉由在頻域中對資料訊號DAT實行提升來輸出訊號EQP，以補償資料訊號DAT的損失。被動等化器PEQ 410可包括電阻器及電容器的串聯/並聯組合。

CTLE 420可基於第一控制碼CTR1對訊號EQP進行等化以產生第一等化訊號EQF。舉例而言，CTLE 420可對訊號EQP進行等化，使得當第一控制碼CTR1增大時DC增益增大，且可對訊號EQP進行等化，使得當第一控制碼CTR1減小時DC增益減小。參照圖5至圖8闡述的CTLE的說明可同樣適用於CTLE 420。亦即，CTLE 420可為上述CTLE 350a或CTLE 350b。

參照圖10，根據一些實施例的被動等化器PEQ 410可包括多個電阻-開關組合411、413、415及416、電容器412及414以及電壓源417。被動等化器PEQ 410可藉由控制所述多個電阻-開關組合411、413、415及416中的開關的斷開及閉合來調諧資料訊號DAT。電阻-開關組合411、413、415及416中的每一者可以m個數目實施且彼此並聯連接。此處，m可為大於1的整數。

電阻器-開關組合411及電容器412可在節點R1與節點R2之間彼此並聯連接。資料訊號DAT可輸入至節點R1，且訊號EQP可自節點R2輸出。

電阻-開關組合415及電阻-開關組合416可在節點R2與節點R5之間彼此串聯連接。詳言之，電阻-開關組合415可連接於節點R2與節點R3之間，且電阻-開關組合416可連接於節點R3與節點R5之間。電壓源417可在節點R3處連接至電阻器-開關組合415及電阻器-開關組合416。亦即，電壓源417可經由節點R3向電阻器-開關組合415及416供應電壓。

電阻器-開關組合413及電容器414可在節點R4與節點R5之間彼此並聯連接。互補訊號/DAT可輸入至節點R4，且互補訊號/EQP可自節點R5輸出。

圖11是根據一些實施例的第二等化器的方塊圖。圖12是根據一些實施例的資料等化器的方塊圖。圖13是根據一些實施例的資料等化胞元的電路圖。圖14是根據一些實施例的邊緣等化器的方塊圖。圖15是根據一些實施例的誤差取樣器的電路圖。

參照圖11，根據一些實施例的第二等化器312可基於第二控制碼CTR2對第一等化訊號EQF進行等化以產生第二等化訊號EQS。第二等化訊號EQS可包括多個資料位元EQD、多個邊緣位元EQE及誤差位元DSR。第二等化器312可在時域中對第一等化訊號EQF進行等化。第二等化器312可消除第一等化訊號EQF的後標記的影響。舉例而言，當第二等化器312是g個分接頭等化器（g是大於1的整數）時，第二等化器312可消除+2 UI至+g UI的後標記的影響。

第二等化器312可包括數位類比轉換器DAC 510、多個資料等化器DATA DFE 520、多個邊緣等化器EDGE DFE 530及誤差取樣器ERR SMPL 540。所述多個資料等化器DATA DFE 520可包括n個資料等化器521，且所述多個邊緣等化器EDGE DFE 530可包括n個邊緣等化器531。此處，n可為大於1的整數。在一些實施例中，n可與自圖4所示CDR電路320輸出的時脈訊號的速率相關。舉例而言，圖4所示CDR電路320可輸出1/n比率的時脈訊號。所述多個資料等化器DATA DFE 520及所述多個邊緣等化器EDGE DFE 530可被配置成決策回饋等化器（DFE）。

資料等化器DATA DFE 521可與資料時脈訊號CKD同步以對第一等化訊號EQF進行等化並輸出資料位元EQD。資料時脈訊號CKD可自圖4所示CDR電路320輸出且可包括1/n比率的時脈訊號。就此而言，DAC 510可將與第二控制碼CTR2對應的第一電壓V _hd輸出至資料等化器521。資料等化器521可基於DAC 510的第一電壓V _hd對第一等化訊號EQF進行等化。

邊緣等化器EDGE DFE 531可與邊緣時脈訊號CKE同步以對第一等化訊號EQF進行等化並輸出邊緣位元EQE。邊緣時脈訊號CKE可自圖4所示CDR電路320輸出且可包括1/n比率的時脈訊號。在一些實施例中，在資料時脈訊號CKD與邊緣時脈訊號CKE之間可存在0.5 UI的時間間隔。就此而言，DAC 510可將與第二控制碼CTR2對應的第二電壓V _he輸出至邊緣等化器531。邊緣等化器531可基於DAC 510的第二電壓V _he對第一等化訊號EQF進行等化。

誤差取樣器ERR SMPL 540可進行操作來為資料等化器521及邊緣等化器531提供參考點，以量測第一等化訊號EQF的幅值。誤差取樣器540可與誤差時脈訊號CKR同步以對第一等化訊號EQF進行取樣並輸出誤差值EQR。誤差時脈訊號CKR可自圖4所示CDR電路320輸出。此時，DAC 510可向誤差取樣器540輸出與第二控制碼CTR2對應的第三電壓V _er。誤差取樣器540可基於DAC 510的第三電壓V _er對第一等化訊號EQF進行取樣。

圖4所示控制器CTRL 330可基於作為誤差取樣器540的取樣結果的誤差值EQR來調整參考點。亦即，控制器330可最初提供第二控制碼CTR2以使資料等化器521及邊緣等化器531量測相對於0伏（V）的幅值。然後，當誤差取樣器540基於第三電壓V _er輸出誤差值EQR且第二等化器312基於誤差值EQR完成適應時，資料等化器521及邊緣等化器531可基於由控制器330設定的參考值來實行等化。適應可被理解為使第二等化器312進入良好等化狀態的過程。

在實施例中，誤差時脈訊號CKR可為時脈訊號CKD中所包括的1/n比率的時脈訊號之中的中間時脈訊號。舉例而言，當n是5且時脈訊號CKD包括第一時脈訊號至第五時脈訊號時，誤差時脈訊號CKR可對應於第三時脈訊號。

參照圖12，根據一些實施例的多個資料等化器520a可基於資料時脈訊號CLK1、CLK3、CLK5、CLK7及CLK9對第一等化訊號EQF進行等化以獲得資料位元EQD。資料位元EQD可包括資料位元DFE _D0至DFE _D4。所述多個資料等化器520a可包括第一資料等化器521a、第二資料等化器521b、第三資料等化器521c、第四資料等化器521d及第五資料等化器521e。第一資料等化器521a至第五資料等化器521e可分別輸出資料位元DFE _D0至DFE _D4。第一資料等化器521a至第五資料等化器521e可具有相同的結構，且在第一資料等化器521a至第五資料等化器521e中，輸入至取樣器的時脈訊號、輸入至多工器的選擇訊號與所得輸出訊號可不相同。選擇訊號可為所述多個資料等化器520a之中的一個資料等化器輸出至另一資料等化器的訊號。因此，下面將僅闡述第一資料等化器521a，且相同的說明亦可應用於第二資料等化器521b至第五資料等化器521e。

第一資料等化器521a可基於資料時脈訊號CLK1對第一等化訊號EQF進行等化並輸出資料位元DFE _D0。第一資料等化器521a可包括等化胞元522及鎖存器525。等化胞元522可包括多工器523及取樣器524。

多工器523可自圖11中的DAC 510接收與第二控制碼CTR2對應的電壓V _bd±V _h2d±V _h3d。電壓V _bd±V _h2d±V _h3d可對應於圖11中的第一電壓V _hd。電壓V _bd可為第一資料等化器521a的偏壓，電壓V _h2d及V _h3d可為用於調諧偏壓的電壓。電壓V _h2d及V _h3d的幅值可由第二控制碼CTR2控制。電壓V _bd±V _h2d±V _h3d包括電壓V _bd+V _h2d+V _h3d、電壓V _bd+V _h2d-V _h3d、電壓V _bd-V _h2d+V _h3d及電壓V _bd-V _h2d-V _h3d，且電壓V _bd+V _h2d+V _h3d、電壓V _bd+V _h2d-V _h3d、電壓V _bd-V _h2d+V _h3d及電壓V _bd-V _h2d-V _h3d可被施加至多工器523。

多工器523可接收選擇訊號SD3及DFE _D2。舉例而言，第二資料等化器521b可輸出選擇訊號DFE _D2，且第五資料等化器521e可輸出選擇訊號SD3。多工器523可根據選擇訊號SD3及DFE _D2自電壓V _bd±V _h2d±V _h3d之中選擇兩個電壓。

取樣器524可使用所述兩個所選擇的電壓作為參考電壓。取樣器524可基於資料時脈訊號CLK1對第一等化訊號EQF進行取樣。當資料時脈訊號CLK1的邏輯位準發生轉變時，取樣器524可對第一等化訊號EQF進行取樣。舉例而言，取樣器524可在第一等化訊號EQF高於參考電壓時輸出第一值，且在第一等化訊號EQF低於參考電壓時輸出第二值。取樣器524的輸出可作為選擇訊號SD0輸入至第二資料等化器521b的多工器。取樣器524的輸出可輸入至鎖存器525。

在一些實施例中，鎖存器525可為設定重設（set-reset，SR）鎖存器。鎖存器525可對取樣器524的輸出進行鎖存。鎖存器525可輸出鎖存資料作為資料位元DFE _D0。資料位元DFE _D0可作為選擇訊號輸入至第五資料等化器521e的多工器。資料位元DFE _D0可輸入至CDR電路。

參照圖13，根據一些實施例的等化胞元522可包括差動輸入電路1310及放大電路1320。差動輸入電路1310可包括第一接收電路1311、第二接收電路1312、第三接收電路1313、第四接收電路1314及第五接收電路1315。第一接收電路1311、第二接收電路1312、第四接收電路1314及第五接收電路1315是分接頭接收電路，且各個接收電路可具有不同的輸入電壓位準。舉例而言，第一接收電路1311及第二接收電路1312可接收電壓V _bd+V _h2d+V _h3d及電壓V _bd+V _h2d-V _h3d，且第四接收電路1314及第五接收電路1315可接收電壓V _bd-V _h2d+V _h3d及電壓V _bd-V _h2d-V _h3d。第三接收電路1313可為輸入訊號（即，第一等化訊號EQF）接收電路。

等化胞元522可根據選擇訊號SD3、DFE _D2、/SD3及/DFE _D2選擇分接頭接收電路中的一者。舉例而言，等化胞元522可接通其中選擇訊號SD3、DFE _D2、/SD3及/DFE _D2全部以高位準輸入的接收電路且斷開分接頭接收電路之中的其餘接收電路。輸入至其餘接收電路的選擇訊號SD3、DFE _D2、/SD3及/DFE _D2可具有低位準。亦即，等化胞元522的分接頭接收電路可根據選擇訊號SD3、DFE _D2、/SD3及/DFE _D2而接通或斷開。

等化胞元522可經由第三接收電路1313接收作為差動訊號的第一等化訊號EQF及互補訊號/EQF。輸入至第一接收電路1311、第二接收電路1312、第四接收電路1314及第五接收電路1315的電壓V _bd±V _h2d±V _h3d可用作參考電壓。等化胞元522中的根據選擇訊號SD3、DFE _D2、/SD3及/DFE _D2選擇的分接頭接收電路可使用參考電壓對第一等化訊號EQF及互補訊號/EQF進行取樣，並將取樣結果輸出至放大電路1320。

第一接收電路1311可包括第一N型金屬氧化物半導體（N type metal oxide semiconductor，NMOS）電晶體N1至第五NMOS電晶體N5。第一NMOS電晶體N1可接收選擇訊號DFE _D2，第二NMOS電晶體N2可接收選擇訊號SD3，且第三NMOS電晶體N3可接收資料時脈訊號CLK1。第四NMOS電晶體N4可接收電壓V _bd+V _h2d+V _h3d，且第五NMOS電晶體N5可接收電壓V _bd+V _h2d-V _h3d。

第二接收電路1312可包括第六NMOS電晶體N6至第十NMOS電晶體N10。第六NMOS電晶體N6可接收選擇訊號/DFE _D2，第七NMOS電晶體N7可接收選擇訊號SD3，且第八NMOS電晶體N8可接收資料時脈訊號CLK1。第九NMOS電晶體N9可接收電壓V _bd+V _h2d-V _h3d，且第十NMOS電晶體N10可接收電壓V _bd+V _h2d+V _h3d。

第三接收電路1313可包括第十一NMOS電晶體N11至第十五NMOS電晶體N15。第十一NMOS電晶體N11及第十二NMOS電晶體N12可接收電源電壓，且第十三NMOS電晶體N13可接收資料時脈訊號CLK1。第十四NMOS電晶體N14可接收第一等化訊號EQF，且第十五NMOS電晶體N15可接收互補訊號/EQF。

第四接收電路1314可包括第十六NMOS電晶體N16至第二十NMOS電晶體N20。第十六NMOS電晶體N16可接收選擇訊號DFE _D2，第十七NMOS電晶體N17可接收選擇訊號/SD3，且第十八NMOS電晶體N18可接收資料時脈訊號CLK1。第十九NMOS電晶體N19可接收電壓V _bd-V _h2d+V _h3d，且第二十NMOS電晶體N20可接收V _bd-V _h2d-V _h3d。

第五接收電路1315可包括第二十一NMOS電晶體N21至第二十五NMOS電晶體N25。第二十一NMOS電晶體N21可接收選擇訊號/DFE _D2，第二十二NMOS電晶體N22可接收選擇訊號/SD3，且第二十三NMOS電晶體N23可接收資料時脈訊號CLK1。第二十四NMOS電晶體N24可接收電壓V _bd-V _h2d-V _h3d，且第二十五NMOS電晶體N25可接收電壓V _bd-V _h2d+V _h3d。

第四NMOS電晶體N4、第九NMOS電晶體N9、第十四NMOS電晶體N14、第十九NMOS電晶體N19及第二十四NMOS電晶體N24的汲極可連接至共用節點S1。

第五NMOS電晶體N5、第十NMOS電晶體N10、第十五NMOS電晶體N15、第二十NMOS電晶體N20及第二十五NMOS電晶體N25的汲極可連接至共用節點S2。

差動輸入電路1310可根據選擇訊號SD3、DFE _D2、/SD3及/DFE _D2來控制用於將輸入訊號與電壓V _bd±V _h2d±V _h3d進行比較的操作路徑。亦即，當選擇訊號SD3及DFE _D2中的每一者具有高位準時，第一接收電路1311及第三接收電路1313可進行操作，且其餘接收電路1312、1314及1315可斷開。

相似地，當選擇訊號SD3及/DFE _D2中的每一者具有高位準時，第二接收電路1312及第三接收電路1313可進行操作，且其餘接收電路1311、1314及1315可斷開。當選擇訊號/SD3及/DFE _D2中的每一者具有高位準時，第三接收電路1313及第四接收電路1314可進行操作，且其餘接收電路1311、1312及1315可斷開。當選擇訊號/SD3及/DFE _D2中的每一者具有高位準時，第三接收電路1313及第五接收電路1315可進行操作，且其餘接收電路1311、1312及1314可斷開。在每一實施例中，當第三接收電路1313的輸入電壓大於接通的分接頭接收電路的輸入電壓時，放大電路1320可對放大電路1320的輸入電壓進行放大。

放大電路1320可包括第二十六NMOS電晶體N26、第二十七NMOS電晶體N27以及兩個反相器I1及I2。放大電路1320可偵測差動輸入電路1310的比較結果並放大差動輸入電路1310的位準。放大電路1320的放大結果SD0可傳遞至圖12所示鎖存器525及圖12所示第二資料等化器521b。

等化胞元522可更包括第一P型金屬氧化物半導體（P type metal oxide semiconductor，PMOS）電晶體P1至第三PMOS電晶體P3。第一PMOS電晶體P1及第二PMOS電晶體P2可由資料時脈訊號CLK1控制且可提供電源電壓。第一PMOS電晶體P1的汲極可連接至共用節點S1且第一PMOS電晶體P1可經由所述汲極連接至放大電路1320的第二十六NMOS電晶體N26。第二PMOS電晶體P2的汲極可連接至共用節點S2且第二PMOS電晶體P2可經由所述汲極連接至放大電路1320的第二十七NMOS電晶體N27。第三PMOS電晶體P3可由負時脈訊號/CLK1控制，可提供電源電壓，且可經由汲極連接至放大電路1320的反相器I1及I2。

現有技術的等化胞元需要單獨的求和器，進而產生電容性負荷及延遲。相反，根據一些實施例的等化胞元522包括多個分接頭接收電路及多工器來調諧參考電壓，其不需要單獨的求和器，藉此消去電容性負荷及延遲。

參照圖14，根據一些實施例的多個邊緣等化器530a可基於邊緣時脈訊號CLK0、CLK2、CLK4、CLK6及CLK8對第一等化訊號EQF進行等化以輸出邊緣位元EQE。在一些實施例中，在圖12所示邊緣時脈訊號CLK0、CLK2、CLK4、CLK6及CLK8與資料時脈訊號CLK1、CLK3、CLK5、CLK7及CLK9之間可存在0.5 UI的時間間隔。邊緣位元EQE可包括邊緣位元DFE _E0至DFE _E4。所述多個邊緣等化器530a可包括第一邊緣等化器531a、第二邊緣等化器531b、第三邊緣等化器531c、第四邊緣等化器531d及第五邊緣等化器531e。第一邊緣等化器531a至第五邊緣等化器531e可分別輸出邊緣位元DFE _E0至DFE _E4。第一邊緣等化器531a至第五邊緣等化器531e具有相同的結構，且在第一邊緣等化器531a至第五邊緣等化器531e中，輸入至取樣器的時脈訊號、輸入至多工器的選擇訊號與所得輸出訊號可不相同。選擇訊號可為所述多個邊緣等化器530a之中的一個資料等化器輸出至另一資料等化器的訊號。因此，下面將僅闡述第一邊緣等化器531a，且相同的說明亦可應用於第二邊緣等化器531b至第五邊緣等化器531e。

第一邊緣等化器531a可基於邊緣時脈訊號CLK0對第一等化訊號EQF進行等化並輸出邊緣位元DFE _D0。第一邊緣等化器531a可包括等化胞元532及鎖存器535。等化胞元532可包括多工器533及取樣器534。等化胞元532包括與參照圖13闡述的等化胞元522相同的組件，且可僅在輸入訊號及輸出訊號方面不同。

多工器533可自DAC接收與控制碼對應的電壓V _be±V _h1e±V _h2e。電壓V _be±V _h1e±V _h2e可對應於圖11中的第二電壓V _he。電壓V _be可為第一邊緣等化器531a的偏壓，且電壓V _h1e及V _h2e可為用於調諧偏壓的電壓。亦即，電壓V _be+V _h1e+V _h2e、電壓V _be+V _h1e-V _h2e、電壓V _be-V _h1e+V _h2e及電壓V _be-V _h1e-V _h2e可被施加至多工器533。

多工器533可接收選擇訊號SE3及DFE _E2。舉例而言，第二邊緣等化器531b可輸出選擇訊號DFE _E2，且第五邊緣等化器531e可輸出選擇訊號SE3。多工器533可根據選擇訊號SE3及DFE _E2自電壓V _be±V _h1e±V _h2e之中選擇兩個電壓。

取樣器534可使用所述兩個所選擇的電壓作為參考電壓。取樣器534可基於邊緣時脈訊號CLK0對第一等化訊號EQF進行取樣。當資料時脈訊號CLK0的邏輯位準發生轉變時，取樣器544可對第一等化訊號EQF進行取樣。舉例而言，取樣器534可在第一等化訊號EQF高於參考電壓時輸出第一值，且在第一等化訊號EQF低於參考電壓時輸出第二值。取樣器534的輸出可作為選擇訊號SE0輸入至第二邊緣等化器531b的多工器。取樣器534的輸出可輸入至鎖存器535。

在一些實施例中，鎖存器535可為SR鎖存器。鎖存器535可對取樣器534的輸出進行鎖存。鎖存器535可輸出鎖存資料作為邊緣位元DFE _D0。邊緣位元DFE _E0可作為選擇訊號輸入至第五邊緣等化器531e的多工器。此外，邊緣位元DFE _E0可輸入至CDR電路。

參照圖15，根據一些實施例的誤差取樣器540可包括差動輸入電路1510及放大電路1520。差動輸入電路1510可包括第一接收電路1511、第二接收電路1512、第三接收電路1513、第四接收電路1514及第五接收電路1515。第一接收電路1511、第二接收電路1512、第四接收電路1514及第五接收電路1515可接收電壓V _br±V _ES且可被理解為分接頭接收電路。第三接收電路1513可被理解為輸入訊號（即，第一等化訊號EQF）接收電路。

電壓V _br±V _ES可對應於圖11中的第三電壓V _er。誤差取樣器540根據電壓V _br±V _ES量測並輸出第一等化訊號EQF的最高DC位準。然後，誤差取樣器540根據電壓V _br±V _ES量測並輸出第一等化訊號EQF的最低交流（alternating current，AC）位準。就此而言，誤差取樣器540自DAC 510接收到的量測DC位準時的電壓V _ES與量測AC位準時的電壓V _ES可不相同。

圖4所示控制器CTRL 330可確定所述多個資料等化器520及所述多個邊緣等化器530的參考點，以基於DC位準及AC位準量測第一等化訊號EQF的幅值。舉例而言，控制器330可獲得AC位準的倒數值（reciprocal value）並將所述倒數值與DC位準的中間值（例如，算術平均值）確定為參考點。控制器330可根據確定出的參考點輸出第二控制碼CTR2。資料等化器520及所述多個邊緣等化器530的參考點最初可為0伏且具有低的感測餘裕。然而，當適應完成時，可使用基於DC位準及AC位準而確定的參考點增加感測餘裕。

再次參照圖15，誤差取樣器540可根據選擇訊號SL及/SL選擇分接頭接收電路中的一者。選擇訊號/SL可為選擇訊號SL的互補訊號。使用者可使用誤差取樣器540來預設選擇訊號SL的邏輯位準。舉例而言，當選擇訊號SL被設定成高位準時，選擇訊號/SL可具有低位準，且當選擇訊號SL被設定成低位準時，選擇訊號/SL可具有高位準。亦即，第一接收電路1511或第五接收電路1515中的任一者可根據選擇訊號SL的邏輯位準而接通。無論選擇訊號SL的邏輯位準如何，第二接收電路1512及第四接收電路1514均可斷開。可存在第二接收電路1512及第四接收電路1514以提供與資料等化器及邊緣等化器相同的內部特性。

誤差取樣器540可經由第三接收電路1513接收作為差動訊號的第一等化訊號EQF及互補訊號/EQF。輸入至第一接收電路1511、第二接收電路1512、第四接收電路1514及第五接收電路1515的電壓V _br±V _ES可用作參考電壓。等化胞元522中的根據選擇訊號SL及/SL選擇的分接頭接收電路（即，第一接收電路1511或第五接收電路1515）可使用參考電壓對第一等化訊號EQF及互補訊號/EQF進行取樣，並將取樣結果輸出至放大電路1520。

第一接收電路1511可包括第一NMOS電晶體NM1至第五NMOS電晶體NM5。第一NMOS電晶體NM1及第二NMOS電晶體NM2可接收選擇訊號SL，且第三NMOS電晶體NM3可接收資料時脈訊號CLK5。資料時脈訊號CLK5是由圖4所示CDR電路320輸出的資料時脈訊號之中的中間資料時脈訊號，且可與輸入至圖12所示第二資料等化器521b的取樣器的資料時脈訊號相同。第四NMOS電晶體NM4可接收電壓V _br+V _ES，且第五NMOS電晶體NM5可接收電壓V _br-V _ES。

第二接收電路1512可包括第六NMOS電晶體NM6至第十NMOS電晶體NM10。第六NMOS電晶體NM6可接收選擇訊號/SL，第七NMOS電晶體NM7可接收選擇訊號SL，且第八NMOS電晶體NM8可接收資料時脈訊號CLK5。第九NMOS電晶體NM9可接收電壓V _br-V _ES，且第十NMOS電晶體NM10可接收電壓V _br+V _ES。

第三接收電路1513可包括第十一NMOS電晶體NM11至第十五NMOS電晶體NM15。第十一NMOS電晶體NM11及第十二NMOS電晶體NM12可接收電源電壓，且第十三NMOS電晶體NM13可接收資料時脈訊號CLK5。第十四NMOS電晶體NM14可接收第一等化訊號EQF，且第十五NMOS電晶體NM15可接收互補訊號/EQF。

第四接收電路1514可包括第十六NMOS電晶體NM16至第二十NMOS電晶體NM20。第十六NMOS電晶體NM16可接收選擇訊號SL，第十七NMOS電晶體NM17可接收選擇訊號/SL，且第十八NMOS電晶體NM18可接收資料時脈訊號CLK5。第十九NMOS電晶體NM19可接收電壓V _br-V _ES，且第二十NMOS電晶體NM20可接收電壓V _br+V _ES。

第五接收電路1515可包括第二十一NMOS電晶體NM21至第二十五NMOS電晶體NM25。第二十一NMOS電晶體NM21及第二十二NMOS電晶體NM22可接收選擇訊號/SL，且第二十三NMOS電晶體NM23可接收資料時脈訊號CLK5。第二十四NMOS電晶體NM24可接收電壓V _br+V _ES，且第二十五NMOS電晶體NM25可接收電壓V _br-V _ES。

第四NMOS電晶體NM4、第九NMOS電晶體NM9、第十四NMOS電晶體NM14、第十九NMOS電晶體NM19及第二十四NMOS電晶體NM24的汲極可連接至共用節點SN1。

第五NMOS電晶體NM5、第十NMOS電晶體NM10、第十五NMOS電晶體NM15、第二十NMOS電晶體NM20及第二十五NMOS電晶體NM25的汲極可連接至共用節點SN2。

差動輸入電路1510可根據選擇訊號SL及/SL來控制用於將輸入訊號與電壓V _br±V _ES進行比較的操作路徑。亦即，當選擇訊號SL具有高位準時，第一接收電路1511及第三接收電路1513可進行操作，且其餘接收電路1512、1514及1515可斷開。當選擇訊號SL具有低位準時，第三接收電路1513及第五接收電路1515可進行操作，且其餘接收電路1511、1512及1514可斷開。當第三接收電路1513的輸入電壓大於接通的分接頭接收電路1511或1515的輸入電壓時，放大電路1520可對放大電路1520的輸入電壓進行放大。

放大電路1520可包括第二十六NMOS電晶體NM26、第二十七NMOS電晶體NM27以及兩個反相器IV1及IV2。放大電路1520可偵測差動輸入電路1510的比較結果並放大差動輸入電路1510的位準。放大電路1520的放大結果可傳遞至鎖存器。

誤差取樣器540可更包括第一PMOS電晶體PM1至第三PMOS電晶體PM3。第一PMOS電晶體PM1及第二PMOS電晶體PM2可由資料時脈訊號CLK5控制且可提供電源電壓。第一PMOS電晶體PM1的汲極可連接至共用節點SN1且第一PMOS電晶體PM1可經由所述汲極連接至放大電路1520的第二十六NMOS電晶體NM26。第二PMOS電晶體PM2的汲極可連接至共用節點SN2，且第二PMOS電晶體PM2可經由所述汲極連接至放大電路1520的第二十七NMOS電晶體NM27。第三PMOS電晶體PM3可由負時脈訊號/CLK5控制，可提供電源電壓，且可經由汲極連接至放大電路1520的反相器IV1及IV2。

圖16是根據一些實施例的CDR電路的方塊圖。

參照圖16，根據一些實施例的CDR電路320可基於資料位元EQD及邊緣位元EQE產生恢復後的時脈訊號CLK。恢復後的時脈訊號CLK可包括資料時脈訊號CKD、邊緣時脈訊號CKE及誤差時脈訊號CKR。CDR電路320可對資料位元EQD、邊緣位元EQE及誤差值EQR進行解串以輸出訊號DSD、DSE及DSR。

根據一些實施例的CDR電路320可包括相位偵測器PD 610、時脈產生器CGEN 620及解串器DES 630。

相位偵測器PD 610可判斷資料位元EQD與邊緣位元EQE是否相同。舉例而言，相位偵測器610可包括互斥或（exclusive OR，XOR）閘。互斥或閘可將資料位元EQD及邊緣位元EQE之中的作為相鄰的取樣結果值的資料位元與邊緣位元進行比較。相位偵測器610可根據判斷結果輸出上行訊號（up signal）UP或下行訊號（down signal）DN。

在實施例中，資料位元EQD可包括第一資料位元至第五資料位元，且邊緣位元EQE可包括第一邊緣位元至第五邊緣位元。此處，第一邊緣位元可為第一資料位元與第二資料位元之間的邊緣取樣結果。相位偵測器610可將第一資料位元與第一邊緣位元進行比較。當第一資料位元與第一邊緣位元相同時，相位偵測器610可輸出上行訊號UP以用於向回推動時脈訊號CLK。當第一資料位元與第二邊緣位元相同時，相位偵測器610可輸出下行訊號DN以用於向前拉動時脈訊號CLK。上行訊號UP及下行訊號DN可包括關於作為比較對象的資料位元及邊緣位元的取樣時間點的資訊。相似地，相位偵測器610可將第一邊緣位元與第二資料位元進行比較，且亦將其餘資料位元與其餘邊緣位元進行比較。

時脈訊號產生器520可因應於相位偵測器610的上行訊號UP或下行訊號DN來控制時脈訊號CLK的相位。時脈訊號產生器520可在取樣時間點處拉動或推動時脈訊號CLK的相位。時脈訊號產生器520可輸出恢復後的時脈訊號CLK。

解串器DES 630可輸出來自所述多個資料位元EQD、所述多個邊緣位元EQE及誤差值EQR的經解串訊號DSD、DSE及DSR。訊號DSD、DSE及DSR可輸入至控制器並用於產生控制碼。

圖17是根據一些實施例的控制器的方塊圖。

參照圖17，根據一些實施例的控制器CTRL 330可基於訊號DSD、DSE及DSR輸出第一控制碼CTR1及第二控制碼CTR2。第一控制碼CTR1可為用於控制第一等化器的等化係數的碼，且第二控制碼CTR2可為用於控制第二等化器的等化係數的碼。

控制器CTRL 330可包括第一碼決策電路CDC1 710及第二碼決策電路CDC2 720。第一碼決策電路CDC1 710可基於訊號DSD、DSE及DSR輸出第一控制碼CTR1。第一碼決策電路710可根據訊號DSD、DSE及DSR確定分接頭係數。第一碼決策電路710可藉由對分接頭係數進行累加來產生累加值並藉由對累加值使用權重值來實行運算。第一碼決策電路710可基於運算結果產生第一控制碼CTR1。第一碼決策電路710可包括實行運算的加權求和器。第一碼決策電路710可將運算結果與前一運算結果進行比較並根據比較結果增大、減小或維持第一控制碼CTR1的值。亦即，第一碼決策電路710可在欠等化狀態下增大第一控制碼CTR1的值且在過等化狀態下減小第一控制碼CTR1的值以實行適應，使得第一等化器處於良好等化狀態。

第二碼決策電路720可根據訊號DSD、DSE及DSR來確定分接頭係數。第二碼決策電路720可藉由對分接頭係數進行累加來產生累加值並基於累加值產生第二控制碼CTR2。第二碼決策電路720可將運算結果與前一運算結果進行比較並根據比較結果增大或減小第二控制碼CTR2的值。亦即，第二碼決策電路720可在欠等化狀態下增大第二控制碼CTR2的值且在過等化狀態下減小第二控制碼CTR2的值以實行適應，使得第二等化器處於良好等化狀態。

圖18是根據一些實施例的第一碼決策電路的方塊圖。圖19是用於闡釋根據一些實施例的型樣濾波器及運算邏輯的操作的圖。圖20及圖21是用於闡釋根據一些實施例的欠等化狀態下的型樣濾波器及運算邏輯的操作的圖。圖22及圖23是用於闡釋根據一些實施例的良好等化狀態下的型樣濾波器及運算邏輯的操作的圖。圖24及圖25是用於闡釋根據一些實施例的過等化狀態下的型樣濾波器及運算邏輯的操作的圖。圖26是用於闡釋根據一些實施例的根據等化狀態的運算邏輯的操作的圖。圖27是用於闡釋根據一些實施例的加權求和器的操作的圖。圖28是根據一些實施例的電子系統的組件所輸出的訊號的曲線圖。

參照圖18，根據一些實施例的第一碼決策電路710a可基於訊號DSD、DSE及DSR產生第一控制碼CTR1。第一碼決策電路710a可包括型樣濾波器PFT 810、運算邏輯OP LOGIC 820、加權求和器830及碼確定器CDD 840。

型樣濾波器PFT 810可自訊號DSD及DSE對具有特定型樣的訊號進行濾波（選擇）。訊號DSD及DSE可為包括多個位元的訊號，特定型樣可被表達為低位準與高位準的組合，且可根據訊號DSD及DSE的位元數來確定。在實施例中，訊號DSD及DSE是5個位元的訊號，且型樣濾波器810可對訊號DSD及DSE之中的具有特定型樣的訊號進行濾波。舉例而言，特定型樣可為「L-H-H-H-H」、「L-H-L-H-H」、「L-H-H-H-L」、「L-H-L-H-H」、「L-L-L-H-H」等。此處，「L」可指示低位準，且「H」可指示高位準。

運算邏輯OP LOGIC 820可根據由型樣濾波器810濾波的訊號來確定電壓關係表達式。舉例而言，運算邏輯820可利用SSLMS演算法來確定電壓關係表達式。電壓關係表達式可為代表前標記及後標記對主標記的干擾的表達式。

運算邏輯820可根據多個電壓關係表達式來確定分接頭係數。分接頭係數可指示前標記或後標記對主標記的干擾。運算邏輯820可確定每一標記的分接頭係數。舉例而言，與相對於主標記定位於+t UI（t是實數）處的標記對應的分接頭係數可被表達為h _t。亦即，與相對於主標記定位於+1 UI處的後標記對應的分接頭係數可被表達為h ₁，且與相對於主標記定位於+1.5 UI處的後標記對應的分接頭係數可被表達為h _1.5。與相對於主標記定位於-1 UI處的前標記對應的分接頭係數可被表達為h _-1。第一碼決策電路710a可確定第一控制碼CTR1，使得分接頭係數h ₁與分接頭係數h _1.5之間的訊號的值收斂至0。

參照圖19以及圖18，型樣濾波器810可對訊號DSD及DSE之中的與型樣PTN DC、PTN h ₁及PTN h _1.5匹配的訊號進行濾波。（應注意，稍後將參照圖29闡述型樣PTN h-1。）型樣PTN DC可為「L-H-H-H-H」，型樣PTN h ₁可為「L-H-L-H-H」，且型樣PTN h _1.5可為「L-H-L-H-H」及「L-L-L-H-H」。在圖19的上端中，「-1」可對應於資料位元DFE _D1，「0」可對應於資料位元DFE _D2，「1」可對應於資料位元DFE _D3，「2」可對應於資料位元DFE _D4，且「3」可對應於隨後的資料位元DFE _D0。

運算邏輯820可確定分別與型樣PTN DC、PTN h ₁及PTN h _1.5對應的多個電壓關係表達式。運算邏輯820可如方程式2中所示確定型樣PTN DC的電壓關係表達式。

（方程式2）

D _DC(t) = - h ₃+ h ₂+ h ₁+ h ₀+ h _-1

D _DC(t)代表型樣PTN DC的主標記處的類比電壓，h ₃代表+3 UI的後標記對主標記的干擾，h ₂代表+2 UI的後標記對主標記的干擾，h ₁代表+1 UI的後標記對主標記的干擾，h ₀代表主標記的值，且h _-1代表-1 UI的前標記對主標記的干擾。在方程式2中，作為h ₃、h ₂、h ₁、h ₀及h _-1的係數的-1、+1、+1、+1及+1對應於為「L-H-H-H-H」的型樣PTN DC。

運算邏輯820可如方程式3中所示確定型樣PTN h ₁的電壓關係表達式。

（方程式3）

D _h1(t) = - h ₃+ h ₂- h ₁+ h ₀+ h _-1

D _h1(t)代表型樣PTN h ₁的主標記處的類比電壓，h ₃代表+3 UI的後標記對主標記的干擾，h ₂代表+2 UI的後標記對主標記的干擾，h ₁代表+1 UI的後標記對主標記的干擾，h ₀代表主標記的值，且h _-1代表-1 UI的前標記對主標記的干擾。在方程式3中，作為h ₃、h ₂、h ₁、h ₀及h _-1的係數的-1、+1、-1、+1及+1對應於為「L-H-L-H-H」的型樣PTN h ₁。

運算邏輯820可如方程式4中所示確定型樣PTN h _1.5的電壓關係表達式。型樣濾波器810可對具有兩種類型的型樣的訊號進行濾波。

（方程式4）

D _{h1.5_1}(t) = - h _2.5+ h _1.5+ h _-1.5

D _{h1.5_2}(t) = - h _2.5- h _1.5+ h _-1.5

D _{h1.5_1}(t)代表為「L-H-L-H-H」的型樣PTN h _1.5的主標記處的類比電壓，D _{h1.5_2}(t)代表為「L-L-L-H-H」的型樣PTN h _1.5的主標記處的類比電壓，h _2.5代表+2.5 UI的後標記對主標記的干擾，h _1.5代表+1.5 UI的後標記對主標記的干擾，且h _-1.5代表-1.5 UI的前標記對主標記的干擾。在方程式4中，作為h _2.5、h _1.5、h _-1.5的係數的-1、±1及+1分別對應於型樣PTN h _1.5。

運算邏輯820可計算方程式2所示D _DC(t)與方程式3所示D _h1(t)之間的差以確定分接頭係數h ₁。運算邏輯820可計算方程式4所示D _{h1.5_1}(t)與D _{h1.5_2}(t)之間的差以確定分接頭係數h _1.5。

運算邏輯820可包括輸出累加值ACC ₁及ACC _1.5的計數器。運算邏輯820可將累加值ACC ₁及ACC _1.5輸出至加權求和器830。運算邏輯820可基於資料位元DSD及誤差位元DSR產生累加值ACC ₁及ACC _1.5。舉例而言，運算邏輯820可利用方程式5產生累加值ACC ₁及ACC _1.5。

（方程式5）

ACC _Wu+1 = ACC _W(u)+Δ _w*(符號(d _{n -w})*符號(e _n))

此處，w可為包括作為實數的欲被消除的ISI的標記號，且可為與分接頭係數h _w對應的值。ACC _W(u)可為藉由根據方程式5實行u次累加而獲得的值。Δw可為代表適應速度的值。舉例而言，當Δw為小的時，適應速度可為慢的，且當Δw為大的時，適應速度可為快的。在一些實施例中，Δw可由使用者預先確定。在實施例中，Δw可被設定成1。d _{n -w}是相對於取樣時間點位於+w UI時間點處的資料，符號(d _{n -w})是d _{n -w}的符號，且符號(e _n)是e _n的符號，其為取樣時間點處的誤差位元DSR。舉例而言，在ACC ₁(u)的情形中，d _{n -w}可為藉由相對於資料取樣時間點對與+w UI的後標記對應的值進行u次累加而獲得的值，且在ACC _1.5(u)的情形中，d _{n -w}可為藉由相對於邊緣取樣時間點對與+1.5 UI的後標記對應的值進行u次累加而獲得的值。當實行u+1次累加時，運算邏輯820可使用ACC _Wu+1作為特定時間點處的累加值ACC _W。

在上文中，為便於闡釋起見，僅闡述了確定h ₁及h _1.5的配置，但相同的方法亦可應用於h ₂、h _2.5、h ₃等。

在圖20至圖26中，闡述運算邏輯820計算累加值ACC _1.5的配置。

在圖20中，闡述欠等化狀態下的樣本位元之間的關係。在圖20中，td1至td5指示資料取樣時間點，且te1至te4指示邊緣取樣時間點。

參照圖20，一起示出欠等化狀態下的低頻型樣的等化訊號EQF1及高頻型樣的等化訊號EQF2的波形。在欠等化狀態下，低頻型樣的等化訊號EQF1中的邊緣取樣時間點te4處的邊緣較邊緣取樣時間點te4延遲，此乃因領先1.5 UI的資料取樣時間點td3處的資料具有低位準。在欠等化狀態下，高頻型樣的等化訊號EQF2中的邊緣取樣時間點te4處的邊緣較邊緣取樣時間點te4提前，此乃因領先1.5 UI的資料取樣時間點td3處的資料具有高位準。

在圖21中示出由於ISI而將資料取樣時間點td3處的訊號位準V3以及邊緣取樣時間點te4處的訊號位準V1及V2與參考電壓VREF進行比較及取樣的結果。

如圖21中所示，在欠等化狀態下，無論低頻型樣的等化訊號EQF1及高頻型樣的等化訊號EQF2如何，資料取樣時間點td3處的資料位元與邊緣取樣時間點te4處的邊緣位元均具有相同的邏輯位準（即，相同的位元值）。

在根據方程式5的等化訊號EQF1的情形中，運算邏輯820可藉由將作為td3的符號的-1與作為te4的符號的-1相乘來獲得+1。在根據方程式5的等化訊號EQF2的情形中，運算邏輯820可藉由將作為td3的符號的+1與作為te4的符號的+1相乘來獲得+1。因此，運算邏輯820可將累加值ACC _1.5增大1。運算邏輯820可使用藉由根據方程式5對值進行累加而獲得的累加值ACC _1.5來精確地確定等化狀態。

在圖22中，闡述良好等化狀態下的樣本位元之間的關係。在圖22中，td1至td5代表資料取樣時間點，且te1至te4代表邊緣取樣時間點。

參照圖22，在良好等化狀態下，資料取樣點td1至td5定位成非常靠近每一資料位元的中心，且邊緣取樣時間點te1至te4定位成非常靠近每一邊緣。在圖23中示出將資料取樣時間點td3處的訊號位準V3以及邊緣取樣時間點te4處的訊號位準V1及V2與參考電壓VREF進行比較及取樣的結果。

如圖23中所示，在良好等化狀態下，邊緣取樣時間點te4處的等化訊號EQF1及EQF2的訊號位準可接近參考電壓VREF。因此，資料取樣時間點td3處的資料位元及邊緣取樣時間點te4處的邊緣位元可具有與欠等化狀態下的位元值相同的位元值或具有與過等化狀態下的位元值不同的位元值。換言之，在良好等化狀態下，被確定為欠等化狀態的概率與被確定為過等化狀態的概率幾乎相同。

在根據方程式5的等化訊號EQF1的情形中，運算邏輯820可藉由將作為td3的符號的-1與作為te4的符號的+1或-1相乘來獲得+1或-1。在根據方程式5的等化訊號EQF2的情形中，運算邏輯820可藉由將作為td3的符號的+1與作為te4的符號的+1或-1相乘來獲得+1或-1。因此，運算邏輯820可以相似的概率將累加值ACC _1.5增大1或將累加值ACC _1.5減小1。運算邏輯820可使用藉由根據方程式5對值進行累加而獲得的累加值ACC _1.5來精確地確定等化狀態。

在圖24中，闡述過等化狀態下的樣本位元之間的關係。在圖24中，td1至td5代表資料取樣時間點，且te1至te4代表邊緣取樣時間點。

參照圖24，一起示出過等化狀態下的低頻型樣的等化訊號EQF1及高頻型樣的等化訊號EQF2的波形。在過等化狀態下，低頻型樣的等化訊號EQF1中的邊緣取樣時間點te4的邊緣較邊緣取樣時間點te4提前，此乃因領先1.5 UI的資料取樣時間點td3的資料具有低位準。在過等化狀態下，高頻型樣的等化訊號EQF2中的邊緣取樣時間點te4的邊緣較邊緣取樣時間點te4延遲，此乃因領先1.5 UI的資料取樣時間點td3處的資料具有高位準。

在圖25中示出由於ISI將資料取樣時間點td3處的訊號位準V3以及邊緣取樣時間點te4處的訊號位準V1及V2與參考電壓VREF進行比較及取樣的結果。如圖25中所示，在欠等化狀態下，無論低頻型樣的等化訊號EQF1及高頻型樣的等化訊號EQF2如何，資料取樣時間點td3處的資料位元與邊緣取樣時間點te4處的邊緣位元均具有不同的邏輯位準（即，不同的位元值）。

在根據方程式5的等化訊號EQF1的情形中，運算邏輯820可藉由將作為td3的符號的-1與作為te4的符號的+1相乘來獲得-1。在根據方程式5的等化訊號EQF2的情形中，運算邏輯820可藉由將作為td3的符號的+1與作為te4的符號的-1相乘來獲得-1。因此，運算邏輯820可將累加值ACC _1.5減小1。運算邏輯820可使用藉由根據方程式5對值進行累加而獲得的累加值ACC _1.5來精確地確定等化狀態。

根據各種實施例，可根據基於在累加時間期間作為比較對象的資料位元、邊緣位元及誤差位元的累加值來準確地確定等化狀態。

參照圖26，將根據一些實施例闡述第一控制碼與累加值之間的關係的實例。在圖26中，橫軸代表時間且縱軸代表運算邏輯的計數器所輸出的累加值。時間ta代表累加開始時間，且時間tb代表累加結束時間。

舉例而言，如圖26中所示，當第一控制碼是第一碼CTR1_1及第二碼CTR1_2時，等化狀態可對應於欠等化狀態，當第一控制碼是第三碼CTR1_3時，等化狀態可對應於良好等化狀態，且當第一控制碼是第四碼CTR1_4及第五碼CTR1_5時，等化狀態可對應於過等化狀態。

在實施例中，當累加值大於第一參考值NTH時，圖18所示碼確定器840可確定等化訊號處於欠等化狀態，並增大第一控制碼，使得等化器的等化強度提高。舉例而言，由於與第一碼CTR1_1對應的第一累加值ACV1及與第二碼CTR1_2對應的第二累加值ACV2大於第一參考值NTH，因此碼確定器840可將第一控制碼增大成大於第一碼CTR1_1及第二碼CTR1_2。

在實施例中，當累加值小於第二參考值NTL時，碼確定器840可確定等化訊號處於過等化狀態，並減小第一控制碼，使得等化器的等化強度降低。舉例而言，由於與第四碼CTR1_4對應的第四累加值ACV4及與第五碼CTR1_5對應的第五累加值ACV5小於第二參考值NTL，因此碼確定器840可將第一控制碼減小成小於第四碼CTR1_4及第五碼CTR1_5。

當累加值處於第一參考值NTH與第二參考值NTL之間時，碼確定器840可不調整第一控制碼而是維持第一控制碼不變。舉例而言，由於與第三碼CTR1_3對應的第三累加值ACV3小於第一參考值NTH且大於第二參考值NTL，因此第三碼CTR1_3保持不變。為便於闡釋起見，第一參考值NTH及第二參考值NTL被示出於圖26中的縱軸上的任意位置處，但未必僅限於此，且第一參考值NTH及第二參考值NTL可改變成其他值並被實施。

在圖27中，藉由眼圖來闡釋計算在圖18所示加權求和器830的乘法器831及832中使用的權重值W ₁及W _1.5的方法。圖1所示接收器300可控制等化器以將眼圖中的眼睛面積A _EYE最大化。在圖27中，可假設除+1 UI的後標記及+1.5 UI的後標記以外的所有ISI分量均為0。亦即，可假設僅+1 UI的後標記及+1.5 UI的後標記會影響主標記。

眼睛面積A _EYE可如方程式6中所示進行表達。

（方程式6）

A _EYE∝ (ACC _Max- ACC ₁)*(ACC _Max- ACC _1.5)

此處，A _EYE代表眼睛面積，ACC _Max代表+1 UI的後標記的計數器的最大累加值，ACC ₁代表在CTLE的收斂的時間點處的+1 UI的後標記的計數器的累加值，且ACC _1.5代表在CTLE的收斂的時間點處的+1.5 UI的後標記的計數器的累加值。ACC _Max- ACC ₁可對應於眼睛高度，且ACC _Max- ACC _1.5可對應於眼睛寬度。

亦即，眼睛面積A _EYE可被表達為眼睛高度與眼睛寬度的乘積。當定義了C ₁= ACC _Max ²及C ₂= ACC _Max時，方程式6可被表達為方程式7。

（方程式7）

A _EYE∝ C ₁- C ₂(ACC ₁+ ACC _1.5) + ACC ₁*ACC _1.5

隨著CTLE接近收斂，ACC ₁*ACC _1.5可具有較其他項小得多的值且可被忽略。因此，方程式7可簡單地表達為如方程式8中所示的ACC ₁*ACC _1.5的函數。

（方程式8）

A _EYE∝ C ₁- 2C ₂(0.5*ACC ₁+ 0.5*ACC _1.5)

因此，當CTLE在相等的權重值W ₁= W _1.5= 0.5的條件下收斂至其中ACC ₁+ACC _1.5最小化的點時，CTLE可具有最大的眼睛面積A _EYE。

返回參照圖18，加權求和器830可分別將權重值W ₁及W _1.5與累加值ACC ₁及ACC _1.5相乘並求和。權重值W ₁及W _1.5可等於0.5。加權求和器830可包括乘法器831及832以及求和器833。乘法器831可將累加值ACC ₁乘以權重值W ₁，且乘法器832可將累加值ACC _1.5乘以權重值W _1.5。求和器833可對乘法器831的乘法結果ACC ₁* W ₁與乘法器832的乘法結果ACC _1.5* W _1.5進行求和，並將求和結果ACC ₁* W ₁+ ACC _1.5* W _1.5輸出至碼確定器840。

碼確定器840可基於求和結果ACC ₁* W ₁+ ACC _1.5* W _1.5來確定第一控制碼CTR1。舉例而言，碼確定器840可調整第一控制碼CTR1，使得求和結果ACC ₁* W ₁+ ACC _1.5* W _1.5最小化。碼確定器840可將當前求和結果ACC ₁* W ₁+ ACC _1.5* W _1.5與前一求和結果進行比較。在當前求和結果ACC ₁* W ₁+ ACC _1.5* W _1.5小於前一求和結果時，碼確定器840可增大第一控制碼CTR1。在當前求和結果ACC ₁* W ₁+ ACC _1.5* W _1.5大於前一求和結果時，碼確定器840可減小第一控制碼CTR1。在實施例中，碼確定器840可將第一控制碼CTR1增大或減小1個位元。在實施例中，碼確定器840可以二進制掃描方法增大或減小第一控制碼CTR1。二進制掃描方法可指最初明顯增大位元而在隨後的掃描中不明顯增大位元的方法。

在圖28中，闡釋構成電子系統的通道、CTLE、資料等化器及邊緣等化器的輸出。參照圖28，可辨識通道的單脈波響應曲線圖2810、CTLE的單脈波響應曲線圖2820、資料等化器的單脈波響應曲線圖2830及邊緣等化器的單脈波響應曲線圖2840。

通道的單脈波響應曲線圖2810可示出後分接頭係數h ₁、h _1.5、h ₂、h _2.5及h ₃的資料具有大於0的值。CTLE可根據控制器的第一控制碼將資料收斂至後分接頭係數h ₁與h _1.5之間的點h _op。因此，在CTLE的單脈波響應曲線圖2820的曲線圖2821中，已消除了與點h _op對應的干擾。

在CTLE的單脈波響應曲線圖2820中，曲線圖2822及2823與曲線圖2821一起示出。曲線圖2822是當CTLE消除後分接頭係數h ₁的干擾時的曲線圖，且曲線圖2823是當CTLE消除後分接頭係數h _1.5的干擾時的曲線圖。在曲線圖2822及2823中，後分接頭係數h ₂之後的干擾可大於曲線圖2821中的干擾。因此，對於CTLE的最佳眼圖打開度而言，消除與點h _op對應的干擾相較於消除後分接頭係數h ₁及h _1.5的干擾可更有效。

資料等化器的單脈波響應曲線圖2830示出資料等化器已消除了後分接頭係數h ₂及h ₃的干擾，且邊緣等化器的單脈波響應曲線圖2840示出邊緣等化器已消除了後分接頭係數h _1.5及h _2.5的干擾。在圖28中，已闡述了3個分接頭等化器消除後分接頭係數h ₁、h _1.5、h ₂、h _2.5及h ₃的干擾，但實施例未必僅限於此，且在一些實施例中，可實施多個分接頭等化器來消除多個後標記的干擾。

圖29是根據一些實施例的第一碼決策電路的方塊圖。圖30是根據一些實施例的自電子系統的組件輸出的訊號的曲線圖。

參照圖29，根據一些實施例的第一碼決策電路710b可基於訊號DSD、DSE及DSR產生第一控制碼CTR1。第一碼決策電路710b可包括型樣濾波器PFT 910、運算邏輯OP LOGIC 920、加權求和器930及碼確定器CDD 940。

型樣濾波器PFT 910可自訊號DSD及DSE對具有特定型樣的訊號進行濾波。訊號DSD及DSE可為包括多個位元的訊號，特定型樣可被表達為低位準與高位準的組合，且可根據訊號DSD及DSE的位元數來確定。在實施例中，訊號DSD及DSE是5個位元的訊號，且型樣濾波器910可對訊號DSD及DSE之中的具有特定型樣的訊號進行濾波。舉例而言，特定型樣可為「L-H-H-H-H」、「L-H-L-H-H」、「L-H-H-H-L」、「L-H-L-H-H」、「L-L-L-H-H」等。此處，「L」可指示低位準，且「H」可指示高位準。

參照圖19以及圖29，型樣濾波器910可對訊號DSD及DSE之中的與型樣PTN DC、PTN h ₁、PTN h _-1及PTN h _1.5匹配的訊號進行濾波。型樣PTN DC可為「L-H-H-H-H」，型樣PTN h ₁可為「L-H-L-H-H」，型樣PTN h _-1可為「L-H-H-H-L」，且型樣PTN h _1.5可為「L-H-L-H-H」及「L-L-L-H-H」。

運算邏輯OP LOGIC 920可確定分別與型樣PTN DC、PTN h ₁、PTN h _-1及PTN h _1.5對應的多個電壓關係表達式。電壓關係表達式可為代表前標記及後標記對主標記的干擾的表達式。

運算邏輯920可根據所述多個電壓關係表達式來確定分接頭係數。分接頭係數可指示前標記或後標記對主標記的干擾。運算邏輯920可確定每一標記的分接頭係數。舉例而言，與相對於主標記定位於+t UI（t是實數）處的標記對應的分接頭係數可被表達為h _t。亦即，與相對於主標記定位於+1 UI處的後標記對應的分接頭係數可被表達為h ₁，且與相對於主標記定位於+1.5 UI處的後標記對應的分接頭係數可被表達為h _1.5。與相對於主標記定位於-1 UI處的後標記對應的分接頭係數可被表達為h _-1。

運算邏輯920可如上面在方程式2至方程式4中所述確定分接頭係數h ₁及h _1.5。此外，運算邏輯920可如方程式9中所示確定型樣PTN h _-1的電壓關係表達式。

（方程式9）

D _h-1(t) = - h ₃+ h ₂+ h ₁+ h ₀- h _-1

D _h-1(t)代表型樣PTN h _-1的主標記處的類比電壓，h ₃代表+3 UI的後標記對主標記的干擾，h ₂代表+2 UI的後標記對主標記的干擾，h ₁代表+1 UI的後標記對主標記的干擾，h ₀代表主標記的值，且h _-1代表-1 UI的前標記對主標記的干擾。在方程式9中，作為h ₃、h ₂、h ₁、h ₀及h _-1的係數的-1、+1、+1、+1、-1對應於為「L-H-H-H-L」的型樣PTN h _-1。

運算邏輯920可計算方程式2所示D _DCt與方程式3所示D _h1t之間的差以確定分接頭係數h _-1。運算邏輯920可包括確定用於消除分接頭係數h _-1的權重偏移WD的偏移邏輯OFS 921。當分接頭係數h _-1大於0時，偏移邏輯OFS 921可增大權重偏移WD。當分接頭係數h _-1小於0時，偏移邏輯921可減小權重偏移WD。當分接頭係數h _-1收斂至0時，偏移邏輯921可將權重偏移WD固定。

運算邏輯920可基於方程式5產生累加值ACC ₁及ACC _1.5。運算邏輯920可將累加值ACC ₁及ACC _1.5輸出至加權求和器930。

加權求和器930可分別將權重值W ₁及W _1.5與累加值ACC ₁及ACC _1.5相乘及求和。權重值W ₁可為藉由將權重值偏移WD與0.5求和而獲得的值。權重值W _1.5可為藉由自0.5減去權重偏移WD而獲得的值。加權求和器930可包括乘法器931及932以及求和器933。乘法器931可將累加值ACC ₁乘以權重值W ₁，且乘法器932可將累加值ACC _1.5乘以權重值W _1.5。求和器933可對乘法器931的乘法結果ACC ₁* W ₁與乘法器932的乘法結果ACC _1.5* W _1.5進行求和，並將求和結果ACC ₁* W ₁+ ACC _1.5* W _1.5輸出至碼確定器940。

碼確定器940可基於求和結果ACC ₁* W ₁+ ACC _1.5* W _1.5來確定第一控制碼CTR1。舉例而言，碼確定器940可調整第一控制碼CTR1，使得求和結果ACC ₁* W ₁+ ACC _1.5* W _1.5最小化。碼確定器940可將當前求和結果ACC ₁* W ₁+ ACC _1.5* W _1.5與前一求和結果進行比較。在當前求和結果ACC ₁* W ₁+ ACC _1.5* W _1.5小於前一求和結果時，碼確定器940可增大第一控制碼CTR1。在當前求和結果ACC ₁* W ₁+ ACC _1.5* W _1.5大於前一求和結果時，碼確定器940可減小第一控制碼CTR1。在實施例中，碼確定器940可將第一控制碼CTR1增大或減小1個位元。在實施例中，碼確定器940可以二進制掃描方法增大或減小第一控制碼CTR1。二進制掃描方法可指最初明顯增大位元而在隨後的掃描中不明顯增大位元的方法。

在圖30中，闡釋根據一些實施例的構成電子系統的通道、CTLE、資料等化器及邊緣等化器的輸出。參照圖30，可辨識通道的單脈波響應曲線圖3010、CTLE的單脈波響應曲線圖3020、資料等化器的單脈波響應曲線圖3030及邊緣等化器的單脈波響應曲線圖3040。

通道的單脈波響應曲線圖3010可示出前分接頭係數h _-1的資料具有大於0的值，且後分接頭係數h ₁、h _1.5、h ₂、h _2.5及h ₃的資料具有大於0的值。CTLE可消除前分接頭係數h _-1的干擾，並根據控制器的第一控制碼將資料收斂至後分接頭係數h ₁與h _1.5之間的點h _op。因此，在CTLE的單脈波響應曲線圖3020的曲線圖3021中，已消除了前分接頭係數h _-1的干擾，且已消除了與點h _op對應的干擾。

在CTLE的單脈波響應曲線圖3020中，曲線圖3022及3023與曲線圖3021一起示出。曲線圖3022是當CTLE消除後分接頭係數h ₁的干擾時的曲線圖，且曲線圖3023是當CTLE消除後分接頭係數h _1.5的干擾時的曲線圖。在曲線圖3022及3023中，後分接頭係數h ₂之後的干擾可大於曲線圖3021中的干擾。因此，對於CTLE的最佳眼圖打開度而言，消除與點h _op對應的干擾相較於消除後分接頭係數h ₁及h _1.5的干擾可更有效。

資料等化器的單脈波響應曲線圖3030示出資料等化器已消除了後分接頭係數h ₂及h ₃的干擾，且邊緣等化器的單脈波響應曲線圖3040示出邊緣等化器已消除了後分接頭係數h _1.5及h _2.5的干擾。在圖30中，已闡述了3個分接頭等化器消除後分接頭係數h ₁、h _1.5、h ₂、h _2.5及h ₃的干擾，但實施例未必僅限於此，且在一些實施例中，可實施多個分接頭等化器來消除多個後標記的干擾。

圖31是根據一些實施例的第二碼決策電路的方塊圖。

參照圖31，根據一些實施例的第二碼決策電路720可基於訊號DSD、DSE及DSR產生第二控制碼CTR2。第二碼決策電路720可包括型樣濾波器PFT 1010、運算邏輯OP LOGIC 1020及碼確定器CDD 1030。

型樣濾波器PFT 1010可自訊號DSD及DSE對具有特定型樣的訊號進行濾波。訊號DSD及DSE可為包括多個位元的訊號，特定型樣可被表達為低位準與高位準的組合，且可根據訊號DSD及DSE的位元數來確定。在實施例中，訊號DSD及DSE是5個位元的訊號，且型樣濾波器1010可對訊號DSD及DSE之中的具有特定型樣的訊號進行濾波。舉例而言，特定型樣可為「L-H-H-H-H」、「L-H-L-H-H」、「L-H-H-H-L」、「L-H-L-H-H」、「L-L-L-H-H」、「L-L-H-H-H」、「H-L-H-L-L」、「L-L-H-L-L」等。此處，「L」可指示低位準，且「H」可指示高位準。

運算邏輯OP LOGIC 1020可根據由型樣濾波器1010濾波的訊號來確定電壓關係表達式。舉例而言，運算邏輯1020可利用SSLMS演算法確定電壓關係表達式。電壓關係表達式可為代表後標記對主標記的干擾的表達式。

運算邏輯1020可根據多個電壓關係表達式來確定分接頭係數。分接頭係數可指示後標記對主標記的干擾。運算邏輯1020可確定每一標記的分接頭係數。舉例而言，與相對於主標記定位於+t UI（t是實數）處的標記對應的分接頭係數可被表達為h _t。亦即，與相對於主標記定位於+1.5 UI處的後標記對應的分接頭係數可被表達為h _1.5，且與相對於主標記定位於+2 UI處的後標記對應的分接頭係數可被表達為h ₂。相同的說明亦可應用於分接頭係數h _2.5、h ₃等。在實施例中，第二碼決策電路720可確定第二控制碼CTR2，使得分接頭係數h _1.5、h ₂、h _2.5及h ₃收斂至0。

運算邏輯1020可藉由z個運算邏輯來實施。此處，z可等於其中圖4所示第二等化器312欲被消除的分接頭係數的數目。舉例而言，第二等化器312可消除分接頭係數h _1.5、h ₂、h _2.5及h ₃的干擾，且運算邏輯1020可被實施為四個以輸出與分接頭係數h _1.5、h ₂、h _2.5及h ₃對應的累加值ACC _X。x可為1.5、2、2.5、3等。與分接頭係數h _1.5對應的累加值ACC _X可被表達為ACC _1.5，與分接頭係數h ₂對應的累加值ACC _X可被表達為ACC ₂，與分接頭係數h _2.5對應的累加值ACC _X可被表達為ACC _2.5，且與分接頭係數h ₃對應的累加值ACC _X可被表達為ACC ₃。運算邏輯1020可以參照圖19至圖26闡述的方式計算累加值ACC _X。

碼確定器1030可基於累加值ACC _X來確定第二控制碼CTR2。第二控制碼CTR2的數目可為與累加值ACC _X對應的z。舉例而言，當累加值ACC _X大於第一參考值（例如，圖26所示NTH）時，碼確定器1030可增大第二控制碼CTR2。舉例而言，當累加值ACC _X小於第二參考值（例如，圖26所示NTL）時，碼確定器1030可減小第二控制碼CTR2。在實施例中，碼確定器1030可將第二控制碼CTR2增大或減小1個位元。在實施例中，碼確定器1030可以二進制掃描方法增大或減小第二控制碼CTR2。二進制掃描方法可指最初明顯增大位元而在隨後的掃描中不明顯增大位元的方法。

圖32是根據一些實施例的控制等化的方法的流程圖。

參照圖32，根據一些實施例的控制等化的方法可由控制等化器的控制器實行。此處，控制器可包括硬體控制邏輯或者執行儲存於一或多個記憶體中的電腦碼的一或多個處理器。

控制器可獲得用於確定等化狀態的多個累加值（S3210）。可基於自等化器輸出的多個資料位元、多個邊緣位元及誤差位元來獲得累加值。舉例而言，控制器可自所述多個資料位元及所述多個邊緣位元對和與特定分接頭係數對應的型樣匹配的訊號進行濾波。控制器可藉由對經濾波訊號的資料位元及誤差位元利用SSLMS演算法來獲得運算結果值，並對運算結果值進行累加以產生累加值。控制器可產生每一分接頭係數的累加值。

控制器可基於多個累加值之中的第一累加值及第二累加值產生用於控制CTLE的第一控制碼（S3220）。舉例而言，第一累加值可對應於第一分接頭係數h ₁，且第二累加值可對應於第二分接頭係數h _1.5。

在實施例中，控制器可藉由對將第一累加值乘以第一權重值而獲得的第一值與將第二累加值乘以第二權重值而獲得的第二值進行求和來獲得第三值。控制器可調整第一控制碼，使得第三值最小化。

在實施例中，控制器可確定與第三分接頭係數h _-1對應的權重偏移。舉例而言，控制器可確定第三分接頭係數h _-1收斂至0時的權重偏移。控制器可基於權重偏移來調整第一權重及第二權重。舉例而言，控制器可對權重偏移與第一權重進行求和且自第二權重減去權重偏移。

控制器可基於所述多個累加值之中的其餘累加值產生用於控制DFE的第二控制碼（S3230）。當累加值指示過等化狀態時，控制器可減小與累加值對應的第二控制碼。當累加值指示欠等化狀態時，控制器可增大與累加值對應的第二控制碼。

圖33是用於闡釋根據一些實施例的接收器的效能的圖。

參照圖33，根據一些實施例的接收器根據第一控制碼CTR1的值來代表位元誤差率（bit error rate，BER）。參照圖29以及圖33，應用於加權求和器920的權重值W ₁及W _1.5可在0.5處開始。偏移邏輯921可將權重偏移WD確定為0.125，同時消除分接頭係數h _-1的ISI。因此，應用於加權求和器930的權重值W ₁可為0.625，且權重值W _1.5可為0.375。參照點3310，可看出，使用0.625的權重值W ₁及0.375的權重值W _1.5的第一碼決策電路710b具有收斂至「6」的第一控制碼CTR1的值，且達成最低BER。

參照點3320，可看出，當偏移邏輯921將權重偏移WD確定為-0.5時，即當權重值W ₁為0且權重值W _1.5為1時，第一碼決策電路710b具有收斂至「4」的第一控制碼CTR1的值且具有相對高的BER。

參照點3330，可看出，當偏移邏輯921將權重偏移WD確定為+0.5時，即當權重值W ₁為1且權重值W _1.5為0時，第一碼決策電路710b具有收斂至「7」的第一控制碼CTR1的值且具有相對低的BER，但不提供最佳BER。

圖34是用於闡釋根據一些實施例的接收器的效能的圖。

參照圖34，可看出，根據一些實施例的接收器即使在向整個頻域中的資料添加了一定程度的抖動時亦正常操作。參照200百萬赫（MHz）的點3400，可看出最低抖動容差為約10 ^-1，且接收器正常操作。

圖35是示出根據一些實施例的包括接收器的電子系統的方塊圖。

圖35示出包括顯示驅動電路的電子系統3500。為便於說明起見，顯示面板3530與電子系統3500一起示出。

參照圖35，顯示驅動電路可包括時序控制器TCON 3520、多個源極驅動器SD1至SDv、資料發射通道4020及共享反向通道4030。

時序控制器TCON 3520可向所述多個源極驅動器SD1至SDv發射資料。發射至所述多個源極驅動器SD1至SDv的資料可為包括顯示資料的分組資料。所述多個源極驅動器SD1至SDv中的每一者可基於所接收到的資料來驅動顯示面板3530的一或多條資料線。

時序控制器TCON 3520可藉由高速串列介接方法（high speed serial interface method）向所述多個源極驅動器SD1至SDv發射資料及自所述多個源極驅動器SD1至SDv接收資料。時序控制器3520與所述多個源極驅動器SD1至SDv之間的介接方法被稱為面板間介接（intra panel interface）。

時序控制器TCON 3520可以高速串列介接方法經由通訊通道4010而與主機裝置3510發射/接收資料。時序控制器3520與主機裝置3510之間的介接方法被稱為面板間介接。

時序控制器TCON 3520可以點對點的方法連接至所述多個源極驅動器SD1至SDv，且經由不同的資料發射通道4020將資料發射至所述多個源極驅動器SD1至SDv中的每一者。時序控制器3520經由每一發射通道將資料發射至每一源極驅動器。

自時序控制器3520至所述多個源極驅動器SD1至SDv的距離可彼此不同。因此，發射通道4020的長度可不相同，且發射通道4020中的每一者的寄生電阻Rp1至Rpv及寄生電容器Cp1至Cpv可不相同。

因此，由於發射通道4020的阻抗及頻率特性不相同，因此所述多個源極驅動器SD1至SDv中的每一者可根據對應的發射通道的阻抗及頻率特性來實行訓練以使接收操作最佳化。

具體而言，所述多個源極驅動器SD1至SDv可藉由訓練分別使接收器RX1至RXv的接收操作最佳化。另外，所述多個源極驅動器SD1至SDv可分別確定使接收操作最佳化的接收器RX1至RXv的參數值OPT1至OPTv，並將參數值OPT1至OPTv發射至時序控制器3520。訓練可包括參照圖1至圖34闡述的等化操作，且參數值OPT1至OPTv可包括控制碼。

在實施例中，因應於自時序控制器3520接收到的讀取命令，所述多個源極驅動器SD1至SDv可分別將參數值OPT1至OPTv發射至時序控制器3510。

所述多個源極驅動器SD1至SDv可經由共享反向通道4030以多點方法連接至時序控制器3520。在實施例中，共享反向通道4030可被配置成一條訊號線。所述多個源極驅動器SD1至SDv可經由共享反向通道40將參數值OPT1至OPTv依序發射至時序控制器3520。所述多個源極驅動器SD1至SDv中的至少一者可經由共享反向通道4030向時序控制器3520發射指示與接收操作相關的異常狀態的狀態資訊訊號（即，當出現異常接收狀態時）。

根據一些實施例的電子系統3500可包括第一裝置及第二裝置，第一裝置包括發射電路，第二裝置包括數位地實行上述適應性等化的接收器。

在實施例中，第一裝置可為將顯示資料作為發射資料輸出至通訊通道4010的主機裝置3510，且第二裝置可為基於顯示資料來顯示影像的顯示裝置。在此種情形中，根據實施例的接收器可包括於顯示裝置的時序控制器3520中。

在實施例中，第一裝置可為時序控制器3520，且第二裝置可為顯示裝置的源極驅動器SD1至SDv。在此種情形中，根據實施例的接收器RX1至RXv可包括於源極驅動器SD1至SDv中。

圖36是示出根據一些實施例的包括接收器的電子系統的方塊圖。

圖36示出實行雙向通訊的電子系統。參照圖36，電子系統3600可包括電子裝置3610及3620。根據實施例，電子裝置3610及3620中的每一者可被實施為例如以下等各種電子裝置中的一者：桌上型電腦、膝上型電腦、平板電腦、智慧型電話、可穿戴裝置、視訊遊戲控制台、家用電器、醫療裝置等。

然而，實施例並非僅限於此，且在一些實施例中，電子系統3600可被實施為單個電子裝置。在被實施為單個電子裝置的實施例中，電子裝置3610及3620中的每一者可為單個電子裝置中所包括的組件或智慧財產（intellectual property，IP），且被實施為電路、模組、晶片及/或封裝層級的實體。提供用語「系統」及「裝置」是為了便於更佳地理解而非限制實施例。

電子裝置3610及3620可經由通訊通道4110及4120彼此通訊並交換資料/訊號。通訊通道4110及4120中的每一者可包括傳導材料以傳遞資料/訊號。舉例而言，通訊通道4110及4120中的每一者可被實施為印刷電路板（PCB）上的跡線圖案（trace pattern）、電纜的引線（lead wire）、連接件的金屬接腳/接墊等。儘管在圖36中示出兩個單向通訊通道4110及4120，但在一些實施例中，所述兩個單向通訊通道4110與4120可組合成一個雙向通訊通道。

電子裝置3610可包括實行其獨特功能的內部電路INT1、串聯器/解串器SEDES1、發射電路TX1及接收電路RX1。電子裝置3620可包括實行其獨特功能的內部電路INT2、解串器SEDES2、發射電路TX2及接收電路RX2。

內部電路INT1及INT2可進行操作以分別提供電子裝置3610及3620的獨特功能。舉例而言，內部電路INT1及INT2可配置各種組件或IP，例如處理器（例如，中央處理單元（CPU）、應用處理器（AP）等）、記憶體、影像感測器、顯示器等。

電子裝置3610及3620可被實施為單獨的組件、IP或裝置。因此，電子裝置3610可為相對於電子裝置3620的外部裝置，且電子裝置3620可為相對於電子裝置3610的外部裝置。

串聯器SEDES1可對根據內部電路INT1的操作產生的資料進行串聯化，並將經串聯化資料提供至發射電路TX1。發射電路TX1可經由通訊通道4110向電子裝置3620發射經串聯化訊號。接收電路RX2可對經由通訊通道4110接收到的訊號進行等化且基於等化訊號來恢復時脈及資料。串聯器SEDES2可對自接收電路RX2提供的訊號進行解串以提供經解串資料。

串聯器SEDES2可對根據內部電路INT2的操作產生的資料進行串聯化並將經串聯化資料提供至發射電路TX2。發射電路TX2可經由通訊通道4120向電子裝置3610發射經串聯化訊號。接收電路RX1可對經由通訊通道4120接收到的訊號進行等化並基於等化訊號來恢復時脈及資料。串聯器SEDES1可對自接收電路RX1提供的訊號進行解串以提供經解串資料。

如上所述，電子裝置3610及3620可經由通訊通道4110及4120彼此交換資料/訊號。當電子裝置3610與3620之間的通訊速度提高時（例如，當以更高的頻率或頻寬實行通訊時），電子裝置3610及3620可在單位時間期間交換更大量的資料。

然而，由於例如皮膚效應、介電損耗等各種因素，通訊通道4110及4120中的每一者均可表現出低通頻率響應特性。因此，在高速操作中，通訊通道4110及4120的頻寬可能會受到限制且可能小於訊號的頻寬。此可使經由通訊通道4110及4120發射的訊號的高頻分量衰減，且可在時域中引起ISI。因此，隨著發射訊號的速度提高，訊號畸變可能增加且訊號品質可能劣化。

根據實施例，接收電路RX1及RX2中的至少一者可包括在頻域中實行等化的第一等化器、在時域中實行等化的第二等化器、CDR電路及控制器以提高所接收到的訊號的品質。

為了補償訊號的非預期畸變，接收電路RX1及RX2中所包括的等化器可對接收到的訊號實行等化，且發射電路TX1及TX2中所包括的等化器可實行預等化（例如預加強（pre-emphasis））。接收電路RX1及RX2中所包括的等化器可被稱為接收等化器，且發射電路TX1及TX2中所包括的等化器可被稱為發射等化器。

在一些實施例中，參照圖1至圖36闡述的每一組件或二或更多個組件的組合可被實施為數位電路、可程式化或不可程式化邏輯裝置或陣列、應用專用積體電路（application specific integrated circuit，ASIC）等。

儘管上文已詳細闡述了實施例，但本揭露的範圍並非僅限於此，且熟習此項技術者使用在以下申請專利範圍中定義的基本概念做出的各種修改及改進亦落入所述範圍內。

10、3500、3600:電子系統 100:發射器 200、4010、4110、4120:通訊通道 300:接收器 310:等化器組 311、311a、311b:第一等化器EQZ1 312:第二等化器EQZ2 320:時脈資料恢復（CDR）電路 330:控制器CTRL 350、350a、350b、420::連續時間線性等化器（CTLE） 410:被動等化器PEQ 411、413、415、416:電阻-開關組合/電阻器-開關組合 412、414、C _L、C _P:電容器 417:電壓源 510:數位類比轉換器DAC 520:時脈訊號產生器/資料等化器DATA DFE 520a、521:資料等化器DATA DFE 521a:第一資料等化器 521b:第二資料等化器 521c:第三資料等化器 521d:第四資料等化器 521e:第五資料等化器 522、532:等化胞元 523、533:多工器 524、534:取樣器 525、535:鎖存器 530、531、530a:邊緣等化器EDGE DFE 531a:第一邊緣等化器 531b:第二邊緣等化器 531c:第三邊緣等化器 531d:第四邊緣等化器 531e:第五邊緣等化器 540:誤差取樣器ERR SMPL 610:相位偵測器PD 620:時脈產生器CGEN 630:解串器DES 710、710a、710b:第一碼決策電路CDC1 720:第二碼決策電路CDC2 810、910、1010:型樣濾波器PFT 820、920、1020:運算邏輯OP LOGIC 830、930:加權求和器 831、832、931、932:乘法器 833、933:求和器 840、940、1030:碼確定器CDD 921:偏移邏輯OFS 1310、1510:差動輸入電路 1311:第一接收電路/接收電路 1312、1512:第二接收電路/接收電路 1313、1513:第三接收電路 1314、1514:第四接收電路/接收電路 1315:第五接收電路/接收電路 1320、1520:放大電路 1511:第一接收電路/分接頭接收電路/接收電路 1515:第五接收電路/分接頭接收電路/接收電路 2810、2820、2830、2840、3010、3020、3030、3040:單脈波響應曲線圖 2821、2822、2823、3021、3022、3023:曲線圖 3310、3320、3330、3400、h _op:點 3510:主機裝置 3520:時序控制器TCON 3530:顯示面板 3610、3620:電子裝置 4020:資料發射通道/發射通道 4030:共享反向通道 A _O:DC增益 ACC ₁、ACC _1.5、ACC _X:累加值 ACV1:第一累加值 ACV2:第二累加值 ACV3:第三累加值 ACV4:第四累加值 ACV5:第五累加值 A _EYE:眼睛面積 CKD:資料時脈訊號/時脈訊號 CKE、CLK0、CLK2、CLK4、CLK6、CLK8:邊緣時脈訊號 CKR:誤差時脈訊號 CLK:時脈訊號 CLK1、CLK3、CLK5、CLK7、CLK9:資料時脈訊號 /CLK1、/CLK5:負時脈訊號 Cp1、Cp2～Cpv:寄生電容 C _S、C _T:可變電容器陣列 CS1、CS2:電流源 CTR1:第一控制碼 CTR1_1:第一碼 CTR1_2:第二碼 CTR1_3:第三碼 CTR1_4:第四碼 CTR1_5:第五碼 CTR2:第二控制碼 DAT:資料訊號 /DAT、/EQF、/EQP:互補訊號 DBn-1、DBn-2、DBn-3、DFE _D0:資料位元/邊緣位元 DFE _D2:選擇訊號/資料位元 /DFE _D2、/SD3、SE0、SE3、SL、/SL:選擇訊號 DFE _E0、DFE _E1、DFE _E3、DFE _E4、EQE:邊緣位元 DFE _E2:選擇訊號/邊緣位元 DN:下行訊號 DSD:資料位元/經解串訊號/訊號 DSE:邊緣位元/經解串訊號/訊號 DSR:誤差位元/經解串訊號/訊號 EG1:原始邊緣/邊緣 EG2:延遲邊緣 EG3:邊緣 EQD:資料位元 EQF:第一等化訊號 EQF1、EQF2:等化訊號 EQP:訊號 EQR:誤差值 EQS:第二等化訊號 f ₁、f ₂:極位 f _Z:零位 h _-1:分接頭係數/第三分接頭係數 h ₀:主標記的值 h ₁:後分接頭係數/分接頭係數/第一分接頭係數 h _1.5:後分接頭係數/分接頭係數/第二分接頭係數 h ₂、h _2.5、h ₃:後分接頭係數/分接頭係數 I1、I2、IV1、IV2:反相器 INT1、INT2:內部電路 L1、L2、L3、L4、P4、R1、R2、R3、R4、R5:節點 M1、M2、M3、M4、M5、M6:電晶體 N1、NM1:第一N型金屬氧化物半導體（NMOS）電晶體 N2、NM2:第二NMOS電晶體 N3、NM3:第三NMOS電晶體 N4、NM4:第四NMOS電晶體 N5、NM5:第五NMOS電晶體 N6、NM6:第六NMOS電晶體 N7、NM7:第七NMOS電晶體 N8、NM8:第八NMOS電晶體 N9、NM9:第九NMOS電晶體 N10、NM10:第十NMOS電晶體 N11、NM11:第十一NMOS電晶體 N12、NM12:第十二NMOS電晶體 N13、NM13:第十三NMOS電晶體 N14、NM14:第十四NMOS電晶體 N15、NM15:第十五NMOS電晶體 N16、NM16:第十六NMOS電晶體 N17、NM17:第十七NMOS電晶體 N18、NM18:第十八NMOS電晶體 N19、NM19:第十九NMOS電晶體 N20、NM20:第二十NMOS電晶體 N21、NM21:第二十一NMOS電晶體 N22、NM22:第二十二NMOS電晶體 N23、NM23:第二十三NMOS電晶體 N24、NM24:第二十四NMOS電晶體 N25、NM25:第二十五NMOS電晶體 N26、NM26:第二十六NMOS電晶體 N27、NM27:第二十七NMOS電晶體 NTH:第一參考值 NTL:第二參考值 OPT1、OPT2～OPTv:參數值 P1:節點/第一P型金屬氧化物半導體（PMOS）電晶體 P2:節點/第二PMOS電晶體 P3:節點/第三PMOS電晶體 PM1:第一PMOS電晶體 PM2:第二PMOS電晶體 PM3:第三PMOS電晶體 PTN DC、PTN h _-1、PTN h ₁、PTN h _1.5:型樣 R _D、R _L:電阻器 Rp1、Rp2～Rpv:寄生電阻 R _S、R _T:可變電阻器陣列 R _SRESPONSE:電阻響應 RX1、RX2～RXv:接收器/接收電路 S1、S2、SN1、SN2:共用節點 S3210、S3220、S3230:操作 SD0:選擇訊號/放大結果 SD1、SD2、SD4～SDv:源極驅動器 SD3:源極驅動器/選擇訊號 SEDES1、SEDES2:串聯器/解串器 ta、tb:時間 td1、td2、td3、td4、td5、tdn-1、tdn-2、tdn-3:資料取樣時間點 te1、te2、te3、te4、ten:邊緣取樣時間點 TX1、TX2:發射電路 UI:單位間隔 UP:上行訊號 V1、V2、V3:訊號位準 V _bd、V _be、V _br、V _ES、V _h1e、V _h2d、V _h2e、V _h3d:電壓 V _BIAS:偏壓 V _DD:電源電壓 V _er:第三電壓 V _hd:第一電壓 V _he:第二電壓 VREF:參考電壓 W ₁、W _1.5:權重值 WD:權重偏移

圖1是根據一些實施例的電子系統的示意性方塊圖。 圖2是示出訊號的頻率與增益之間的關係的曲線圖。 圖3是用於闡釋經由通訊通道傳遞的訊號的符碼間干擾的圖。 圖4是根據一些實施例的接收器的方塊圖。 圖5是根據一些實施例的第一等化器的方塊圖。 圖6是根據一些實施例的連續時間線性等化器的電路圖。 圖7是示出根據一些實施例的根據等化狀態的第一等化器的頻率響應的曲線圖。 圖8是根據一些實施例的連續時間線性等化器的電路圖。 圖9是根據一些實施例的第一等化器的方塊圖。 圖10是根據一些實施例的被動等化器的電路圖。 圖11是根據一些實施例的第二等化器的方塊圖。 圖12是根據一些實施例的資料等化器的方塊圖。 圖13是根據一些實施例的資料等化胞元的電路圖。 圖14是根據一些實施例的邊緣等化器的方塊圖。 圖15是根據一些實施例的誤差取樣器的電路圖。 圖16是根據一些實施例的時脈資料恢復電路的方塊圖。 圖17是根據一些實施例的控制器的方塊圖。 圖18是根據一些實施例的第一碼決策電路的方塊圖。 圖19是用於闡釋根據一些實施例的型樣濾波器及運算邏輯的操作的圖。 圖20及圖21是用於闡釋根據一些實施例的欠等化狀態下的型樣濾波器及運算邏輯的操作的圖。 圖22及圖23是用於闡釋根據一些實施例的良好等化狀態下的型樣濾波器及運算邏輯的操作的圖。 圖24及圖25是用於闡釋根據一些實施例的過等化狀態下的型樣濾波器及運算邏輯的操作的圖。 圖26是用於闡釋根據一些實施例的根據等化狀態的運算邏輯的操作的圖。 圖27是用於闡釋根據一些實施例的加權求和器的操作的圖。 圖28是根據一些實施例的電子系統的組件所輸出的訊號的曲線圖。 圖29是根據一些實施例的第一碼決策電路的方塊圖。 圖30是根據一些實施例的電子系統的組件所輸出的訊號的曲線圖。 圖31是根據一些實施例的第二碼決策電路的方塊圖。 圖32是根據一些實施例的控制等化的方法的流程圖。 圖33是用於闡釋根據一些實施例的接收器的效能的圖。 圖34是用於闡釋根據一些實施例的接收器的效能的圖。 圖35是示出根據一些實施例的包括接收器的電子系統的方塊圖。 圖36是示出根據一些實施例的包括接收器的電子系統的方塊圖。

10:電子系統

100:發射器

200:通訊通道

300:接收器

Claims (20)

1. 一種接收器，包括： 第一等化器，被配置成經由通訊通道接收輸入資料訊號且基於第一控制碼對所述輸入資料訊號進行等化以產生第一等化訊號； 第二等化器，被配置成基於時脈訊號及第二控制碼對所述第一等化訊號進行等化以產生第二等化訊號； 時脈資料恢復電路，被配置成基於所述第二等化訊號來恢復所述時脈訊號，對所述第二等化訊號進行解串，且輸出經解串第二等化訊號；以及 控制器，被配置成基於所述經解串第二等化訊號來調整所述第一控制碼及所述第二控制碼。
2. 如請求項1所述的接收器，其中： 所述第一等化器是連續時間線性等化器（CTLE）。
3. 如請求項1所述的接收器，其中： 所述第二等化器是決策回饋等化器（DFE）。
4. 如請求項3所述的接收器，其中： 所述時脈訊號包括多個資料時脈訊號及多個邊緣時脈訊號，且 所述第二等化器包括： 多個資料等化器，被配置成基於所述多個資料時脈訊號對所述第一等化訊號進行等化以輸出多個資料位元；以及 多個邊緣等化器，被配置成基於所述多個邊緣時脈訊號對所述第一等化訊號進行等化以輸出多個邊緣位元。
5. 如請求項4所述的接收器，其中： 所述多個資料等化器的數目及所述多個邊緣等化器的數目各自等於n， 所述時脈資料恢復電路被配置成以1/n的速率輸出所述時脈訊號，且 n是大於1的整數。
6. 如請求項4所述的接收器，其中： 所述第二等化器更包括誤差取樣器，所述誤差取樣器被配置成基於所述多個資料時脈訊號之中的一個資料時脈訊號對所述第一等化訊號進行等化以輸出誤差位元，且 所述控制器被配置成基於所述多個資料位元、所述多個邊緣位元及所述誤差位元來調整所述第一控制碼及所述第二控制碼。
7. 如請求項1所述的接收器，其中： 所述控制器被配置成藉由對所述經解串第二等化訊號利用符號對符號最小均方（SSLMS）演算法來調整所述第一控制碼及所述第二控制碼中的每一者。
8. 如請求項7所述的接收器，其中： 所述控制器被配置成藉由對所述經解串第二等化訊號利用所述符號對符號最小均方演算法來獲得第一累加值及第二累加值，且基於將第一權重值應用於所述第一累加值及將第二權重值應用於所述第二累加值的運算結果來調整所述第一控制碼，並且 所述第一累加值及所述第二累加值分別對應於不同的後標記。
9. 如請求項8所述的接收器，其中： 所述控制器被配置成獲得與相對於主標記的+1單位間隔（UI）的後標記的干擾對應的所述第一累加值，且獲得與相對於所述主標記的+1.5單位間隔的後標記的干擾對應的所述第二累加值。
10. 如請求項8所述的接收器，其中： 所述控制器被配置成當所述運算結果高於前一運算結果時減小所述第一控制碼的值，當所述運算結果低於所述前一運算結果時增大所述第一控制碼的所述值，且當所述運算結果等於所述前一運算結果時維持所述第一控制碼的所述值。
11. 如請求項8所述的接收器，其中： 所述控制器被配置成獲得與前標記的干擾對應的權重偏移且基於所述權重偏移來調整所述第一權重值及所述第二權重值。
12. 如請求項11所述的接收器，其中： 所述控制器被配置成將所述權重偏移添加至所述第一權重值且自所述第二權重值減去所述權重偏移。
13. 如請求項7所述的接收器，其中： 所述控制器被配置成藉由對所述經解串第二等化訊號利用所述符號對符號最小均方演算法來獲得多個累加值，且基於所述多個累加值來調整所述第二控制碼，並且 所述多個累加值分別對應於不同的後標記。
14. 一種接收器，包括： 第一等化器，被配置成藉由自資料訊號消除相對於主標記定位於-1單位間隔（UI）處的前標記的干擾及相對於所述主標記定位於+1單位間隔與+1.5單位間隔之間的一個後標記的干擾來輸出第一等化訊號；以及 第二等化器，被配置成藉由自所述第一等化訊號消除殘留後標記的干擾來輸出第二等化訊號。
15. 如請求項14所述的接收器，其中： 所述第一等化器是被配置成在頻域中實行等化的連續時間線性等化器（CTLE），且所述第二等化器是被配置成在時域中實行等化的決策回饋等化器（DFE）。
16. 如請求項14所述的接收器，其中所述第二等化器包括： 差動輸入電路，被配置成將所述第一等化訊號與基於所述第二等化器的控制碼而確定的參考電壓進行比較，且輸出比較結果；以及 放大電路，被配置成對所述比較結果進行放大以產生經放大比較結果，且輸出所述經放大比較結果。
17. 如請求項16所述的接收器，其中所述差動輸入電路包括： 第一接收電路，被配置成接收所述第一等化訊號；以及 多個第二接收電路，被配置成接收不同的參考電壓且根據所述第二等化器的內部選擇訊號進行操作。
18. 如請求項17所述的接收器，其中： 所述多個第二接收電路包括四個第二接收電路， 所述四個第二接收電路被配置成分別接收四個不同的參考電壓及四個不同的選擇訊號，並且 所述四個第二接收電路中的僅一者根據所述四個不同的選擇訊號被接通且與所述第一接收電路一起進行操作。
19. 一種控制等化的方法，所述方法包括： 獲得用於確定等化狀態的多個累加值； 基於所述多個累加值之中的與第一分接頭係數對應的第一累加值及所述多個累加值之中的與第二分接頭係數對應的第二累加值來產生用於控制連續時間線性等化器（CTLE）的第一控制碼；以及 基於所述多個累加值之中的除所述第一累加值及所述第二累加值以外的其餘累加值來產生用於控制決策回饋等化器（DFE）的多個第二控制碼。
20. 如請求項19所述的方法，其中產生所述第一控制碼包括： 藉由對第一值與第二值進行求和來獲得第三值，所述第一值是藉由將所述第一累加值乘以第一權重值而獲得且所述第二值是藉由將所述第二累加值乘以第二權重值而獲得；以及 調整所述第一控制碼以將所述第三值最小化。

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